KR20100002365A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 층간 절연막 상에 베리어막을 형성하는 단계, 및 상기 베리어막을 포함한 상기 트렌치 내에 도전 물질을 채워 금속 배선을 형성하는 단계를 포함하되, 상기 베리어막은 초격자 코팅 방식으로 형성하는 반도체 소자 및 이의 제조 방법을 개시한다.
베리어막, 크랙, 초격자코팅, CrN
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 금속 배선의 베리어막을 형성하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
주지된 바와 같이, 금속배선은 RIE(Reaction Ion Etching) 공정, 즉, 금속막 상에 마스크 패턴을 형성하고, 그런다음, 상기 RIE 공정으로 상기 금속막을 직접 식각하는 방법으로 형성되어져 왔다. 그런데, 상기 RIE 공정을 이용한 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제점이 있는바, 새로운 방식의 금속배선 공정이 필요하게 되었다.
그 하나의 방법으로서, 다마신(Damascene) 공정이 제안되었고, 이러한 다마신 공정은 RIE 공정에 의한 금속배선 형성방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있다.
또한 금속 배선간을 연결하는 콘택 및 반도체 기판과 연결되는 콘택 형성시에도 층간 절연막을 식각하여 콘택홀을 형성한 후, 콘택홀을 도전 물질로 채워 콘택을 형성한다.
상술한 다마신 공정을 이용한 금속 배선 형성 공정 및 콘택 형성(금속을 이용한 콘택) 공정은 금속 물질의 확산을 방지하기 위하여 층간 절연막과 금속 물질 사이에 베리어막을 형성한다.
이러한 베리어 막은 일반적으로 Ti/TiN의 이중막으로 형성하는데 Ti막과 TiN막은 서로 다른 챔버에서 증착되므로 챔버 이동시 Ti막과 TiN막 사이의 계면에 불순물이 증착되어 접착력이 감소될 수 있다. 또한 Ti/TiN막을 증착한 후 열처리 공정을 진행하는데 이때, 약 850℃의 열처리 온도에 의해 TiN막에 크랙(crack)들의 격자 결함이 발생하기도 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선 형성 공정시 베리어 막을 하나의 챔버에서 Ti/CrN막을 이용하여 형성하며, Ti/CrN막을 초격자코팅(Super lattice Coating) 방법을 이용하여 정합계면을 갖도록 교대로 증착함으로써, Ti/CrN막의 접착력을 증대시키는 동시에 고온에 의한 베리어막이 열화되는 것을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판 상에 금속 배선용 트렌치가 형성된 층간 절연막과, 상기 트렌치를 포함한 상기 층간 절연막 상에 형성된 베리어막, 및 상기 베리어막 상의 상기 트렌치 내에 형성된 금속 배선을 포함하며, 상기 베리어막은 Ti막/CrN막으로 형성된다.
상기 베리어막은 상기 Ti막과 상기 CrN막이 교차적으로 다층 적층된다. 상기 Ti막과 상기 CrN막 각각은 1 내지 10nm의 두께이다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 층간 절연막 상에 베리어막을 형성하는 단계, 및 상기 베리어막을 포함한 상기 트렌치 내에 도전 물질을 채워 금속 배선을 형성하는 단계를 포함하되, 상기 베리어막은 초격자 코팅 방식으로 형성한다.
상기 베리어막은 Ti막과 CrN막을 교차적으로 다층 적층하여 형성한다.
상기 초격자 코팅 방식은 하나의 챔버에서 Ti막과 CrN막을 교차적 다층 적층하여 형성하며, 상기 Ti막과 상기 CrN막 사이는 정합 계면(Epitaxial Crystal Growth)을 이루어 하나의 격자 상수를 갖도록 형성한다.
상기 베리어막을 형성한 후, 800 내지 900℃의 온도에서 열처리 공정을 실시하는 단계를 더 포함한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 금속 배선 형성 공정시 베리어 막을 하나의 챔버에서 Ti/CrN막을 이용하여 형성하며, Ti/CrN막을 초격자코팅(Super lattice Coating) 방법을 이용하여 정합계면을 갖도록 교대로 증착함으로써, Ti/CrN막의 접착력을 증대시키는 동시에 고온에 의한 베리어막이 열화되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1 내지 도 3은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 하부 공정(소자 분리 공정, 게이트 형성 공정 등)이 완료된 반도체 기판(100) 상에 제1 절연막(101) 및 제2 절연막(102)을 형성한다.
제1 절연막(101)은 질화막(Si3N4)으로 형성하는 것이 바람직하다. 제1 절연막(101)은 후속 공정에서 형성되는 금속 배선과 하부 구조간의 절연을 위하여 형성한다. 제1 절연막(101)은 100 내지 1000Å의 두께로 형성하는 것이 바람직하다.
제2 절연막(102)은 산화막으로 형성하는 것이 바람직하다. 제2 절연막(102)은 유전율이 2.5 이하인 저 유전체막으로 형성하는 것이 바람직하다. 제2 절연막(102)은 1500 내지 2000Å의 두께로 형성하는 것이 바람직하다.
이 후, 제2 절연막(102)을 포함한 전체 구조 상에 하드 마스크막을 형성한 후, 이를 식각하여 하드 마스크 패턴(103)을 형성한다. 하드 마스크 패턴(103)은 산화막, 질화막을 단독 또는 적층한 이중막으로 형성하는 것이 바람직하다.
이 후, 하드 마스크 패턴(103)을 식각 마스크로 이용하는 식각 공정을 실시하여 제2 절연막(102) 내에 금속 배선 형성용 트렌치(104)를 형성한다.
도 2를 참조하면, 열처리 공정을 진행하여 트렌치(104) 형성을 위한 식각 공정시 발생한 제2 절연막(102)의 식각 손상을 완화시키기 위하여 열산화막(미도시)을 형성한다. 열처리 공정은 실리콘이 함유된 산화막을 플라즈마 열처리 방식으로 트렌치(104)를 포함한 전체 구조 상에 형성해주는 방식으로 진행하는 것이 바람직하다.
이 후, 금속 배선 형성용 트렌치(104)를 포함한 전체 구조 상에 베리어막(105)을 형성한다. 베리어막(105)은 Ti와 CrN을 이용하여 형성하는 것이 바람직하다. 베리어막(105)은 Ti와 CrN을 교차적으로 적층하는 다층 적층 방식으로 형성하는 것이 바람직하다. 베리어막(105)은 각각의 Ti와 CrN막의 두께를 1 내지 10nm의 박막으로 반복적으로 교차 적층하며 각 막 사이는 정합 계면(Epitaxial Crystal Growth)을 이루어 하나의 격자 상수를 갖는 초격자 코팅(Super lattice coating) 방식으로 형성하는 것이 바람직하다. Ti와 CrN은 동일한 하나의 챔버 내에서 형성된다.
이러한 초격자 코팅 방식을 이용하여 베이러막(105)을 형성하게 되면, 기존의 박막 증착 방법보다 적층 주기에 따른 경도 및 계면 접착력이 증가하게 된다. 이는 Hall-petch 관계식에 의해 증명된다. 또한 기존의 TiN막 보다 본 발명의 CrN막은 온도 내구성이 우수한 물질로 후속 열처리 공정시 베리어막(105)의 특성이 개선된다.
이 후, 800 내지 900℃의 온도 범위에서 열처리 공정을 진행하여 베리어막(105)을 안정화시킨다.
도 3을 참조하면, 베리어막(105)을 포함한 전체 구조 상에 도전 물질을 채운후, 제2 절연막(102)이 노출되도록 평탄화 공정을 실시하여 금속 배선(106)을 형성한다. 금속 배선(106)은 텅스텐, 알루미늄, 또는 구리를 이용하여 형성할 수 있다.
본 발명의 일실시 예는 금속 배선을 형성하기 위한 방법을 설명하였으나, 베리어막을 형성하는 콘택 형성 공정에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 제1 절연막
102 : 제2 절연막 103 : 하드 마스크 패턴
104 : 트렌치 105 : 베리어막
106 : 금속 배선
Claims (10)
- 반도체 기판 상에 금속 배선용 트렌치가 형성된 층간 절연막;상기 트렌치를 포함한 상기 층간 절연막 상에 형성된 베리어막; 및상기 베리어막 상의 상기 트렌치 내에 형성된 금속 배선을 포함하며,상기 베리어막은 Ti막/CrN막으로 형성된 반도체 소자.
- 제 1 항에 있어서,상기 베리어막은 상기 Ti막과 상기 CrN막이 교차적으로 다층 적층된 반도체 소자.
- 제 1 항에 있어서,상기 Ti막과 상기 CrN막 각각은 1 내지 10nm의 두께인 반도체 소자.
- 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계;상기 트렌치를 포함한 상기 층간 절연막 상에 베리어막을 형성하는 단계; 및상기 베리어막을 포함한 상기 트렌치 내에 도전 물질을 채워 금속 배선을 형성하는 단계를 포함하되,상기 베리어막은 초격자 코팅 방식으로 형성하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 베리어막은 Ti막과 CrN막을 교차적으로 다층 적층하여 형성하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 초격자 코팅 방식은 하나의 챔버에서 Ti막과 CrN막을 교차적 다층 적층하여 형성하며, 상기 Ti막과 상기 CrN막 사이는 정합 계면(Epitaxial Crystal Growth)을 이루어 하나의 격자 상수를 갖도록 형성하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 베리어막을 형성한 후,800 내지 900℃의 온도에서 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계;상기 트렌치를 포함한 상기 층간 절연막 상에 베리어막을 형성하는 단계; 및상기 베리어막을 포함한 상기 트렌치 내에 도전 물질을 채워 금속 배선을 형성하는 단계를 포함하되,상기 베리어막은 Ti막과 CrN막을 교차적으로 다층 적층하여 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 Ti막과 상기 CrN막은 동일한 하나의 챔버 내에서 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 베리어막은 초격자 코팅 방식을 이용하여 상기 Ti막과 상기 CrN막 사이는 정합 계면(Epitaxial Crystal Growth)을 이루어 하나의 격자 상수를 갖도록 형성하는 반도체 소자의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9999139B2 (en) | 2015-01-08 | 2018-06-12 | Samsung Electronics Co., Ltd. | Multilayer thin film, method of manufacturing the same, and electronic product including the same |
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2008
- 2008-06-30 KR KR1020080062223A patent/KR20100002365A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9999139B2 (en) | 2015-01-08 | 2018-06-12 | Samsung Electronics Co., Ltd. | Multilayer thin film, method of manufacturing the same, and electronic product including the same |
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