KR20100000558A - Thin film transistor and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 화학 증착법(Chemical Vapor Deposition; CVD) 및 원자층 증착(Atomic Layer Deposition)법 중 적어도 어느 하나의 방법을 이용하여 제작된 금속 산화물을 활성층으로 사용하는 p타입의 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, wherein a metal oxide fabricated using at least one of chemical vapor deposition (CVD) and atomic layer deposition (CVD) is used as an active layer. It relates to a p-type thin film transistor and a method of manufacturing the same.
일반적으로 반도체 기판 이외의 절연성 기판(예를 들어, 유리, 투명 플라스틱, 아크릴, 절연막이 코팅된 스텐레스) 상에 박막 트랜지스터를 형성하는 경우, 박막 트랜지스터의 안정된 작동 및 내구성 확보를 위해 일정 레벨 이상의 정전류 특성을 확보하는 것이 필수적이다. In general, when the thin film transistor is formed on an insulating substrate other than the semiconductor substrate (for example, glass, transparent plastic, acrylic, and stainless steel coated with insulating film), the constant current characteristic of a certain level or more is required to ensure stable operation and durability of the thin film transistor. It is essential to secure it.
이에 종래의 박막 트랜지스터의 경우 비정질 실리콘(a-Si)을 박막 트랜지스터의 활성층으로 사용하였다. 이는 비정질 실리콘의 경우 저온에서 박막 성장이 가능하여 절연성 기판의 변형을 최소화할 수 있기 때문이다. 하지만, 비정질 실리콘 은 전하(즉, 전자)의 이동도(Mobility)가 매우 작은 단점이 있다.In the conventional thin film transistor, amorphous silicon (a-Si) was used as the active layer of the thin film transistor. This is because amorphous silicon enables thin film growth at low temperatures to minimize deformation of the insulating substrate. However, amorphous silicon has a disadvantage in that mobility of charge (ie, electron) is very small.
이러한 전자 이동도를 높이기 위해 최근에는 폴리 실리콘을 박막 트랜지스터의 활성층으로 사용하였다. 폴리 실리콘을 사용하는 경우에는 활성층의 전자의 이동도를 향상시켜 소자의 반응 속도를 높일 수 있는 장점이 있다. 하지만, 폴리 실리콘의 제작을 위해서는 약 600도 이상의 고온공정이 수반되어야 한다. 이로인해 절연성 기판이 휘어지는 문제가 발생한다.Recently, polysilicon has been used as an active layer of a thin film transistor to increase electron mobility. In the case of using polysilicon, the mobility of electrons in the active layer may be improved to increase the reaction speed of the device. However, the production of polysilicon requires a high temperature process of about 600 degrees or more. This causes a problem that the insulating substrate is bent.
따라서 최근에는 금속 산화물(예를 들어 산화 아연층)을 박막 트랜지스터의 활성층으로 적용하는 시도가 활발히 진행되어 있다. 금속 산화물은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질이다.Therefore, in recent years, attempts have been actively made to apply a metal oxide (eg, zinc oxide layer) as an active layer of a thin film transistor. Metal oxides are materials that can implement all three properties of conductivity, semiconductivity and resistance, depending on the oxygen content.
하지만, 산화물은 스퍼터 방식을 통해 기판 상에 박막을 형성하였다. 스퍼터 방식의 경우 초기의 스퍼터링 공정시에는 우수한 박막 특성을 나타내지만 박막 증착 횟수가 증가할수록 타겟의 조성이 변화되어 증착되는 산화물의 특성이 변화하는 문제가 발생한다. 이로인해 스퍼터링 공정의 경우 자주 타겟을 바꾸어 주어야 하는 단점이 있고, 이로인해 생산성 저하와 비용이 증가하는 문제가 발생한다. However, the oxide formed a thin film on the substrate through a sputtering method. The sputtering method exhibits excellent thin film characteristics during the initial sputtering process. However, as the number of thin film depositions increases, the composition of the target changes due to the change in the composition of the target. Due to this, the sputtering process has a disadvantage in that the target must be frequently changed, which causes a problem of decreased productivity and increased cost.
또한, 기존의 금속 산화물 반도체는 ITO와 같이 주로 n 타입 물질에 관한 연구가 대부분이다. 이로인해 기존의 절연성 기판상에 형성되는 박막 트랜지스터가 대부분 n 타입으로 동작하게 되었다. 이로 인해 주변 회로 구성에 있어서 n타입 박막 트랜지스터로만 구성하여야 하는 단점이 있었다. n 타입의 박막 트랜지스터는 p타입에 비하여 소자 구동시 핫 케리어(hot carrier)에 의한 열적 손상을 입어 특성 저하가 심하게 발생하는 문제가 있다. In addition, the existing metal oxide semiconductor is mostly research on n-type material, such as ITO. As a result, most of the thin film transistors formed on the existing insulated substrate are operated with n type. For this reason, the peripheral circuit configuration has a disadvantage in that only n-type thin film transistor should be configured. Compared to the p type, the n type thin film transistor suffers from thermal damage caused by a hot carrier when the device is driven, thereby causing severe deterioration of characteristics.
상술한 바와 같은 문제를 해결하기 위해 화학 증착법(즉, 유기 금속 화학 증착법) 및/또는 원자층 증착법으로 p타입의 금속 산화물을 증착하여 타겟의 재설정 없이 양질의 p타입 금속 산화물 반도체를 활성층으로 사용하여 생산성 향상은 물론 생산 비용을 절감시킬 수 있고, 소자 및 주변회로의 동작 특성을 향상시킬 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다. In order to solve the problems described above, p-type metal oxides are deposited by chemical vapor deposition (i.e., organometallic chemical vapor deposition) and / or atomic layer deposition, and a high-quality p-type metal oxide semiconductor is used as an active layer without resetting the target. It is an object of the present invention to provide a thin film transistor and a method of manufacturing the same that can improve productivity as well as reduce production costs and can improve operating characteristics of devices and peripheral circuits.
본 발명에 따른 p타입 금속 산화물 활성층과, 상기 p타입 금속 산화물 활성층에 적어도 일부가 중첩된 게이트 전극 및 상기 p타입 금속 산화물 활성층에 적어도 그 일부가 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 제공한다. Provided is a thin film transistor comprising a p-type metal oxide active layer according to the present invention, a gate electrode at least partially overlapping the p-type metal oxide active layer, and a source and drain electrode at least partially connected to the p-type metal oxide active layer. do.
적어도 상기 p타입 금속 산화물 활성층과 게이트 전극 사이에 마련된 게이트 절연막을 더 포함하는 것이 효과적이다. It is effective to further include a gate insulating film provided at least between the p-type metal oxide active layer and the gate electrode.
상기 p타입 금속 산화물 활성층과 상기 소스 및 드레인 전극 사이에 마련된 오믹 접촉층을 더 포함하는 것이 바람직하다. It is preferable to further include an ohmic contact layer provided between the p-type metal oxide active layer and the source and drain electrodes.
상기 게이트 전극은 기판상에 형성되고, 상기 p타입 금속 산화물 활성층은 상기 게이트 전극 상측 영역에 형성되고, 상기 소스 및 드레인 전극은 상기 p타입 금속 산화물 활성층 상에 형성되는 것이 가능하다. The gate electrode may be formed on a substrate, the p-type metal oxide active layer may be formed on an upper region of the gate electrode, and the source and drain electrodes may be formed on the p-type metal oxide active layer.
상기 게이트 전극 상에 형성된 게이트 절연막을 포함하는 것이 바람직하다. It is preferable to include a gate insulating film formed on the gate electrode.
상기 게이트 전극은 기판 상에 형성되고, 상기 소스 및 드레인 전극은 상기 게이트 전극 양측의 상기 기판 상에 형성되고, 상기 p타입 금속 산화물 활성층은 상기 소스 및 드레인 전극 그리고, 이들 사이의 상기 게이트 전극과 적어도 일부가 중첩되도록 형성되는 것이 가능하다. The gate electrode is formed on a substrate, the source and drain electrodes are formed on the substrate on both sides of the gate electrode, and the p-type metal oxide active layer is formed on the source and drain electrodes and at least the gate electrode therebetween. It is possible for some to be formed to overlap.
상기 게이트 전극은 기판상에 형성되고, 상기 게이트 절연막은 적어도 상기 게이트 전극 상에 형성되고, 상기 소스 및 드레인 전극은 그 일부가 상기 게이트 전극 상측 영역의 상기 게이트 절연막 상에 형성되고, 상기 p타입 금속 산화물 활성층은 상기 게이트 전극 상측 영역의 상기 소스 및 드레인 전극과 상기 게이트 절연막 상에 형성되는 것이 가능하다. The gate electrode is formed on a substrate, the gate insulating film is formed on at least the gate electrode, and part of the source and drain electrodes are formed on the gate insulating film in an upper region of the gate electrode, and the p-type metal An oxide active layer may be formed on the source and drain electrodes and the gate insulating film in the region above the gate electrode.
상기 소스 및 드레인 전극은 기판 상에 형성되고, 상기 p타입 금속 산화물 활성층은 상기 소스 및 드레인 전극의 상측 일부와 상기 소스 및 드레인 전극 사이의 상기 기판상에 형성되고, 상기 게이트 전극은 상기 소스 및 드레인 전극의 상측 영역의 상기 p타입 금속 산화물 활성층 상에 형성되는 것이 가능하다. The source and drain electrodes are formed on a substrate, the p-type metal oxide active layer is formed on the substrate between the upper portion of the source and drain electrodes and the source and drain electrodes, and the gate electrode is the source and drain It is possible to be formed on the p-type metal oxide active layer in the upper region of the electrode.
상기 p타입 금속 산화물 활성층 상에 형성된 상기 게이트 절연막을 포함하는 것이 효과적이다. It is effective to include the gate insulating film formed on the p-type metal oxide active layer.
상기 p타입 금속 산화물 활성층은 상기 기판 상에 형성되고, 상기 게이트 전극은 상기 p타입 금속 산화물 활성층의 중심 영역에 형성되고, 상기 소스 및 드레인 전극은 적어도 상기 게이트 전극 양측의 상기 p타입 금속 산화물 활성층 상에 형성되는 것이 가능하다. The p-type metal oxide active layer is formed on the substrate, the gate electrode is formed in a central region of the p-type metal oxide active layer, and the source and drain electrodes are at least on the p-type metal oxide active layer on both sides of the gate electrode. It is possible to be formed on.
상기 p타입 금속 산화물 활성층은 금속 전구체와 산소를 포함하는 반응 가스를 이용한 화학 증착법으로 제작되는 것이 효과적이다. The p-type metal oxide active layer is effectively produced by a chemical vapor deposition method using a reaction gas containing a metal precursor and oxygen.
상기 p타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N, ZnO:B 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 바람직하다. As the p-type metal oxide active layer, Ni-based oxide, Fe-based oxide, Co-based oxide, Fe-based oxide, W-based oxide, SnO 2 : N, ZnO: B and ZnO: N and the oxides (Ni, Fe, Co, Fe It is preferable to use one of the group consisting of a compound of W-based oxides and their alloy forms (binary, ternary, quaternary).
또한, 본 발명에 따른 기판을 가열하는 단계와, 상기 가열된 기판 상에 금속 원료와 반응 가스를 공급하여 p타입 금속 산화물 반도체막을 형성하는 단계 및 상기 p타입 금속 산화물 반도체막의 일부를 제거하여 p타입 금속 산화물 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다. In addition, heating the substrate according to the present invention, supplying a metal raw material and a reaction gas on the heated substrate to form a p-type metal oxide semiconductor film and removing a portion of the p-type metal oxide semiconductor film p-type It provides a method of manufacturing a thin film transistor comprising the step of forming a metal oxide active layer.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 포함하는 상기 기판 전면에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 게이트 전극 상측의 상기 게이트 절연막 상에 상기 p타입 금속 산화물 활성층을 형성하고, 적어도 상기 p타입 금속 산화물 활성층 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 것이 바람직하다. Before the heating of the substrate, further comprising forming a gate electrode on the substrate and forming a gate insulating film on the entire surface of the substrate including the gate electrode, on the gate insulating film above the gate electrode. The method may further include forming the p-type metal oxide active layer, and forming source and drain electrodes on at least the p-type metal oxide active layer.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 게이트 전극을 형성하는 단계와, 적어도 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계 및 일부가 상기 게이트 전극과 중첩되도록 적어도 상기 게이트 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극 상측의 상기 소스 및 드레 인 전극과 상기 게이트 절연막 상의 상기 p타입 금속 산화물 반도체막을 제외한 나머지 영역의 상기 p타입 금속 산화물 반도체막을 제거하는 것이 가능하다. Prior to heating the substrate, forming a gate electrode on the substrate, forming a gate insulating film on at least the gate electrode, and at least a source and a drain on the gate insulating film so that a portion overlaps with the gate electrode. The method may further include forming an electrode, and removing the p-type metal oxide semiconductor film in the remaining region except for the p-type metal oxide semiconductor film on the source and drain electrodes on the gate electrode and the gate insulating film.
상기 p타입 금속 산화물 활성층을 형성하는 단계 이후, 적어도 상기 p타입 금속 산화물 활성층의 양 가장자리 영역에 소스 및 드레인 전극을 형성하는 단계와, 적어도 상기 소스 및 드레인 전극 사이의 상기 p타입 금속 산화물 활성층 사이에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것이 가능하다. After forming the p-type metal oxide active layer, forming a source and a drain electrode at least at both edge regions of the p-type metal oxide active layer, and at least between the p-type metal oxide active layer between the source and drain electrodes It is possible to include forming a gate insulating film and forming a gate electrode on the gate insulating film.
상기 기판을 가열하는 단계 전에, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하고, 적어도 상기 소스 및 드레인 전극의 일부와, 상기 소스 및 드레인 전극 사이의 상기 기판 상측 영역을 제외한 나머지 영역의 상기 p타입 금속 산화물 반도체막의 일부를 제거하여 상기 p타입 금속 산화물 활성층을 형성하고, 적어도 상기 p타입 금속 산화물 활성층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것이 가능하다. Prior to heating the substrate, further comprising forming source and drain electrodes on the substrate, the remaining regions excluding at least a portion of the source and drain electrodes and an upper region of the substrate between the source and drain electrodes Removing a portion of the p-type metal oxide semiconductor film to form the p-type metal oxide active layer, forming a gate insulating film on at least the p-type metal oxide active layer, and forming a gate electrode on the gate insulating film It is possible to include.
상술한 바와 같이 본 발명은 p타입 금속 산화물 박막을 트랜지스터의 활성층으로 사용하여 p타입 박막 트랜지스터를 구현할 수 있고, 박막 트랜지스터의 동작 특성을 향상시킬 수 있다. As described above, the present invention can implement a p-type thin film transistor using the p-type metal oxide thin film as the active layer of the transistor, and can improve the operating characteristics of the thin film transistor.
또한, 본 발명은 p타입 금속 산화물 박막을 화학 증착법 또는 원자층 증착법 중에 어느 하나를 시용하거나 두가지 방법을 복합적으로 이용하여 성막한 후 박막 트랜지스터를 제작하여 공정 단순화 및 소자의 신뢰성을 향상시킬 수 있고, 생산성 향상은 물론 생산 비용을 절감시킬 수 있다. In addition, according to the present invention, a p-type metal oxide thin film may be formed by using any one of chemical vapor deposition or atomic layer deposition, or by using a combination of two methods, and then manufacturing a thin film transistor to simplify the process and improve device reliability. In addition to improving productivity, production costs can be reduced.
또한, 본 발명은 p타입 박막 트랜지스터를 포함하는 회로 소자를 절연성 기판 상에 형성할 수 있고, 회로 소자의 동작 특성을 향상시킬 수 있다. In addition, the present invention can form a circuit element including a p-type thin film transistor on an insulating substrate, and can improve the operating characteristics of the circuit element.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 p타입 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 도 4는 일 실시예에 따른 p타입 금속 산화물 반도체막의 형성 방법을 설명하기 위한 단면 개념도이다. 1 to 3 are cross-sectional views illustrating a method of manufacturing a p-type thin film transistor according to an exemplary embodiment of the present invention. 4 is a cross-sectional conceptual view illustrating a method of forming a p-type metal oxide semiconductor film according to an embodiment.
도 1을 참조하면, 기판(100) 상에 게이트 전극(110)과 게이트 절연막(120)을 형성한다. Referring to FIG. 1, a
본 실시예에서는 기판(100)으로 투광성 절연 기판인 유리를 사용한다. 물론 이에 한정되지 않고, 유리 이외의 플라스틱 또는 아크릴과 같은 투광성 절연 기판 들을 사용할 수 있으며, 또한 얇은 스텐레스 기판 위에 절연막이 코팅된 플렉시블한 기판을 사용할 수 있다. In this embodiment, glass, which is a light-transmissive insulating substrate, is used as the
먼저, 기판(100) 상에 CVD법, PVD법 및 스퍼터링법, E-빔(beam)증착법 등을 이용한 방법을 통해 게이트 전극용 제 1 도전층을 형성한다. 이때, 제 1 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO, ZnO, Cu계 산화물과 Ag계 산화물을 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 1 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 1 도전층 상에 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 게이트 전극(110)을 형성한다. 이어서, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다. 여기서, 도시되지 않았지만, 복수의 박막 트랜지스터의 게이트 전극(110)간을 연결하는 게이트 라인이 함께 형성될 수도 있다. 또한, 게이트 라인의 끝단에는 게이트 패드가 형성될 수도 있다. 그리고, 필요에 따라 스토리지 라인도 형성될 수 있다. First, the first conductive layer for the gate electrode is formed on the
이어서, 게이트 전극(110)이 형성된 기판(100) 상에 게이트 절연막(120)을 형성한다. 여기서, 게이트 절연막(120)으로 산화막 및/또는 질화막을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 유기 절연 물질을 사용할 수도 있다. Subsequently, a
도 2를 참조하면, 게이트 절연막(120) 상에 p타입 금속 산화물 반도체 막(131)을 형성한다. 본 실시예에서는 CVD법 및 ALD법 중 적어도 어느 하나의 방법으로 p타입 금속 산화물 반도체막(131)을 형성한다. 바람직하게는 유기 금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)으로 게이트 절연막(120) 상에 p타입 금속 산화물 반도체막(131)을 형성한다. Referring to FIG. 2, a p-type metal
CVD법을 이용한 p타입 금속 산화물 반도체막(131)의 제조 방법에 관해 도 4를 참조하여 설명한다. A method of manufacturing the p-type metal
게이트 절연막(120)이 형성된 기판(100)을 소정의 반응 공간을 갖는 챔버 내부로 로딩시킨다. 이이서, 로딩된 기판(100)을 증착 온도로 가열한다. 이때, 증착 온도는 300도 이하의 온도인 것이 바람직하다. 본 실시예에서는 기판(100)을 130 내지 250도의 온도로 가열하는 것이 효과적이다. 이와 같이 저온에서 기판(100)을 가열함으로 인해 기판(100)은 물론 기판(100) 상에 형성 및 패터닝된 다른 박막(즉, 게이트 전극(110) 및 게이트 절연막(120))에 열적 손상을 입히지 않을 수 있다. 이어서, 도 4의 (a)에 도시된 바와 같이 챔버의 반응 공간에 금속 전구체(즉, 금속원료)와 반응 가스를 분사한다. The
이를 통해 도 4의 (b)에 도시된 바와 같이 기판(100) 상에 p타입 금속 산화물 반도체막(131)이 형성된다. 즉, 기판(100)이 위치한 반응 공간에 금속 전구체와 반응 가스를 동시에 분출하게 되면 전구체와 반응 가스는 반응을 일으키고, 기판(100)상에서 성막하게 된다. 이때, 제공되는 금속 전구체와 반응 가스의 유량 및 유량의 비율, 기판의 온도, 챔버 압력, 분사부 및 기판의 간격 등에 따라 박막의 증착 속도 및 금속 산화물 반도체막(131)의 특성이 변화될 수 있다. 여기서, 반응 가스로는 산소(O)를 포함하는 가스를 사용하는 것이 효과적이다. As a result, as shown in FIG. 4B, a p-type metal
물론 이에 한정되지 않고, ALD법으로 제작할 수도 있고, CVD와 ALD법을 혼용하여 상기 p타입 금속 산화물 박막(131)을 제작할 수도 있다. Of course, the present invention is not limited thereto, and the p-type metal oxide
이와 같이 제작된 p타입 금속 산화물 박막(131)으로는 Ni계 산화물, Fe계 산화물, Mg계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N, ZnO:B 및 ZnO:N 또는 상기 산화물(Ni, Fe, Mg, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용할 수 있다.The p-type metal oxide
본 실시예에서는 p타입 금속 산화물 반도체막(131)으로 Ni계 산화물(즉, NiO)를 사용한다. 이를 위해 상기 금속 전구체로 Ni(C5H5)2, Ni(CH3C5H4), Ni(C5H7O2)2, Ni(C11H19O2)2, Ni(C7H16NO)[Ni(dmamb)2; Nickel 1-dimethlamino-2methyl-2butanolate], Ni(MeCp)2, Ni(EtCp)2, Ni(IpCp)2, 및 Ni(Cocta)2 중 어느 하나를 사용할 수 있다. 또한, 이에 한정되지 않고, Ni를 포함하는 모든 금속 유기 전구체를 포함할 수 있다. In the present embodiment, Ni-based oxide (ie, NiO) is used as the p-type metal
물론 상기 p타입 금속 산화물 반도체막(131)으로 W계 산화물 즉, WOx를 사용할 수 있다. 이때, X는 1, 2 및 3 중 어느 하나인 것이 바람직하다. Of course, a W-type oxide, that is, WO x may be used as the p-type metal
본 실시예의 p타입 금속 산화물 반도체막(131)은 단층 또는 다층으로 제작될 수 있다. The p-type metal
이에 한정되지 않고, 본 실시예의 p타입 금속 산화물 반도체막(131)으로 ZnO:N을 사용할 수도 있다. 즉, 일반적인 ZnO막은 n타입 특성을 나타낸다. 하지만, 본 실시예의 ZnO:N의 경우 p타입의 특성이 있다. 따라서, 본 실시예에서는 상기 p타입 금속 산화물 반도체막(131)으로 ZnO:N을 사용하는 것이 가능하다.Not limited to this, ZnO: N may be used for the p-type metal
여기서, 반도체 박막 중 p타입의 반도체막은 주로 홀이 많은 박막을 지칭한다. 따라서, 앞서 제시한 금속 산화물 막은 막 내의 산소와 금속의 농도에 따라 별도의 불순물 도핑을 하지않은 상태에서 p타입의 특성을 갖는 반도체막으로 동작한다. Here, the p-type semiconductor film of the semiconductor thin film mainly refers to a thin film with many holes. Therefore, the metal oxide film described above operates as a semiconductor film having a p-type characteristic in a state in which no impurity doping is performed depending on the concentration of oxygen and metal in the film.
이와 같이 본 실시예에서는 상술한 바와 같이 p타입 금속 산화물 반도체막(131) 즉, NiO막을 CVD법 및/또는 ALD법으로 제작하여 기판(100) 상에 균일한 두께의 p타입 금속 산화물 반도체막(131)을 형성할 수 있다. 또한, 기존의 스퍼터링에 의한 타켓 조정 문제를 해결할 수 있으며, 박막의 형성 속도를 증대시켜 생산성 향상은 물론 생산 비용을 절감시킬 수도 있다. As described above, in the present embodiment, as described above, the p-type metal
도 3을 참조하면, p타입 금속 산화물 반도체막(131)을 식각하여 금속 산화물 활성층을 형성하고, 그 상측에 소스 및 드레인 전극(150, 160)을 형성한다.Referring to FIG. 3, the p-type metal
이를 위해 먼저, 금속 산화물 박막(131) 상에 감광막을 도포한다. 이어서, 제 2 마스크를 이용한 리소그라피 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴은 게이트 전극(110) 상측의 p타입 금속 산화물 반도체막(131) 상에 위치한다. 즉, 제 2 감광막 마스크 패턴은 게이트 전극(110) 상측 영역의 p타입 금속 산화물 반도체막(131)을 차폐하는 형태로 제작된다. 제 2 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 노출된 p타입 금속 산화물 반도체막(131)을 제거하여 게이트 전극(110) 상측 영역에 p타입 금속 산화물 활성층(130)을 형성한다. To this end, first, a photosensitive film is coated on the metal oxide
이어서, 소정의 스트립 공정을 실시하여 제 2 감광막 마스크 패턴을 제거한다. Subsequently, a predetermined strip process is performed to remove the second photosensitive film mask pattern.
이후에 p타입 금속 산화물 활성층(130)상의 게이트 절연막(120) 상에 제 2 도전층을 형성한다. 이때, 제 2 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO, ZnO, Cu계 산화물과 Ag계 산화물을 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 2 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 2 도전층 상에 감광막을 도포한 다음, 제 3 마스크를 이용한 리소그라피 공정을 실시하여 제 3 감광막 마스크 패턴을 형성한다. 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 소스 및 드레인 전극(150, 160)을 형성한다. Thereafter, a second conductive layer is formed on the
이어서, 소정의 스트립 공정을 실시하여 제 3 감광막 마스크 패턴을 제거한다. 이때, 도시되지 않았지만, 소스 전극(150)과 연결되는 소스 라인(또는 데이터 라인)이 함께 형성되는 것이 바람직하다. 소스 라인은 게이트 라인과 교차하는 것이 효과적이다. 물론 소스 라인의 끝단에는 소스 패드가 형성될 수 있다. 또한, 드레인 전극(160)은 그 일부가 연장되어 패드 형태로 제작될 수 있다. 이때, 상기 패드 형태의 일부가 스토리지 라인과 중첩될 수도 있다. Subsequently, a predetermined strip process is performed to remove the third photoresist mask pattern. In this case, although not shown, a source line (or data line) connected to the
이와 같은 공정을 통해 p타입 금속 산화물 활성층(130)을 갖는 p타입의 박막 트랜지스터를 제작할 수 있다. Through this process, a p-type thin film transistor having a p-type metal oxide
즉, 도 3에 도시된 바와 같이 p타입 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 전극(110) 상측 영역의 게이트 절연막(120)의 상에 형성된 p타입 금속 산화물 활성층(130)과, 그 일부가 p타입 금속 산화물 활성층(130) 상에 중첩된 소스 및 드레인 전극(150, 160)을 포함한다. That is, as shown in FIG. 3, the p-type thin film transistor includes a
이와 같이 본 실시예의 박막 트랜지스터는 화학 증착법/원자층 증착법을 통해 형성된 p타입 금속 산화물 활성층(130)에 게이트 전극(110)의 적어도 일부가 중첩되고, p타입 금속 산화물 활성층(130)과 게이트 전극(110) 사이에는 게이트 절연막(120)이 마련된다. 그리고, p타입 금속 산화물 활성층(130)에 소스 및 드레인 전극(150, 160)의 적어도 일부가 중첩된다. 이를 통해 p타입 특성을 갖는 박막 트랜지스터를 제작할 수 있을 뿐만 아니라 박막 트랜지스터의 응답 속도를 향상시킬 수 있다. 그리고, 화학 증착법/원자층 증착법으로 p타입 금속 산화물 활성층(130)을 제작하여 금속 산화물 박막의 제작 공정을 단순화시키고, 박막의 특성 변화를 방지할 수 있다. 이를 통해 박막 트랜지스터 제작을 위한 생산성 향상은 물로 비용을 절감할 수 있게 된다.As described above, in the thin film transistor of the present embodiment, at least a portion of the
상술한 본 실시예의 p타입의 박막 트랜지스터는 표시 패널의 스위칭 소자로 사용될 수 있다. 표시 패널의 스위칭 소자로 사용되는 경우, 박막 트랜지스터를 포함하는 기판(100) 전면에 패시베이션막이 형성되고, 패시베이션막 상에 보호막이 형성된다. 그리고, 보호막 상에 화소 전극이 형성된다. 이때, 화소 전극은 보호막 과 패시베이션막을 관통하는 관통홀을 통해 드레인 전극(160)에 접속된다. The p-type thin film transistor of this embodiment described above can be used as a switching element of a display panel. When used as a switching element of a display panel, a passivation film is formed on the entire surface of the
또한, 본 실시예의 p타입 박막 트랜지스터는 표시 패널 내의 소자 구동을 위한 주변 회로 제작시 사용될 수 있다. 이를 통해 기존의 n 타입 박막 트랜지스터의 핫 케리어 문제를 저하시킬 수 있을 뿐만 아니라, p타입 박막 트랜지스터만으로 구성된 회로를 표시 패널에 적용시킬 수 있다. In addition, the p-type thin film transistor of the present exemplary embodiment may be used when manufacturing a peripheral circuit for driving an element in a display panel. This not only reduces the hot carrier problem of the conventional n-type thin film transistor, but also applies a circuit composed of only the p-type thin film transistor to the display panel.
본 실시예의 p타입 박막 트랜지스터는 상술한 실시예에 한정되지 않고, 다양한 변형이 가능하다. 후술되는 설명중 상술한 실시예와 중복되는 설명은 생략한다. 후술되는 변형예의 기술은 상술한 실시예에 적용될 수 있다. 그리고, 변형예들의 기술은 다른 변형예에 적용될 수도 있다. The p-type thin film transistor of this embodiment is not limited to the above-described embodiment, and various modifications are possible. The description overlapping with the above-described embodiment will be omitted. The description of the modification described below can be applied to the above-described embodiment. And the technique of the variants may be applied to other variants.
도 5 내지 도 8은 일 실시예의 변형예들에 따른 박막 트랜지스터의 단면도이다. 5 to 8 are cross-sectional views of thin film transistors according to exemplary embodiments.
도 5에 도시된 변형예에 따른 박막 트랜지스터는 p타입 금속 산화물 활성층(130)과 소스 및 드레인 전극(150, 160) 사이에 오믹 접촉층(140)이 마련될 수 있다. 이와 같이 p타입 금속 산화물 활성층(130)과 소스 및 드레인 전극(150, 160) 사이에 오믹 접촉층(140)을 형성하여 이들 간의 접촉 면저항을 줄여줄 뿐아니라 p타입 금속 산화물 활성층으로부터 들어오는 전자의 역류를 막아 주어 누설 전류를 줄여줄 수도 있다. In the thin film transistor according to the modification illustrated in FIG. 5, an
상기 오믹 접촉층(140)으로는 일함수(work function)가 큰 Au, Pt를 사용하는 것이 효과적이다. 물론 이에 한정되지 않고, 오믹 접촉층(140)으로 p+ 반도체층을 형성할 수도 있다. As the
즉, 도 5에 따른 변형예의 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 상기 게이트 전극(110)이 형성된 기판(100) 상에 형성된 게이트 절연막(120)과, 적어도 게이트 전극(110) 상측 영역을 포함하는 게이트 절연막(120) 상에 마련된 p타입 금속 산화물 활성층(130)과, p타입 금속 산화물 활성층(130) 상에 형성된 소스 및 드레인 전극(150, 160) 그리고, 상기 p타입 금속 산화물 활성층(130)과 소스 및 드레인 전극(150, 160) 사이에 마련된 오믹 접촉층(140)을 포함한다. That is, the thin film transistor according to the modified example of FIG. 5 includes a
또한, 도 5의 변형예에서는 게이트 전극(110)의 상측 영역을 제외한 영역에서 소스 및 드레인 전극(150, 160)과 p타입 금속 산화물 활성층(130)은 동일 평면상에서 동일 형상으로 제작된다. 이는 소스 및 드레인 전극(150, 160)과 p타입 금속 산화물 활성층(130)이 동일 공정으로 식각됨을 의미한다. 즉, 본 변형예에서는 금속 산화물 활성층(130)과 오믹 접촉층(140) 그리고, 소스 및 드레인 전극(150, 160)이 단일 마스크와 감광막 패턴을 이용한 식각 공정으로 제작된다.In addition, in the modified example of FIG. 5, the source and drain
이를 위해 본 변형예에서는 p타입 금속 산화물 반도체막(131) 상측에 오믹 접촉층(140)을 형성하고, 오믹 접촉층(140) 상측에 소스 및 드레인 전극(150, 160)용 도전성막을 형성한다. 이어서, 소스 및 드레인 전극(150, 160)을 패터닝 하기 위한 마스크를 이용하여 감광막 패턴을 형성하고, 이를 이용하여 소스 및 드레인 전극(150, 160)과 p타입 금속 산화물 반도체막(131) 및 오믹 접촉층(140)을 식각한다. 그리고, 소스 및 드레인 전극(150, 160) 사이의 오믹 접촉층(140)을 제거하여 p타입 박막 트랜지스터를 제작한다. To this end, in this modified example, the
또한, 이에 한정되지 않고, 도 6에 도시된 변형예에 따른 p타입 박막 트랜지스터는 앞선 실시예의 p타입 트랜지스터의 소스 및 드레인 전극(150, 160)과, p타입 금속 산화물 활성층(130)의 위치가 바뀔 수 있다. 즉, 소스 및 드레인 전극(150, 160) 상에 p타입 금속 산화물 활성층(130)이 위치할 수 있다. In addition, the present invention is not limited thereto, and the p-type thin film transistor according to the modification illustrated in FIG. 6 may have positions of the source and drain
즉, 도 6의 변형예에 따른 p타입 박막 트랜지스터는 기판(100)상에 형성된 게이트 전극(110)과, 적어도 게이트 전극(110)을 감싸는 게이트 절연막(120)과, 일부가 상기 게이트 전극 상측 영역의 게이트 절연막(120) 상에 형성된 소스 및 드레인 전극(150, 160)과, 적어도 상기 게이트 전극(110) 상측의 상기 소스 및 드레인 전극(150, 160)과 게이트 절연막(120) 상에 형성된 p타입 금속 산화물 활성층(130)을 포함한다. 또한, 앞선 변형예에서와 같이 상기 소스 및 드레인 전극(150, 260)과 금속 산화물 활성층(130) 사이에 마련된 오믹 접촉층(140)을 더 포함할 수 있다. That is, the p-type thin film transistor according to the modified example of FIG. 6 includes a
그리고, 도 6에서는 게이트 절연막(120)이 게이트 전극(110)을 감싸는 섬 또는 라인 형상으로 제작됨이 도시되었다. 하지만 이에 한정되지 않고, 앞선 실시예와 같이 게이트 절연막(120)이 게이트 전극(110)을 포함하는 기판(100) 전면에 형성될 수도 있다. 또한, 게이트 전극(110)에 접속된 게이트 라인 상에도 게이트 절연막(120)이 형성될 수 있다. 그리고, 소스 및 드레인 전극(150, 160)의 일부가 기판(100) 상에 마련될 수 있다. 이때, 소스 전극(150)은 게이트 라인과 중첩되는 소스 라인에 접속된다. 이때, 소스 라인과 게이트 라인의 중첩 영역에 상기 게이트 절연막(120)이 위치할 수도 있다. 6, the
이와 같이 도 6에서는 게이트 전극(110) 상측의 소스 및 드레인 전극(150, 160) 사이 공간에 형성된 p타입 금속 산화물 활성층(130) 영역에 박막 트랜지스터의 채널이 형성된다. As described above, in FIG. 6, a channel of the thin film transistor is formed in the p-type metal oxide
도 6에 따른 변형예의 p타입 박막 트랜지스터의 제조를 위해 먼저 기판(100) 상에 게이트 전극(110)을 형성하고, 그 상측에 게이트 절연막(120)을 형성한다. 이어서, 적어도 게이트 전극(110) 상측 영역의 게이트 절연막(120)과 그 일부가 중첩되도록 소스 및 드레인 전극(150, 160)을 형성한다. 이어서, 소스 및 드레인 전극(150, 160)이 형성된 게이트 전극(110) 상측 영역에 p타입 금속 산화물 활성층(130)을 형성한다.In order to manufacture the p-type thin film transistor according to the modified example of FIG. 6, the
또한, 이에 한정되지 않고, 도 7에 도시된 변형예에 따른 박막 트랜지스터는 게이트 전극(110)이 소스 및 드레인 전극(150, 160) 그리고, p타입 금속 산화물 활성층(130) 상에 형성될 수 있다. 즉, 도 7의 변형예에 따른 p타입 박막 트랜지스터는 기판(100) 상에 형성된 소스 및 드레인 전극(150, 160)과, 상기 소스 및 드레인 전극(150, 160) 사이에 마련되고 적어도 일부가 소스 및 드레인 전극(150, 160)과 중첩된 p타입 금속 산화물 활성층(130)과, 적어도 상기 p타입 금속 산화물 활성층(130) 상에 마련된 게이트 절연막(120)과, 상기 게이트 절연막(120) 상에 마련된 게이트 전극(110)을 포함한다. In addition, the thin film transistor according to the modification illustrated in FIG. 7 may have the
그리고, 도시되지 않았지만, 앞선 변형예에서와 같이 상기 p타입 금속 산화물 활성층(130)과 소스 및 드레인 전극(150, 160) 사이에 마련된 오믹 접촉층(140)을 더 포함할 수 있다. Although not shown, the semiconductor device may further include an
여기서, 소스 및 드레인 전극(150, 160)의 일부가 p타입 금속 산화물 활성층(130)과 게이트 전극(110)의 측면 방향으로 연장된다. 그리고, 연장된 영역이 별도의 콘택 패드를 통해 별도의 배선 또는 화소 전극과 접촉될 수 있다. 그리고, 게이트 절연막(120)은 p타입 금속 산화물 활성층(130)과, 소스 및 드레인 전극(150, 160)이 형성된 기판(100) 전면에 형성될 수도 있다. Here, portions of the source and drain
이와 같은 도 7의 변형예에 따른 p타입 박막 트랜지스터를 제작하기 위해 먼저 기판(100) 상에 소스 및 드레인 전극(150, 160)을 형성한다. 그리고, 적어도 소스 및 드레인 전극(150, 160) 사이 영역에 p타입 금속 산화물 활성층(130)을 형성한다. 이어서, 적어도 p타입 금속 산화물 활성층(130) 상에 게이트 절연막(120)을 형성하고, 소스 및 드레인 전극(150, 160) 사이의 상측 영역의 게이트 절연막(120) 상에 게이트 전극(110)을 형성한다. 이를 통해 본 변형예에 따른 박막 트랜지스터를 제작할 수 있다. 물론 이에 한정되지 않고, 상기 p타입 금속 산화물 활성층(130), 게이트 절연막(130) 및 게이트 전극(110) 형성을 위한 박막들을 순차적으로 형성한 다음 이들을 단일의 식각 공정을 통해 식각하여 상기 p타입 금속 산화물 활성층(130), 게이트 절연막(130) 및 게이트 전극(110)을 형성할 수도 있다. 또는 상기 p타입 금속 산화물 활성층(130)과 게이트 절연막(130)용 박막을 형성한 다음 이 두층을 동시에 식각하여 상기 p타입 금속 산화물 활성층(130) 및 게이트 절연막(130)을 동시에 제작할 수도 있다. In order to manufacture the p-type thin film transistor according to the modified example of FIG. 7, first, source and drain
또한, 도 8의 변형예에 도시된 박막 트랜지스터는 p타입 금속 산화물 활성층(130) 상에 소스 및 드레인 전극(150, 160) 그리고, 게이트 전극(110)이 위치할 수 있다. 즉, 도 8의 변형예에 따른 p타입 박막 트랜지스터는 기판(100) 상에 형성된 p타입 금속 산화물 활성층(130)과, 상기 p타입 금속 산화물 활성층(130)의 중심 영역에 마련된 게이트 전극(110)과, 상기 게이트 전극(110)의 양 옆의 p타입 금속 산화물 활성층(130)의 가장자리 영역 일부에 마련된 소스 및 드레인 전극(150, 160)을 포함한다. 또한, 적어도 상기 p타입 금속 산화물 활성층(130)과 게이트 전극(110) 사이에 마련된 게이트 절연막(120)을 더 포함할 수 있다. 또한, 도시되지 않았지만, 상기 p타입 금속 산화물 활성층(130)과 소스 및 드레인 전극(150, 160) 사이에 마련된 오믹 접촉층(140)을 더 포함할 수도 있다. 8, the source and drain
여기서, 게이트 절연막(120)은 소스 및 드레인 전극(150, 260)을 포함하는 기판(100) 전면에 형성될 수도 있다. 또한, 소스 전극(150)은 소스 라인과 접속되고, 소스 라인의 하측에는 상기 p타입 금속 산화물 활성층(130)이 위치하지 않을 수도 있다. Here, the
이와 같은 도 8의 변형예에 따른 박막 트랜지스터를 제작하기 위해 먼저 기판(100) 상에 p타입 금속 산화물 활성층(130)을 형성한다. p타입 금속 산화물 활성층(130) 상에 소스 및 드레인 전극(150, 160)용 도전층을 형성한다. 이후, 마스크를 이용한 식각 공정을 통해 도전층을 식각하여 소스 및 드레인 전극(150, 160)을 형성한다. 이어서, 적어도 소스 및 드레인 전극(150, 160) 사이의 p타입 금속 산화물 활성층(130) 사이 영역에 게이트 절연막(120)을 형성한다. 이어서, 상기 게이트 절연막(120) 상에 게이트 전극(110)을 형성한다. 이를 통해 본 변형예에 따른 박막 트랜지스터를 제작할 수 있다. In order to manufacture the thin film transistor according to the modification of FIG. 8, first, a p-type metal oxide
물론 이에 한정되지 않고, 전체 구조상에 게이트 절연막(120)과 게이트 전극(110)용 박막을 순차적으로 형성한 다음 이둘의 일부를 동시에 식각 하여 게이트 절연막(120)과 게이트 전극(110)을 형성할 수 있다. Of course, the present invention is not limited thereto, and the
또한, 금속 산화물 활성층(130) 상에 오믹 접촉층(140)과 게이트 절연막(120)을 형성한다. 이어서, 게이트 전극(110)과 소스 및 드레인 전극(150, 160)용 박막을 형성하고, 이를 식각하여 게이트 전극(110)과 소스 및 드레인 전극(150, 160)을 동시에 형성할 수도 있다. In addition, an
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.The present invention is not limited to the above-described embodiments, but may be implemented in various forms. That is, the above embodiments are provided to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the present invention, and the scope of the present invention should be understood by the claims of the present application. .
도 1 내지 도 3은 본 발명의 일 실시예에 따른 p타입 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도. 1 to 3 are cross-sectional views illustrating a method of manufacturing a p-type thin film transistor according to an embodiment of the present invention.
도 4는 일 실시예에 따른 p타입 금속 산화물 반도체막의 형성 방법을 설명하기 위한 단면 개념도. 4 is a cross-sectional conceptual view illustrating a method of forming a p-type metal oxide semiconductor film according to one embodiment.
도 5 내지 도 8은 일 실시예의 변형예들에 따른 박막 트랜지스터의 단면도. 5 through 8 are cross-sectional views of thin film transistors according to modified example embodiments.
<도면의 주요 부호에 대한 부호의 설명><Explanation of symbols for major symbols in the drawings>
100 : 기판 110 : 게이트 전극100
120 : 게이트 절연막 130 : 금속 산화물 활성층120
150 : 소스 전극 160 : 드레인 전극150
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080060105A KR20100000558A (en) | 2008-06-25 | 2008-06-25 | Thin film transistor and method of manufacturing the same |
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| KR1020080060105A KR20100000558A (en) | 2008-06-25 | 2008-06-25 | Thin film transistor and method of manufacturing the same |
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| KR (1) | KR20100000558A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107078135A (en) * | 2014-02-25 | 2017-08-18 | 乐金显示有限公司 | Display backplane with polytype thin film transistor (TFT) |
| KR20220083103A (en) | 2020-12-11 | 2022-06-20 | 최상원 | Automatic thermostat in the home via smartphone app |
-
2008
- 2008-06-25 KR KR1020080060105A patent/KR20100000558A/en not_active Application Discontinuation
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