KR20090126536A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 디스플레이 장치에 관한 것으로, 보다 자세하게는 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 스캔 전극 및 서스테인 전극이 배치되는 플라즈마 디스플레이 패널과 리셋 기간 동안 스캔 전극에 최고 전압이 제2 전압이고 최저 전압이 제4 전압인 제1 리셋 펄스, 최고 전압이 기준 전압이고 최저 전압이 제4 전압인 제2 리셋 펄스 및 최고 전압이 제7 전압이고 최저 전압이 제8 전압인 제3 리셋 펄스를 공급하는 구동부를 포함한다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
본 발명은 디스플레이 장치에 관한 것으로, 보다 자세하게는 플라즈마 디스플레이 장치에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치는 화상을 표시하는 플라즈마 디스플레이 패널과 플라즈마 디스플레이 패널을 구동시키기 위한 구동부가 플라즈마 디스플레이 패널의 배면에 부착되어 형성된다.
일반적으로 플라즈마 디스플레이 패널은 전면 패널과 후면 패널 사이에 형성된 격벽이 하나의 단위 방전 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 전술한 단위 방전 셀은 복수 개가 모여 하나의 화소(Pixel)를 이룬다. 예컨대, 적색(Red, R) 셀, 녹색(Green, G) 셀, 청색(Blue, B) 셀이 모여 하나의 픽셀을 이루는 것이다.
이러한 단위 방전 셀에 고주파 전압이 인가되어 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultra Violet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다.
플라즈마 디스플레이 패널은 복수의 전극들, 예컨대 스캔 전극(Y), 서스테인 전극(Z), 어드레스 전극(X)을 포함하고, 이러한 플라즈마 디스플레이 패널의 전극들에 구동 전압을 공급하기 위한 구동부들이 각각의 전극에 접속된다.
각 구동부는 플라즈마 디스플레이 패널 구동시 소정 기간에, 예를 들면 리셋 기간에 리셋 펄스, 어드레스기간에 스캔 펄스, 서스테인 기간에 서스테인 펄스와 같은 구동펄스를 플라즈마 디스플레이 패널의 전극에 공급하여 화상을 구현하게 되는 것이다. 이와 같은 플라즈마 디스플레이 장치는 얇고 가벼운 구성이 가능하므로 현재 디스플레이 장치로서 각광받고 있다.
이러한 플라즈마 디스플레이 패널을 구동하기 위한 구동부는 가격 절감과 회로 동작의 신뢰성을 기술적 과제로 하여 연구가 활발히 진행되고 있는 분야이다.
본 발명은 블랙 휘도를 감소할 수 있는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 휘점과 점멸 오방전을 방지할 수 있는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
본 발명의 기술적 과제는 이상에서 언급한 것에 제한되지 않으며, 본 발명이 이루고자 하는 또 다른 기술적 과제들은 이하 발명의 구성에서 나타나는 효과에 의해 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 스캔 전극 및 서스테인 전극이 배치되는 플라즈마 디스플레이 패널과 리셋 기간 동안 스캔 전극에 최고 전압이 제2 전압이고 최저 전압이 제4 전압인 제1 리셋 펄스, 최고 전압이 기준 전압이고 최저 전압이 제4 전압인 제2 리셋 펄스 및 최고 전압이 제7 전압이고 최저 전압이 제8 전압인 제3 리셋 펄스를 공급하는 구동부를 포함한다.
또한, 구동부는 제1 리셋 펄스가 제2 전압에서 제4 전압으로 하강하는 동안 서스테인 전극에 제10 전압을 공급하고, 제2 리셋 펄스가 공급되는 동안 서스테인 전극에 제11 전압을 공급하고, 제3 리셋 펄스가 제7 전압에서 제8 전압으로 하강하는 동안 서스테인 전극에 제12 전압을 공급하는 것을 포함할 수 있다.
또한, 제2 전압은 제7 전압보다 높은 전압인 것을 포함할 수 있다.
또한, 제4 전압, 제6 전압 및 제8 전압은 동일한 전압인 것을 포함할 수 있다.
또한, 제2 리셋 펄스가 스캔 전극에 공급되는 기간은 제11 전압이 서스테인 전극에 공급되는 기간보다 짧은 기간인 것을 포함할 수 있다.
또한, 제2 리셋 펄스가 스캔 전극에 공급되는 기간은 10㎛ 이상 50㎛ 이하인 것을 포함할 수 있다.
또한, 제10 전압 또는 제11 전압은 제12 전압보다 높은 전압인 것을 포함할 수 있다.
또한, 구동부는 제3 리셋 펄스가 제7 전압에서 제8 전압으로 하강하는 동안 서스테인 전극에 제12 전압부터 제12 전압보다 낮은 전압인 제13 전압까지 점진적으로 하강하는 전압을 공급하는 것을 포함할 수 있다.
또한, 제2 리셋 펄스는 기준 전압보다 낮고 제6 전압보다 높은 전압인 제5 전압을 포함하고, 기준 전압부터 제5 전압까지 급격히 하강하고, 제5 전압부터 제6 전압까지 점진적으로 하강하는 것을 포함할 수 있다.
상술한 바와 같이, 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 리셋 기간 동안 스캔 전극에 제1 리셋 펄스 내지 제3 리셋 펄스를 연속하여 공급함으로써, 블랙 휘도를 감소할 수 있는 효과가 있다.
또한, 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 리셋 기간 동안 스캔 전극에 제1 리셋 펄스 내지 제3 리셋 펄스를 연속하여 공급함으로써, 휘점과 점멸 오방전을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치를 설명하기 위한 것이다.
도 1을 살펴보면, 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 전극을 포함하는 플라즈마 디스플레이 패널(100)과 스캔 구동부(200), 서스테인 구동부(300) 및 데이터 구동부(400)를 포함한다.
플라즈마 디스플레이 패널(100)은 전면 패널(미도시)과 후면 패널(미도시)이 일정한 간격을 두고 합착되고, 스캔 전극(Y1 내지 Yn), 서스테인 전극(Z1 내지 Zn) 및 어드레스 전극(X1 내지 Xm)을 포함한다.
스캔 구동부(200)는 방전 셀 내에 벽 전하(Wall Charge)가 균일하게 형성되도록 리셋 기간에 리셋 펄스를 스캔 전극(Y1 내지 Yn)에 공급한다. 스캔 구동부(200)는 어드레스 기간에 방전이 일어날 방전 셀을 선택하기 위한 스캔 펄스를 그리고 서스테인 기간에 선택된 방전 셀에서 서스테인 방전을 발생시킬 서스테인 펄스를 스캔 전극(Y1 내지 Yn)에 공급한다.
서스테인 구동부(300)는 리셋 기간의 일부 기간과 어드레스 기간에 서스테인 바이어스 전압을 서스테인 전극(Z1 내지 Zn)에 공급하고, 서스테인 기간 동안 서스테인 펄스를 서스테인 전극(Z1 내지 Zn)에 공급한다.
데이터 구동부(400)에서는 도시하지 않은 역감마 보정회로, 오차확산회로 등 에 의해 역감마 보정 및 오차확산된 후, 서브필드 맵핑 회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다.
또한, 데이터 구동부(400)는 타이밍 컨트롤러(미도시)로부터의 데이터 타이밍 제어신호에 응답하여 스캔 전극(Y1 내지 Yn)과 대응되게 어드레스 기간 동안 데이터 펄스를 어드레스 전극(X1 내지 Xm)에 공급한다.
이러한 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조를 살펴보면 다음과 같다.
도 2는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 것이다.
도 2를 살펴보면, 본 발명의 일실시 예에 따른 플라즈마 디스플레이 패널은 스캔 전극(112)과 서스테인 전극(113)이 형성되는 전면 기판(111)을 포함하는 전면 패널(110)과 전술한 스캔 전극(112) 및 서스테인 전극(113)과 교차하는 어드레스 전극(123)이 형성되는 후면 기판(121)을 포함하는 후면 패널(120)이 일정간격을 두고 합착하여 형성된다.
전면 기판(111) 상에 형성되는 스캔 전극(112)과 서스테인 전극(113)은 서로 나란하게 형성되어 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지한다.
이러한 전면기판(111)상에 형성된 스캔 전극(112)과 서스테인 전극(113)은 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동효율을 확보하기 위해 광 투과율 및 전기 전도도를 고려할 필요가 있다. 따라서, 스캔 전극(112)과 서스 테인 전극(113) 각각은 은(Ag)과 같은 금속 재질의 버스 전극(112b, 113b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(112a, 113a)을 포함한다.
이러한 스캔 전극(112)과 서스테인 전극(113)이 형성된 전면 기판(111)의 상부에는 스캔 전극(112)과 서스테인 전극(113)을 덮도록 상부 유전체 층(114)이 형성될 수 있다.
상부 유전체 층(114)은 스캔 전극(112) 및 서스테인 전극(113)의 방전 전류를 제한하며 스캔 전극(112)과 서스테인 전극(113) 간을 절연시킨다.
상부 유전체 층(114) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(115)이 형성될 수 있다. 이러한 보호 층(115)은 이차전자 방출 계수가 높은 재료인 산화마그네슘(MgO)으로 이루어질 수 있다.
한편, 후면 기판(121) 상에 형성되는 어드레스 전극(123)은 방전 셀에 데이터(Data) 펄스를 공급하는 전극이다.
어드레스 전극(123)이 형성된 후면 기판(121)의 상부에는 어드레스 전극(123)을 덮도록 하부 유전체 층(125)이 형성될 수 있다.
하부 유전체 층(125)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 격벽(122)이 형성된다. 격벽(122)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(124)이 형성된다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 일실시 예에 따른 플라즈마 디스플레이 패널은 스캔 전극(112), 서스테인 전극(113), 어드레스 전극(123)에 구동 펄스가 공급되면, 격벽(122)에 의해 구획된 방전 셀 내에서 방전이 발생하여 영상을 구현한다.
이상의 도 2에서는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 패널만을 도시하고 설명한 것이며, 이에 한정되는 것은 아니다.
플라즈마 디스플레이 패널을 포함하는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 동작에 대해 첨부된 도 3 및 도 4를 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 구동 방법에서 영상의 계조를 구현하기 위한 프레임을 설명하기 위한 것이고, 도 4는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 구동 방법의 동작을 설명하기 위한 것이다.
도 3을 살펴보면, 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
또한, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 예컨대, 도 3과 같이, 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어진다.
한편, 서스테인 기간에 공급되는 서스테인 펄스의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제1 서브필드의 계조 가중치를 20으로 설정하고, 제2 서브필드의 계조 가중치를 21로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가하도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
이러한 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치는 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.
도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와 달리 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제1 서브필드부터 제12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구 현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다.
즉, 프레임에 포함되는 서브필드가 12개인 경우는 212 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 10개인 경우는 210 가지의 영상의 계조를 구현할 수 있게 되는 것이다.
또한, 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와 달리 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 영상을 디스플레이할 때 나타나는 컨투어 노이즈 발생을 방지하기 위해 계조 가중치에 관계없이 랜덤하게 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 중 어느 하나의 서브필드(Sub-field)에 나타나는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 동작이다. 도 1에서 전술한 각각의 스캔 구동부(200), 서스테인 구동부(300) 및 데이터 구동부(400)는 리셋 기간, 어드레스 기간 및 서스테인 기간 중 적어도 하나 이상의 기간에서 스캔 전극(Y), 서스테인 전극(Z) 및 어드레스 전극(X)에 구동 펄스를 공급한다.
스캔 구동부(200)는 리셋 기간 동안 스캔 전극(Y)에 리셋 상승 펄스를 공급할 수 있다. 리셋 상승 펄스에 의해 전 화면의 방전 셀 내에는 약한 암방전(Weak Discharge)이 일어난다. 셋 업 방전에 의해 어드레스 전극(X)과 서스테인 전극(Z) 상에는 정극성 벽 전하가 쌓이며, 스캔 전극(Y) 상에는 부극성의 벽 전하가 쌓인 다.
이후, 스캔 구동부(200)는 스캔 전극(Y)에 리셋 상승 펄스를 공급한 후, 리셋 상승 펄스의 최고 전압보다 낮은 정극성 전압에서 떨어지기 시작하여 기준 전압(GND) 이하의 특정 전압 레벨까지 떨어지는 리셋 하강 펄스를 공급할 수 있다. 이에 따라, 방전 셀 내에 미약한 소거방전을 일으킴으로써, 방전 셀 내에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋 다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽 전하가 방전 셀 내에 균일하게 잔류한다.
또한, 지금까지 설명한 리셋 상승 펄스와 리셋 하강 펄스를 포함하는 리셋 펄스는 제1 리셋 펄스(rp1) 내지 제3 리셋 펄스(rp3)를 포함한다.
제1 리셋 펄스(rp1) 및 제3 리셋 펄스(rp3)는 리셋 상승 펄스와 리셋 하강 펄스를 포함하고, 제2 리셋 펄스(rp2)는 리셋 하강 펄스를 포함한다. 이에 대한 자세한 설명은 도 5에서 설명하기로 한다.
서스테인 구동부(300)는 리셋 기간 동안 서스테인 전극(Z)에 제10 전압(V10)과 제11전압(V11)을 공급하고, 어드레스 기간 동안에 서스테인 전극(Z)에 서스테인 바이어스 전압(Vzb)을 공급한다. 제10 전압(V10), 제11전압(V11) 및 서스테인 바이어스 전압(Vzb)은 스캔 전극(Y)과 서스테인 전극(Z) 간의 전압 차를 발생시켜 오방전을 방지할 수 있다.
또한, 스캔 구동부(200)는 어드레스 기간에서 스캔 바이어스 전압으로부터 하강하는 스캔 펄스(Scan)를 스캔 전극(Y)에 공급할 수 있다.
아울러 데이터 구동부(400)는 스캔 펄스(Scan)에 대응되어 어드레스 전극(X) 에 데이터 펄스(Dp)를 공급한다. 이러한 스캔 펄스(Scan)와 데이터 펄스(Dp)의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스(Dp)가 인가되는 방전 셀 내에는 어드레스 방전이 발생한다. 어드레스 방전에 의해 선택된 방전 셀 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
어드레스 기간 이후의 서스테인 기간에서 스캔 구동부(200)와 서스테인 구동부(300)는 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스(SUS)를 공급한다. 이에 따라, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스(SUS)가 더해지면서 매 서스테인 펄스(SUS)가 공급될 때마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전이 일어난다.
이와 같은 구동 방법은 일실시 예에 따라 설명한 것으로 서스테인 기간 이후에 서스테인 방전 후 남아 있는 벽 전하를 제거하는 소거기간이 더 추가될 수도 있고 리셋 기간 이전에 벽 전하들이 전극들에 안정적으로 형성될 수 있게 하는 프리 리셋 기간이 더 추가될 수 있다.
또한, 도 1 내지 도 4에서는 스캔 구동부(200)와 서스테인 구동부(300)가 독립적으로 동작하는 것으로 설명하였으나 스캔 구동부(200)와 서스테인 구동부(300)가 통합하여 동작할 수도 있다.
도 5는 본 발명의 일실시 예에 따라 구동부가 리셋 기간 동안 리셋 펄스를 공급하는 것을 설명하기 위한 것이다.
도 5를 살펴보면, 초기화를 위한 리셋 기간에서는 스캔 전극으로 제1 리셋 펄스 내지 제3 리셋 펄스가 공급될 수 있다. 제1 리셋 펄스 내지 제3 리셋 펄스는 리셋 상승 펄스와 리셋 하강 펄스를 포함할 수 있다.
예를 들어, 제1 리셋 펄스(rp1)는 스캔 전극으로 기준 전압(GND)부터 제1 전압(V1)까지 급격히 상승한 이후 제1 전압(V1)부터 제2 전압(V2)까지 전압이 점진적으로 상승하는 제1 리셋 상승 펄스가 공급될 수 있다. 여기서, 기준 전압(GND)은 그라운드 레벨 전압(GND)일 수 있다.
제1 리셋 상승 펄스 이후에 이러한 제1 리셋 상승 펄스와 반대 극성 방향의 제1 리셋 하강 펄스가 스캔 전극(Y)에 공급될 수 있다.
여기서, 제1 리셋 하강 펄스는 제1 리셋 상승 펄스의 피크(Peak) 전압, 즉 제2 전압(V2)보다 낮은 제3 전압(V3)부터 제4 전압(V4)까지 점진적으로 하강할 수 있다.
이후, 제2 리셋 펄스(rp2)는 스캔 전극(Y)으로 기준 전압부터 제5 전압(V5)까지 급격히 하강한 이후 제5 전압(V5)부터 제6 전압(V6)까지 전압이 점진적으로 하강하는 제2 리셋 하강 펄스가 공급될 수 있다.
이후, 제3 리셋 펄스(rp3)는 스캔 전극(Y)으로 기준 전압부터 제7 전압(V7)까지 점진적으로 상승하는 제3 리셋 상승 펄스가 공급될 수 있다.
제3 리셋 상승 펄스 이후에 이러한 제3 리셋 상승 펄스와 반대 극성 방향의 제3 리셋 하강 펄스가 스캔 전극(Y)에 공급될 수 있다.
여기서, 제3 리셋 하강 펄스는 제3 리셋 상승 펄스의 피크(Peak) 전압, 즉 제7 전압(V7)보다 낮은 기준 전압(GND)부터 제8전압(V8까지 점진적으로 하강할 수 있다.
지금까지 설명한 바와 같이, 리셋 기간 동안 제1 리셋 펄스(rp1) 내지 제3 리셋 펄스(rp3)를 연속적으로 공급함으로써, 방전 셀 내에는 약한 암방전(Weak Discharge)인 셋 업 방전이 2번 발생한다. 리셋 기간 동안 2번에 걸쳐 발생하는 셋 업 방전에 의해 방전 셀 내에는 벽 전하(Wall Charge)가 안정적으로 쌓일 수 있다.
또한, 방전 셀 내에서 미약한 소거 방전(Erase Discharge)인 셋 다운 방전이 3번 발생한다. 3번에 걸쳐 발생하는 셋 다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽 전하가 더욱 균일하게 잔류하는 것이다.
즉, 제1 리셋 펄스(rp1)에 의해 셋 업 방전과 셋 다운 방전이 발생하더라도 방전 셀 내에 벽 전하가 불균일하게 잔류할 수 있는데 이후 제2 리셋 펄스(rp2)를 공급하여 불균일하게 잔류하던 벽 전하를 균일하게 잔류할 수 있다. 이와 같이, 균일하게 잔류한 벽 전하에 제3 리셋 펄스(rp3)를 공급함으로써, 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽 전하가 더욱 균일하게 잔류할 수 있는 것이다.
이에 따라, 휘점 및 점멸 오방전을 개선하기 위해 복수의 서브필드로 형성된 하나의 프레임 중 적어도 두 개 이상의 서브필드의 리셋 기간에 더블 리셋 펄스를 공급하는 종래의 발명과 달리 본 발명은 하나의 프레임 중 하나의 서브필드의 리셋 기간에 제1 리셋 펄스(rp1) 내지 제3 리셋 펄스(rp3)를 연속하여 공급함으로써, 블랙 휘도가 감소할 뿐만 아니라 더욱 안정적으로 잔류하는 벽 전하에 의해 어드레스 방전이 발생하여 휘점/점멸 오방전 마진을 개선할 수 있다.
이와 같이, 리셋 기간 동안 스캔 전극에 공급되는 제1 리셋 펄스(rp1) 내지 제3 리셋 펄스(rp3)는 복수의 서브필드 중 저계조 서브필드에 공급되는 바람직하며, 특히 복수의 서브필드 중 시간적으로 맨 처음에 배치되는 첫 번째 서브필드의 리셋 기간에 공급되는 것이 바람직하다. 즉, 첫 번째 서브필드의 리셋 기간에 제1 리셋 펄스(rp1) 내지 제3 리셋 펄스(rp3)를 공급하여 방전 셀 내에 벽 전하를 균일하면서 안정적으로 형성함으로써, 하나의 프레임 모두가 동작될 때까지 안정적인 방전을 유지할 수 있기 때문이다.
이때, 제1 리셋 펄스(rp1)의 최고 전압인 제2 전압(V2)은 제3 리셋 펄스(rp3)의 최고 전압인 제7 전압(V7)보다 높은 전압일 수 있다. 이는 제1 리셋 펄스(rp1)는 방전 셀 내에 벽 전하가 불균일하게 쌓이더라고 방전 셀 내에 많이 쌓게 하기 위해서이고, 제3 리셋 펄스(rp3)는 방전 셀 내에 균일하게 쌓여 있는 벽 전하를 더욱 균일하게 쌓아 안정적인 어드레스 방전이 발생시키기 위해서이다.
또한, 스캔 전극(Y)에 제1 리셋 하강 펄스가 공급되는 동안 서스테인 전극(Z)에 제10 전압(V10)이 공급되며, 스캔 전극(Y)에 제2 리셋 펄스(rp1)가 공급되는 동안 서스테인 전극(Z)에 제11 전압(V11)이 공급되며, 스캔 전극(Y)에 제3 리셋 하강 펄스가 공급되는 동안 서스테인 전극(Z)에 제12 전압(V12)이 공급될 수 있다. 이와 같이, 리셋 기간에서 제1 리셋 하강 펄스 내지 제3 리셋 하강 펄스가 스캔 전극(Y)에 공급되는 동안 제10 전압(V10), 제11 전압(V11) 및 제12 전압(V12) 각각을 서스테인 전극(Z)에 공급함으로써, 스캔 전극(Y)과 서스테인 전극(Z) 간의 전압 차 를 더욱 효과적으로 발생시킬 수 있다. 이에 따라, 방전 셀 내의 벽 전하를 더욱 균일하게 잔류시킴으로써, 더욱 안정적인 어드레스 방전을 발생시킬 수 있다.
리셋 기간 동안 서스테인 전극(Z)에 공급되는 제10 전압(V10)과 제11 전압(V11)은 서스테인 기간 동안 스캔 전극(Y) 또는 서스테인 전극(Z)에 공급되는 서스테인 전압(Vs)과 실질적으로 동일한 전압일 수 있다. 이와 같이, 서스테인 전압(Vs)과 실질적으로 동일한 전압을 사용함으로써, 서스테인 전압(Vs)을 공급하는 서스테인 전압원과 동일한 전압원을 사용할 수 있어 제조 단가를 상승시키지 않으면서도 벽 전하를 더욱 안정적으로 방전 셀 내에 잔류시킬 수 있는 것이다.
또한, 제12 전압(V12)은 어드레스 기간 동안 서스테인 전극(Z)에 공급되는 서스테인 바이어스 전압(Vzb)과 실질적으로 동일한 전압일 수 있다. 이와 같이, 서스테인 바이어스 전압(Vzb)과 실질적으로 동일한 전압을 사용함으로써, 리셋 기간 동안에는 벽 전하를 더욱 안정적으로 방전 셀 내에 잔류시킬 수 있을 뿐만 아니라 어드레스 기간 동안에는 스캔 전극(Y)과 어드레스 전극(X) 간에 발생하는 어드레스 방전을 더욱 효과적으로 발생시킬 수 있다. 이에 따라, 제12 전압(V12)은 제10 전압(V10) 또는 제11 전압(V11)보다 낮은 전압일 수 있는 것이다.
도 6 및 도 7은 본 발명의 일실시 예에 따른 제2 리셋 펄스를 설명하기 위한 것이다.
도 6 및 도 7에서는 도 1 내지 도 5에서 이미 설명한 부분에 대해서는 생략하기로 한다. 도 6을 살펴보면, 리셋 기간 동안 스캔 전극에 제1 리셋 펄스(rp1)의 최저 전압인 제4 전압(V4), 제2 리셋 펄스(rp2)의 최저 전압인 제6 전압(V6) 및 제 3 리셋 펄스(rp3)의 최저 전압인 제8 전압(V8)은 실질적으로 동일할 수 있다.
즉, 제3 전압(V3)부터 제4 전압(V4)까지 점진적으로 하강하는 제1 리셋 펄스(rp1)의 최저 전압, 제5 전압(V5)부터 제6 전압(V6)까지 점진적으로 하강하는 제2 리셋 펄스(rp2)의 최저 전압과 기준 전압(GND)부터 제8 전압(V8)까지 점진적으로 하강하는 제3 리셋 펄스(rp3)의 최저 전압을 실질적으로 동일하게 리셋 기간 동안 스캔 전극에 공급함으로써, 동일한 전압원을 사용할 수 있다. 이에 따라, 회로 구성을 간단히 할 수 있을 뿐만 아니라 제조 단가를 줄일 수 있다.
도 7을 살펴보면, 제2 리셋 펄스(rp2)가 스캔 전극(Y)에 공급되는 기간(W1)이 제11 전압(V11)이 서스테인 전극(Z)에 공급되는 기간(W2)보다 짧을 수 있다. 즉, 제11 전압(V11)이 서스테인 전극(Z)에 공급되는 기간(W2)과 중첩되도록 제2 리셋 펄스(rp2)가 스캔 전극(Y)에 공급될 수 있는 것이다.
이와 같이, 서스테인 전극(Z)에 제11 전압(V11)이 공급되는 기간(W2)을 스캔 전극(Y)에 제2 리셋 펄스(rp2)가 공급되는 기간(W1)보다 길게 함으로써, 스캔 전극(Y)과 서스테인 전극(Z) 간에 셋 다운 방전이 강하게 발생하는 것을 방지할 수 있다. 이는 리셋 기간에 셋 다운 방전이 강하게 발생하면 블랙 휘도가 상승될 수 있기 때문이다.
또한, 제2 리셋 펄스(rp2)는 스캔 전극(Y)과 서스테인 전극(Z) 간에 셋 다운 방전이 강하게 발생하는 것을 방지하기 위해 제5 전압(V5)부터 제6 전압(V6)까지 점진적으로 하강할 수 있다. 이때 제2 리셋 펄스(rp2)가 너무 점진적으로 하강하게 되면 리셋 기간이 길어질 수 있으며 상대적으로 서스테인 기간이 짧아질 수 있다. 이와 같이, 서스테인 기간이 짧아지게 되면 다양한 영상의 계조를 구현하기 어려울 수 있다. 이에 따라, 제2 리셋 펄스(rp2)가 스캔 전극(Y)에 공급되는 기간은 10㎛ 이상 50㎛이하일 수 있는 것이다.
도 8은 본 발명의 다른 실시 예에 따라 구동부가 리셋 기간 동안 리셋 펄스를 공급하는 것을 설명하기 위한 것이다.
도 8에서는 도 1 내지 도 7에서 이미 설명한 부분에 대해서는 생략하기로 한다. 도 8을 살펴보면, 리셋 기간 동안 스캔 전극(Y)에 제3 리셋 펄스(rp3) 중 제3 리셋 하강 펄스가 공급되는 동안 이에 대응하여 서스테인 전극(Z)에 제12 전압(V12)부터 제13 전압(V13)까지 점진적으로 하강하는 전압을 공급할 수 있다.
즉, 제3 리셋 펄스(rp3)가 스캔 전극(Y)에 기준 전압(GND)부터 제8 전압(V8)까지 점진적으로 하강하여 공급하는 동안 서스테인 전극(Z)에는 제12 전압(V12)부터 제13 전압(V13)까지 점진적으로 하강하는 전압을 공급함으로써, 스캔 전극(Y)과 서스테인 전극(Z) 간의 전압 차를 줄여 스캔 전극(Y)과 서스테인 전극(Z) 간에 약한 셋 다운 방전을 발생시킬 수 있다. 이에 따라, 방전 셀 내의 벽 전하들이 더욱 균일하게 형성되어 벽 전하들이 안정적으로 잔류할 수 있는 것이다. 벽 전하들이 안정적으로 잔류함으로써 어드레스 기간 동안 어드레스 방전이 안정적으로 발생할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다 는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치를 설명하기 위한 것이다.
도 2는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 것이다.
도 3은 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 구동 방법에서 영상의 계조를 구현하기 위한 프레임을 설명하기 위한 것이다.
도 4는 본 발명의 일실시 예에 따른 플라즈마 디스플레이 장치의 구동 방법의 동작을 설명하기 위한 것이다.
도 5는 본 발명의 일실시 예에 따라 구동부가 리셋 기간 동안 리셋 펄스를 공급하는 것을 설명하기 위한 것이다.
도 6 및 도 7은 본 발명의 일실시 예에 따른 제2 리셋 펄스를 설명하기 위한 것이다.
도 8은 본 발명의 다른 실시 예에 따라 구동부가 리셋 기간 동안 리셋 펄스를 공급하는 것을 설명하기 위한 것이다.

Claims (9)

  1. 스캔 전극 및 서스테인 전극이 배치되는 플라즈마 디스플레이 패널;과
    리셋 기간 동안 상기 스캔 전극에 최고 전압이 제2 전압이고 최저 전압이 제4 전압인 제1 리셋 펄스, 최고 전압이 기준 전압이고 최저 전압이 제4 전압인 제2 리셋 펄스 및 최고 전압이 제7 전압이고 최저 전압이 제8 전압인 제3 리셋 펄스를 공급하는 구동부;
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 구동부는 상기 제1 리셋 펄스가 상기 제2 전압에서 상기 제4 전압으로 하강하는 동안 상기 서스테인 전극에 제10 전압을 공급하고,
    상기 제2 리셋 펄스가 공급되는 동안 상기 서스테인 전극에 제11 전압을 공급하고,
    상기 제3 리셋 펄스가 상기 제7 전압에서 상기 제8 전압으로 하강하는 동안 상기 서스테인 전극에 제12 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 제2 전압은 상기 제7 전압보다 높은 전압인 것을 특징으로 하는 플라즈 마 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 제4 전압, 상기 제6 전압 및 상기 제8 전압은 동일한 전압인 것을 특징으로 플라즈마 디스플레이 장치.
  5. 제1 항에 있어서,
    상기 제2 리셋 펄스가 상기 스캔 전극에 공급되는 기간은 상기 제11 전압이 상기 서스테인 전극에 공급되는 기간보다 짧은 기간인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제5 항에 있어서,
    상기 제2 리셋 펄스가 상기 스캔 전극에 공급되는 기간은 10㎛ 이상 50㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제2 항에 있어서,
    상기 제10 전압 또는 상기 제11 전압은 상기 제12 전압보다 높은 전압인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제2 항에 있어서,
    상기 구동부는 상기 제3 리셋 펄스가 상기 제7 전압에서 상기 제8 전압으로 하강하는 동안 상기 서스테인 전극에 상기 제12 전압부터 상기 제12 전압보다 낮은 전압인 제13 전압까지 점진적으로 하강하는 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제1 항에 있어서,
    상기 제2 리셋 펄스는 상기 기준 전압보다 낮고 상기 제6 전압보다 높은 전압인 제5 전압을 포함하고, 상기 기준 전압부터 상기 제5 전압까지 급격히 하강하고, 상기 제5 전압부터 상기 제6 전압까지 점진적으로 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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