KR20090123679A - Method of manufacturing semiconductor device - Google Patents

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KR20090123679A
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채광기
김형환
정종구
문옥민
이영방
박성은
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent the loss of a device isolation film by a nitride film remaining on the device isolation film by forming a landing plug contact by extending an oxide film on the device isolation film by an etching process. CONSTITUTION: A semiconductor substrate including a device isolation film(104) and an active area(102) limited by the device isolation film is provided. A recess gate(106) is formed on the device isolation film and the active area. An insulation film and an interlayer insulation film(108) are formed to cover the gates. A hole to expose the active area in one side of the gate is formed. A first contact hole is formed by removing the interlayer insulation film on the device isolation film adjacent to the hole until the insulation film is exposed. A second contact hole is formed to expose the active area of the other side of the gate. The landing plug contact is formed in the first contact hole and the second contact hole.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 랜딩 플러그 콘택과 소자분리막 내에 매립된 게이트 도전막 간의 쇼트(Short)를 방지하여 전체 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to manufacturing a semiconductor device capable of improving the yield of an entire semiconductor device by preventing a short between a landing plug contact and a gate conductive film embedded in the device isolation film. It is about a method.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations into junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱 전압(Threshold Voltage)이 급격히 낮아지는 이른바 단 채널효과(Short Channel Effect)가 발생한다. As a result, a so-called short channel effect is generated in which interference between the source / drain regions increases, control of the gate decreases, and the threshold voltage rapidly decreases.

또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.In addition, a problem arises in that the refresh characteristics are deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming the problems associated with the high integration.

이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정 개발 연구가 활발히 진행되고 있다.Accordingly, researches on ideas and actual process development researches on how to implement a MOSFET device having various types of recess channels capable of securing an effective channel length have been actively conducted.

이하에서는, 종래 기술에 따른 반도체 소자의 리세스 게이트 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming a recess gate of a semiconductor device according to the related art will be briefly described.

먼저, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 패드 산화막과 패드 질화막을 증착한 후, 상기 반도체 기판의 소자분리 영역이 노출되도록 패드 질화막을 패터닝한다. First, a pad oxide film and a pad nitride film are deposited on a semiconductor substrate having an active region and a device isolation region, and then the pad nitride layer is patterned to expose the device isolation region of the semiconductor substrate.

이어서, 상기 패터닝된 패드 질화막을 식각 베리어로 이용하여 패드 산화막 및 반도체 기판의 소자분리 영역을 식각해서 트렌치를 형성한다.Subsequently, a trench is formed by etching the pad oxide layer and the device isolation region of the semiconductor substrate using the patterned pad nitride layer as an etching barrier.

계속해서, 상기 트렌치를 매립하도록 절연막을 증착하고 나서, 상기 절연막을 CMP(Chemical Mechanical Polishing)한 다음, 패드 질화막과 패드 산화막을 차례로 제거하여 상기 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성한다.Subsequently, an insulating film is deposited to fill the trench, followed by CMP (Chemical Mechanical Polishing), and then a pad nitride film and a pad oxide film are sequentially removed to form an isolation layer defining an active region of the semiconductor substrate.

그리고 나서, 상기 소자분리막과 반도체 기판 상에 버퍼 산화막과 하드마스크막의 적층막으로 이루어진 리세스 마스크를 형성한다. 이때, 상기 하드마스크막은 질화막 또는 비정질탄소막으로 형성한다.Then, a recess mask formed of a stacked film of a buffer oxide film and a hard mask film is formed on the device isolation film and the semiconductor substrate. In this case, the hard mask film is formed of a nitride film or an amorphous carbon film.

이어서, 상기 리세스 마스크를 식각마스크로 이용하여 상기 반도체 기판 활성 영역 내에 리세스 게이트용 홈을 형성하고, 상기 홈을 포함한 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 형성하여 리세스 게이트를 형성한다.Subsequently, a recess gate is formed in the active region of the semiconductor substrate using the recess mask as an etch mask, and a gate insulating film, a gate conductive film, and a gate hard mask film are formed on the semiconductor substrate including the groove, and the recess is formed. Form a gate.

그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기와 같이 리세스 게이트를 형성하기 위한 활성 영역의 게이트 형성 영역 부분 식각 시, 상기 활성 영역에 인접한 소자분리막 부분에서도 손실이 발생하게 된다.However, although not shown and described in detail, in the above-described prior art, when the gate forming region portion of the active region for forming the recess gate is etched as described above, a loss occurs in a portion of the device isolation layer adjacent to the active region. do.

더욱이, 상기 소자분리막은 산화막으로 이루어져 있기 때문에, 상기 식각된 게이트 형성 부분에 대한 세정 공정 수행시, HF와 같은 세정 케미컬에 의해 상기 소자분리막의 손실 부분은 더욱 확장 및 증가하게 되어, 게이트를 형성하기 위한 게이트 형성 공정 수행 시, 상기 손실된 소자분리막 내에 게이트 도전막이 일부 매립되게 되며, 이로 인해, 게이트 형성 후, 후속의 랜딩 플러그 콘택을 형성하기 위해 게이트 일측 및 타측에 형성된 층간절연막 식각 시, 상기 소자분리막 부분도 식각되어, 상기 소자분리막 내에 일부 매립된 상기 게이트 도전막이 소자분리막 상부로 드러나게 된다.Furthermore, since the device isolation layer is formed of an oxide film, when the cleaning process is performed on the etched gate formation portion, the loss portion of the device isolation layer is further expanded and increased by a cleaning chemical such as HF to form a gate. When the gate forming process is performed, a portion of the gate conductive layer is filled in the lost device isolation layer, and thus, when the interlayer insulating layer is formed on one side and the other side of the gate to form a subsequent landing plug contact after the gate is formed, the device A portion of the separator is also etched to expose the gate conductive layer partially embedded in the device isolation layer.

결국, 후속의 랜딩 플러그 콘택 형성시, 상기 랜딩 플러그 콘택용 도전막과, 상기 소자분리막에 매립되어 노출된 게이트 도전막 간이 연결되어, 그에 따른 랜딩 플러그 콘택과 게이트 도전막 간의 쇼트를 발생시키게 되고, 그로 인해, 전체 반도체 소자의 수율을 저하시키게 된다.As a result, during the subsequent formation of the landing plug contact, the conductive film for the landing plug contact and the gate conductive film embedded in the device isolation film are connected to each other, thereby causing a short between the landing plug contact and the gate conductive film. Therefore, the yield of all the semiconductor elements is reduced.

본 발명은 랜딩 플러그 콘택과 소자분리막 내에 일부 매립된 게이트 도전막 간의 쇼트를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device capable of preventing a short between a landing plug contact and a gate conductive film partially embedded in the device isolation film.

또한, 본 발명은 상기와 같이 랜딩 플러그 콘택과 소자분리막 내에 일부 매립된 게이트 도전막 간의 쇼트를 방지하여 전체 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device that can improve the yield of the entire semiconductor device by preventing a short between the landing plug contact and the gate conductive film partially embedded in the device isolation film as described above.

본 발명에 따른 따른 반도체 소자의 제조방법은, 소자분리막 및 상기 소자분리막에 의해 한정된 활성 영역을 갖는 반도체 기판의 상기 소자분리막 및 활성 영역 상에 게이트를 형성하는 단계; 상기 게이트들을 덮도록 절연막 및 층간절연막을 형성하는 단계; 상기 게이트 일측의 활성 영역 부분을 노출시키는 홀을 형성하는 단계; 상기 홀에 인접한 소자분리막 상의 층간절연막 부분을 상기 절연막이 노출될때까지 제거하여 제1콘택 홀을 형성하는 단계; 상기 게이트 타측의 활성 영역 부분을 노출시키는 제2콘택 홀을 형성하는 단계; 및 상기 제1콘택 홀 및 제2콘택 홀 내에 랜딩 플러그 콘택을 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a gate on an isolation region and an active region of a semiconductor substrate having an isolation region and an active region defined by the isolation layer; Forming an insulating film and an interlayer insulating film to cover the gates; Forming a hole exposing a portion of an active region on one side of the gate; Forming a first contact hole by removing a portion of the interlayer insulating layer on the device isolation layer adjacent to the hole until the insulating layer is exposed; Forming a second contact hole exposing a portion of the active region on the other side of the gate; And forming a landing plug contact in the first contact hole and the second contact hole.

상기 절연막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성한다.The insulating film is formed of a nitride film, and the interlayer insulating film is formed of an oxide film.

상기 홀을 형성하는 단계는, 상기 게이트 일측의 활성 영역 부분을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트 일측의 활성 영역 부분 상의 층간절연막 및 절연막을 제거하는 단계; 및 상기 제1마스크패턴을 제거하는 단계;를 포함한다.The forming of the hole may include forming a first mask pattern exposing a portion of an active region on one side of the gate; Removing the interlayer insulating film and the insulating film on the portion of the active region on one side of the exposed gate by using the first mask pattern as an etching mask; And removing the first mask pattern.

상기 제1콘택을 형성하는 단계는, 수직으로 인접한 제1콘택 홀 간이 10∼20㎚ 간격을 갖도록 형성한다.The forming of the first contact may be performed such that the space between the vertically adjacent first contact holes is 10-20 nm.

상기 제1콘택 홀을 형성하는 단계는, HF 계열의 케미컬을 이용한 습식 식각으로 수행한다.The forming of the first contact hole may be performed by wet etching using an HF-based chemical.

상기 제1콘택 홀을 형성하는 단계는, CxFy 가스를 이용한 건식 식각으로 수행한다.The forming of the first contact hole is performed by dry etching using C x F y gas.

상기 CxFy 가스는 x 및 y의 범위가 각각 1∼4 및 2∼8인 것을 특징으로 한다.The C x F y gas is characterized in that the range of x and y are 1 to 4 and 2 to 8, respectively.

상기 제1콘택 홀을 형성하는 단계는, 산화막대 질화막의 식각비가 10:1∼50:1인 식각액을 사용하여 수행한다.The forming of the first contact hole may be performed using an etching solution having an etching ratio of 10: 1 to 50: 1.

상기 제2콘택 홀을 형성하는 단계는, 상기 게이트 타측의 활성 영역 부분을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제2마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트 타측의 활성 영역 부분 상의 층간절연막 및 절연막을 제거하는 단계; 및 상기 제2마스크패턴을 제거하는 단계;를 포함한다.The forming of the second contact hole may include forming a second mask pattern exposing a portion of the active region on the other side of the gate; Removing the interlayer insulating film and the insulating film on the portion of the active region on the other side of the exposed gate by using the second mask pattern as an etching mask; And removing the second mask pattern.

상기 랜딩 플러그 콘택을 형성하는 단계는, 상기 제1콘택 홀 및 제2콘택 홀을 포함한 반도체 기판 상에 랜딩 플러그 콘택용 도전막을 형성하는 단계; 및 상기 랜딩 플러그 콘택용 도전막을 상기 층간절연막이 노출될때까지 CMP(Chemical Mechanical Polishing)로 제거하는 단계;를 더 포함한다.The forming of the landing plug contact may include forming a conductive film for a landing plug contact on a semiconductor substrate including the first contact hole and the second contact hole; And removing the conductive film for the landing plug contact with chemical mechanical polishing (CMP) until the interlayer insulating film is exposed.

본 발명은 리세스 게이트를 갖는 반도체 소자에서 랜딩 플러그 콘택 형성시, 먼저, 게이트 및 상기 게이트를 덮도록 질화막 및 층간절연막을 형성하고, 비트라 인 콘택 및 랜딩 플러그 콘택이 형성될 부분의 활성 영역 부분만 노출되도록 식각한 다음, 상기 노출된 활성 영역 부분에 인접한 소자분리막 상의 산화막만을 식각 공정으로 확장시켜 랜딩 플러그 콘택을 형성함으로써, 랜딩 플러그 콘택을 형성하기 위한 층간절연막 식각 시, 소자분리막 상에 잔류된 질화막에 의해 상기 소자분리막의 손실을 방지할 수 있다.According to the present invention, when forming a landing plug contact in a semiconductor device having a recess gate, first, a nitride film and an interlayer insulating film are formed to cover the gate and the gate, and an active region portion of a portion where a bit line contact and a landing plug contact are to be formed. Etching only to expose, and then only the oxide film on the device isolation layer adjacent to the exposed active region portion is etched to form a landing plug contact, thereby remaining on the device isolation layer during etching of the interlayer dielectric layer for forming the landing plug contact. The nitride film can prevent loss of the device isolation film.

따라서, 본 발명은 상기와 같이 소자분리막의 손실을 방지할 수 있으므로, 소자분리막 내에 일부 매립된 게이트 도전막과 랜딩 플러그 콘택 간의 쇼트를 방지할 수 있어, 그래서, 전체 반도체 소자의 수율을 종래보다 향상시킬 수 있다.Therefore, since the present invention can prevent the loss of the device isolation film as described above, it is possible to prevent a short between the gate conductive film partially embedded in the device isolation film and the landing plug contact, so that the yield of the entire semiconductor device can be improved. You can.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 공정별 평면도이며, 도 2a 내지 도 2e는 도 1a 내지 도 1e의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 1A to 1E are plan views illustrating processes of semiconductor devices according to an exemplary embodiment of the present invention, and FIGS. 2A to 2E are cross-sectional views taken along line AA ′ of FIGS. 1A to 1E. As a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment, it will be described below.

도 1a 및 2a를 참조하면, 소자분리 영역 및 활성 영역(102)을 갖는 반도체 기판(100)의 상기 소자분리 영역 내에 소자분리막(104)을 형성한다. 그런 다음, 상기 소자분리막(104)에 의해 한정되는 상기 활성 영역(102)의 게이트 형성 부분을 식각하여 리세스 게이트용 홈(도시안됨)을 형성한다.1A and 2A, an isolation layer 104 is formed in the isolation region of the semiconductor substrate 100 having the isolation region and the active region 102. Then, the gate forming portion of the active region 102 defined by the device isolation layer 104 is etched to form a recess gate groove (not shown).

이어서, 상기 리세스 게이트용 홈을 포함하는 반도체 기판(100) 상에 게이트 절연막(도시안됨), 게이트 도전막(도시안됨) 및 하드마스크막(도시안됨)을 형성하여 상기 활성 영역(102) 및 소자분리막(104)이 형성된 소자분리 영역 상에, 양 측벽에 스페이서(114)를 포함하는 리세스 게이트(106)를 형성한다.Subsequently, a gate insulating film (not shown), a gate conductive film (not shown), and a hard mask film (not shown) are formed on the semiconductor substrate 100 including the recess gate groove, so as to form the active region 102 and On the device isolation region where the device isolation film 104 is formed, a recess gate 106 including spacers 114 is formed on both sidewalls.

도 1b 및 2b를 참조하면, 상기 게이트(106)들을 포함하는 반도체 기판(100)의 각 영역 표면 상에 질화막으로 이루어진 절연막(107)을 형성하고, 상기 절연막(107)이 형성된 반도체 기판(100) 상에 상기 게이트(106)들을 덮도록 산화막으로 이루어진 층간절연막(108)을 형성한다.1B and 2B, an insulating film 107 made of a nitride film is formed on a surface of each region of the semiconductor substrate 100 including the gates 106, and the semiconductor substrate 100 on which the insulating film 107 is formed. An interlayer insulating film 108 made of an oxide film is formed on the gate 106 to cover the gates 106.

그런 다음, 상기 층간절연막(108) 상에 상기 게이트(106) 일측의 활성 영역(102) 부분을 노출시키는 제1마스크패턴(도시안됨)을 형성하고, 상기 제1마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트(106) 일측의 활성 영역(102) 부분 상의 층간절연막(108) 및 절연막(107)을 제거하여 상기 게이트(106) 일측의 활성 영역(102) 부분을 노출시키는 홀(110)을 형성한다.Next, a first mask pattern (not shown) is formed on the interlayer insulating layer 108 to expose a portion of the active region 102 on one side of the gate 106, and the first mask pattern is used as an etch mask. The hole 110 exposing the portion of the active region 102 on one side of the gate 106 is removed by removing the interlayer insulating layer 108 and the insulating layer 107 on the portion of the active region 102 on one side of the exposed gate 106. Form.

이어서, 상기 제1마스크패턴을 제거한다.Subsequently, the first mask pattern is removed.

도 1c 및 2c를 참조하면, 상기 홀(110)에 인접한 소자분리막(104) 상의 층간절연막(108) 부분을 상기 절연막(107)이 노출될때까지 제거하여 제1콘택 홀(H1)을 형성한다.1C and 2C, a portion of the interlayer insulating layer 108 on the device isolation layer 104 adjacent to the hole 110 is removed until the insulating layer 107 is exposed to form a first contact hole H1.

상기 제1콘택 홀(H1)을 형성하기 위한 상기 소자분리막(104) 상의 층간절연막(108) 부분의 식각은, HF 계열의 케미컬을 이용한 습식 식각으로 수행하거나, 또는, CxFy 가스를 이용한 건식 식각으로 수행하며, 이때, 상기 CxFy 가스는 x 및 y의 범위가 각각 1∼4 및 2∼8인 것을 사용한다.Etching the portion of the interlayer insulating layer 108 on the device isolation layer 104 to form the first contact hole H1 may be performed by wet etching using an HF-based chemical, or by using C x F y gas. Dry etching is performed, wherein the C x F y gas is used in the range of 1 to 4 and 2 to 8 in x and y, respectively.

이때, 상기 제1콘택 홀(H1)의 형성은 산화막대 질화막의 식각비가 10:1∼50:1인 식각액을 사용하여 상기 소자분리막(104) 상의 질화막으로 이루어진 절연막(116)은 제거되지 않고, 산화막으로 이루어진 층간절연막(108)만이 제거되도록 한다.In this case, the first contact hole H1 is formed by using an etchant having an etching ratio of 10: 1 to 50: 1 in the oxide film nitride film, and the insulating film 116 formed of the nitride film on the device isolation film 104 is not removed. Only the interlayer insulating film 108 made of an oxide film is removed.

또한, 상기 제1콘택 홀(H1)은 수직으로 인접한 상기 제1콘택 홀(H1) 간의 접촉에 의한 쇼트를 방지하기 위해 10∼20㎚ 간격을 갖도록 형성하는 것이 바람직하다.In addition, the first contact hole H1 may be formed to have a distance of 10 to 20 nm to prevent a short circuit caused by contact between the first contact holes H1 adjacent to each other.

도 1d 및 2d를 참조하면, 상기 제1콘택 홀(H1)이 형성된 반도체 기판(100) 상에 상기 게이트(106) 타측의 활성 영역(102) 부분을 노출시키는 제2마스크패턴(도시안됨)을 형성한다. 1D and 2D, a second mask pattern (not shown) exposing a portion of the active region 102 on the other side of the gate 106 is formed on the semiconductor substrate 100 on which the first contact hole H1 is formed. Form.

그런 다음, 상기 제2마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트(106) 타측의 활성 영역(102) 부분 상의 층간절연막(108) 및 절연막(107)을 제거하여 상기 게이트(106) 타측의 활성 영역(102) 부분을 노출시키는 제2콘택 홀(H2)을 형성한다.Then, using the second mask pattern as an etching mask, the interlayer insulating film 108 and the insulating film 107 on the portion of the active region 102 on the other side of the exposed gate 106 are removed to remove the interlayer insulating film 108 and the insulating film 107 from the other side of the gate 106. A second contact hole H2 exposing a portion of the active region 102 is formed.

이어서, 상기 제2마스크패턴을 제거하는 단계;Subsequently, removing the second mask pattern;

도 1e 및 2e를 참조하면, 상기 제1콘택(H1) 홀 및 제2콘택 홀(H2)을 포함한 반도체 기판(100) 상에 상기 제1콘택(H1) 홀 및 제2콘택 홀(H2)을 매립하도록 랜딩 플러그 콘택용 도전막(도시안됨)을 형성한다.1E and 2E, the first contact H1 hole and the second contact hole H2 are formed on the semiconductor substrate 100 including the first contact H1 hole and the second contact hole H2. A conductive film (not shown) for landing plug contact is formed so as to be embedded.

그런 다음, 상기 랜딩 플러그 콘택용 도전막을 상기 층간절연막(108)이 노출 될때까지 CMP(Chemical Mechanical Polishing)로 제거하여 상기 게이트(106) 일측 및 타측의 활성 영역(102) 및 소자분리막(104) 상에 랜딩 플러그 콘택(120)을 형성한다.Then, the landing plug contact conductive layer is removed by CMP (Chemical Mechanical Polishing) until the interlayer insulating layer 108 is exposed, and the active region 102 and the device isolation layer 104 on one side and the other side of the gate 106 are removed. A landing plug contact 120 is formed in the groove.

전술한 바와 같이 본 발명은, 상기와 같이 게이트 및 상기 게이트를 덮도록 질화막 및 층간절연막을 형성하고, 비트라인 콘택 및 랜딩 플러그 콘택이 형성될 부분의 활성 영역 부분인 게이트 일측 부분만 노출되도록 식각하여 홀을 형성한 다음, 상기 노출된 활성 영역 부분에 인접한 소자분리막 상의 산화막만을 식각 공정으로 확장시켜 제1콘택 홀을 형성하고, 이어서, 상기 게이트 타측의 활성 영역 부분을 노출시키는 제2콘택 홀을 형성하여 랜딩 플러그 콘택을 형성함으로써, 종래의 랜딩 플러그 콘택을 형성하기 위한 층간절연막 식각 시, 상기 산화막이 제거되고 잔류된 소자분리막 상의 질화막에 의해 HF와 같은 세정 케미컬에 의한 상기 소자분리막의 손실을 방지할 수 있다.As described above, the present invention forms a nitride film and an interlayer insulating film to cover the gate and the gate as described above, and etches to expose only one side portion of the gate, which is an active region portion of the portion where the bit line contact and the landing plug contact are to be formed. After the hole is formed, only the oxide layer on the device isolation layer adjacent to the exposed active region portion is expanded by an etching process to form a first contact hole, and then a second contact hole is formed to expose the active region portion of the other side of the gate. By forming a landing plug contact, thereby preventing the loss of the device isolation film by a cleaning chemical such as HF by the nitride film on the device isolation film which is removed and the oxide film is removed during the interlayer insulating film etching for forming a conventional landing plug contact. Can be.

따라서, 상기와 같이 소자분리막의 손실을 방지할 수 있으므로, 소자분리막 내에 리세스 게이트 형성시 일부 매립된 게이트 도전막과, 후속의 랜딩 플러그 콘택 간의 쇼트를 방지할 수 있어, 전체 반도체 소자의 수율을 종래보다 향상시킬 수 있다.Therefore, the loss of the device isolation film can be prevented as described above, so that a short between the partially filled gate conductive film and the subsequent landing plug contact can be prevented when the recess gate is formed in the device isolation film, thereby improving the yield of the entire semiconductor device. It can improve than before.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있 다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 공정별 평면도.1A through 1E are plan views illustrating processes of semiconductor devices according to exemplary embodiments of the present invention.

도 2a 내지 도 2e는 도 1a 내지 도 1e의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, corresponding to a cutting line A-A ′ in FIGS. 1A through 1E.

Claims (10)

소자분리막 및 상기 소자분리막에 의해 한정된 활성 영역을 갖는 반도체 기판의 상기 소자분리막 및 활성 영역 상에 게이트를 형성하는 단계;Forming a gate on the device isolation film and the active region of the semiconductor substrate having an device isolation film and an active region defined by the device isolation film; 상기 게이트들을 덮도록 절연막 및 층간절연막을 형성하는 단계;Forming an insulating film and an interlayer insulating film to cover the gates; 상기 게이트 일측의 활성 영역 부분을 노출시키는 홀을 형성하는 단계;Forming a hole exposing a portion of an active region on one side of the gate; 상기 홀에 인접한 소자분리막 상의 층간절연막 부분을 상기 절연막이 노출될때까지 제거하여 제1콘택 홀을 형성하는 단계;Forming a first contact hole by removing a portion of the interlayer insulating layer on the device isolation layer adjacent to the hole until the insulating layer is exposed; 상기 게이트 타측의 활성 영역 부분을 노출시키는 제2콘택 홀을 형성하는 단계; 및Forming a second contact hole exposing a portion of the active region on the other side of the gate; And 상기 제1콘택 홀 및 제2콘택 홀 내에 랜딩 플러그 콘택을 형성하는 단계;Forming a landing plug contact in the first contact hole and the second contact hole; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 질화막으로 형성하고, 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the insulating film is formed of a nitride film, and the interlayer insulating film is formed of an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 홀을 형성하는 단계는,Forming the hole, 상기 게이트 일측의 활성 영역 부분을 노출시키는 제1마스크패턴을 형성하는 단계; Forming a first mask pattern exposing a portion of the active region on one side of the gate; 상기 제1마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트 일측의 활성 영역 부분 상의 층간절연막 및 절연막을 제거하는 단계; 및Removing the interlayer insulating film and the insulating film on the portion of the active region on one side of the exposed gate by using the first mask pattern as an etching mask; And 상기 제1마스크패턴을 제거하는 단계;Removing the first mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1콘택을 형성하는 단계는, 수직으로 인접한 제1콘택 홀 간이 10∼20㎚ 간격을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the first contact may include forming the first contact holes to have a distance of 10 to 20 nm between vertically adjacent first contact holes. 제 1 항에 있어서,The method of claim 1, 상기 제1콘택 홀을 형성하는 단계는, HF 계열의 케미컬을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the first contact hole may be performed by wet etching using an HF-based chemical. 제 1 항에 있어서,The method of claim 1, 상기 제1콘택 홀을 형성하는 단계는, CxFy 가스를 이용한 건식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the first contact hole may include performing dry etching using a C x F y gas. 제 6 항에 있어서,The method of claim 6, 상기 CxFy 가스는 x 및 y의 범위가 각각 1∼4 및 2∼8인 것을 특징으로 하는 반도체 소자의 제조방법.The C x F y gas is a semiconductor device manufacturing method, characterized in that x and y range of 1 to 4 and 2 to 8, respectively. 제 1 항에 있어서,The method of claim 1, 상기 제1콘택 홀을 형성하는 단계는, 산화막대 질화막의 식각비가 10:1∼50:1인 식각액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the first contact hole may be performed using an etching solution having an etching ratio of 10: 1 to 50: 1. 제 1 항에 있어서,The method of claim 1, 상기 제2콘택 홀을 형성하는 단계는,Forming the second contact hole, 상기 게이트 타측의 활성 영역 부분을 노출시키는 제2마스크패턴을 형성하는 단계;Forming a second mask pattern exposing a portion of the active region on the other side of the gate; 상기 제2마스크패턴을 식각마스크로 이용하여 상기 노출된 게이트 타측의 활성 영역 부분 상의 층간절연막 및 절연막을 제거하는 단계; 및Removing the interlayer insulating film and the insulating film on the portion of the active region on the other side of the exposed gate using the second mask pattern as an etching mask; And 상기 제2마스크패턴을 제거하는 단계;Removing the second mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 랜딩 플러그 콘택을 형성하는 단계는,Forming the landing plug contact, 상기 제1콘택 홀 및 제2콘택 홀을 포함한 반도체 기판 상에 랜딩 플러그 콘 택용 도전막을 형성하는 단계; 및Forming a conductive film for a landing plug contact on the semiconductor substrate including the first contact hole and the second contact hole; And 상기 랜딩 플러그 콘택용 도전막을 상기 층간절연막이 노출될때까지 CMP(Chemical Mechanical Polishing)로 제거하는 단계;Removing the conductive film for landing plug contact by chemical mechanical polishing (CMP) until the interlayer insulating film is exposed; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising.
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