KR20090115008A - Multiplexer - Google Patents
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Abstract
Description
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 소자의 멀티플랙서(multiplexer)에 관한 것이며, 더 자세히는 서데스(SERializer/DESerializer : SERDES) 회로에서 사용되어 고속의 직렬화(serialization) 동작을 수행할 수 있는 반도체 소자의 멀티플랙서(multiplexer)에 관한 것이다.BACKGROUND OF THE
일반적으로 서데스(SERializer/DESerializer : SERDES) 회로는 병렬화된 데이터를 입력받아 직렬화된 데이터로 전환하여 출력하거나 직렬화된 데이터를 입력받아 병렬화된 데이터로 전환하여 출력하는 동작을 수행한다.In general, a SERIALIZER / DESerializer (SERDES) circuit receives an output of parallelized data and converts the data into serialized data, or receives a serialized data and converts the data into serialized data.
즉, 서데스(SERDES) 회로는, 병렬로 이루어진 다수개의 데이터가 입력될 때 이를 예정된 개수씩 분할하여 직렬로 출력하는 직렬화(serialization) 동작을 수행하는 회로와, 다수개의 데이터가 예정된 개수씩 직렬로 이루어져 입력될 때, 입력되는 다수개의 데이터를 모아서 병렬로 출력하는 반직렬화(deserialization) 동작을 수행하는 회로로 나누어질 수 있다.That is, the SERDES circuit is a circuit for performing a serialization operation in which a plurality of pieces of data in parallel are inputted and outputted in series by a predetermined number, and a plurality of pieces of data in series by a predetermined number. When the input is made, the data may be divided into a circuit for performing a deserialization operation in which a plurality of input data are collected and output in parallel.
따라서, 보통 직렬화(serialization) 동작을 수행하는 회로 내부에는 다수개의 데이터를 선택적으로 출력하는 멀티플랙서(multiplexer)가 포함되어 있고, 반직렬화(deserialization) 동작을 수행하는 회로 내부에는 하나의 데이터를 여러개로 나누어서 출력하는 디멀티플랙서(demultiplexer)가 포함되어 있다.Therefore, a circuit for performing serialization operation is usually included with a multiplexer for selectively outputting a plurality of data, and a circuit for performing deserialization operation has a single data. A demultiplexer is included which outputs by dividing by.
도 1은 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서를 상세히 도시한 회로도이다.1 is a circuit diagram illustrating in detail a multiplexer according to the prior art used in a SERDES circuit.
도 1을 참조하면, 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서는, 병렬로 이루어진 제1입력데이터(P_DATA_A)와 제2입력데이터(P_DATA_B)를 각각 입력받아 서로 상반된 위상을 갖는 제1클록(CLOCK_1) 및 제2클록(CLOCK_2)에 응답하여 직렬로 이루어진 출력데이터(S_DATA)로서 출력하는 것을 알 수 있다.Referring to FIG. 1, a multiplexer according to the related art used in a SERDES circuit receives first input data P_DATA_A and second input data P_DATA_B in parallel, respectively, and have a phase opposite to each other. In response to the first clock CLOCK_1 and the second clock CLOCK_2, it is outputted as output data S_DATA formed in series.
구체적으로, 제1입력데이터(P_DATA_A)를 드라이빙하기 위한 제1드라이버(100)와, 제2입력데이터(P_DATA_B)를 드라이빙하기 위한 제2드라이버(105)와, 정 클록단으로 인가되는 제1클록(CLOCK_1) 및 부 클록단으로 인가되는 제2클록(CLOCK_2)에 응답하여 제1입력단(IN_A)로 인가되는 제1입력데이터(P_DATA_A)를 제1병렬 출력단(PA_ND)로 전달하는 것을 제어하기 위한 제1전달게이트(TG_1)와, 부 클록단으로 인가되는 제1클록(CLOCK_1) 및 정 클록단으로 인가되는 제2클록(CLOCK_2)에 응답하여 제2입력단(IN_B)로 인가되는 제2입력데이터(P_DATA_B)를 제2병렬 출력단(PB_ND)로 전달하는 것을 제어하기 위한 제2전달게이트(TG_2), 및 제1병렬 출력단(PA_ND)과 제2병렬 출력단(PB_ND)에 실려있는 데이터를 드라이빙하 여 직렬로 이루어진 출력데이터(S_DATA)로서 직렬 출력단(S_OUT_NODE)에 인가하기 위한 제3드라이버(120)를 구비한다.Specifically, the
도 2는 도 1에 도시된 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서의 동작파형을 도시한 타이밍 다이어그램이다.FIG. 2 is a timing diagram showing an operation waveform of a multiplexer according to the prior art used in the SERDES circuit shown in FIG.
도 2를 참조하면, 종래기술에 따른 멀티플랙서는, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 간격 없이 연속으로 입력되지만, 제1전달게이트(TG_1)를 거치면서 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 제1클록(CLOCK_1)의 활성화구간에서만 제1병렬 출력단(PA_ND)에 실리면서 일정한 간격을 갖는 것을 알 수 있다.Referring to FIG. 2, in the multiplexer according to the related art, the first input data P_DATA_A 'A0, A1, A2, A3, A4' is continuously input without intervals, but while passing through the first transfer gate TG_1. It can be seen that the first input data P_DATA_A 'A0, A1, A2, A3, A4' is mounted on the first parallel output terminal PA_ND only at an activation section of the first clock CLOCK_1 and has a predetermined interval.
마찬가지로, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 간격 없이 연속으로 입력되지만, 제2전달게이트(TG_2)를 거치면서 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 제2클록(CLOCK_2)의 활성화구간에서만 제2병렬 출력단(PB_ND)에 실리면서 일정한 간격을 갖는 것을 알 수 있다.Similarly, although the second input data P_DATA_B 'B0, B1, B2, B3, and B4' are continuously inputted without intervals, the second input data P_DATA_B 'B0, B1, through the second transfer gate TG_2'. It can be seen that B2, B3, and B4 'are mounted on the second parallel output terminal PB_ND only at an activation section of the second clock CLOCK_2 and have a constant interval.
이때, 상기에서 설명한 바와 같이 제1클록(CLOCK_1)과 제2클록(CLOCK_2)은 서로 상반되는 위상을 가지므로 제1클록(CLOCK_1)의 활성화구간과 제2클록(CLOCK_2)의 활성화구간은 도면에서 보는 바와 같이 서로 겹치지 않는다.In this case, as described above, since the first clock CLOCK_1 and the second clock CLOCK_2 have phases opposite to each other, the activation period of the first clock CLOCK_1 and the activation period of the second clock CLOCK_2 are shown in the drawing. As you can see, they don't overlap each other.
따라서, 제1클록(CLOCK_1)의 활성화구간에서 제1병렬 출력단(PA_ND)에 실린 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'와 제2클록(CLOCK_2)의 활성화구간에서 제2병렬 출력단(PB_ND)에 실린 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'는 그 구간이 서로 겹치지 않는다.Therefore, in the activation section of the first input data P_DATA_A 'A0, A1, A2, A3, A4' and the second clock CLOCK_2 in the first parallel output terminal PA_ND in the activation section of the first clock CLOCK_1. The sections of the second input data P_DATA_B 'B0, B1, B2, B3, and B4' loaded on the second parallel output terminal PB_ND do not overlap each other.
또한, 제1병렬 출력단(PA_ND)과 제2병렬 출력단(PB_ND)은 제3드라이버(120)로 인가될 때 서로 연결되지만, 이미 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'와 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'는 서로 겹치지 않으므로 직렬 출력단(S_OUT_NODE)에 실리는 직렬로 이루어진 출력데이터(S_DATA)는 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'와 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 서로 번갈아 가면서 반복되는 형태가 된다.In addition, the first parallel output terminal PA_ND and the second parallel output terminal PB_ND are connected to each other when they are applied to the
전술한 바와 같이 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서는 병렬로 이루어진 두 개의 데이터 - 제1입력데이터(P_DATA_A), 제2입력데이터(P_DATA_2) - 가 입력될 때 이를 직렬로 이루어진 한 개의 데이터 - 직렬로 이루어진 출력데이터(S_DATA) - 로 출력하는 직렬화(serialization) 동작을 정확하게 수행하는 것을 알 수 있다.As described above, the multiplexer according to the related art used in the Serdes circuit is serially inputted when two pieces of data, first input data P_DATA_A and second input data P_DATA_2, are formed in parallel. It can be seen that the serialization operation is performed correctly by outputting one data-serialized output data (S_DATA).
하지만, 도 1에 도시된 바와 같이 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서와 같은 구성을 갖게 되면 다음과 같은 문제가 발생할 수 있다.However, as shown in FIG. 1, the following problem may occur when the same structure as the multiplexer according to the related art used in the SERDES circuit is provided.
먼저, 제1입력데이터(P_DATA_A)가 제1드라이버(100)를 통과한 후에 다시 제3드라이버(120)를 통과하기 위해서는 한 개의 NMOS 트랜지스터와 한 개의 PMOS 트랜지스터로 이루어진 제1전달게이트(TG_1)의 드레인(소스)-소스(드레인)를 거친 후 한 개의 NMOS 트랜지스터와 한 개의 PMOS 트랜지스터로 이루어진 제3드라이버(120)의 게이트를 통과하여야 한다. 즉, 제1전달게이트(TG_1)의 드레인(소스)-소스(드레 인) 사이에 가상으로 발생하여 통과하는 신호에 영향을 미치는 접합 커패시터(junction capacitor)를 통과하고, 제3드라이버(120)의 게이트와 드레인(소스)-소스(드레인) 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)를 통과해야 한다.First, after the first input data P_DATA_A passes through the
마찬가지로, 제2입력데이터(P_DATA_b)가 제2드라이버(110)를 통과한 후에 다시 제3드라이버(120)를 통과하기 위해서는 한 개의 NMOS 트랜지스터와 한 개의 PMOS 트랜지스터로 이루어진 제2전달게이트(TG_2)의 드레인(소스)-소스(드레인)를 거친 후 한 개의 NMOS 트랜지스터와 한 개의 PMOS 트랜지스터로 이루어진 제3드라이버(120)의 게이트를 통과하여야 한다. 즉, 제2전달게이트(TG_2)의 드레인(소스)-소스(드레인) 사이에 가상으로 발생하여 통과하는 신호에 영향을 미치는 접합 커패시터(junction capacitor)를 통과하고, 제3드라이버(120)의 게이트와 드레인(소스)-소스(드레인) 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)를 통과해야 한다.Similarly, after the second input data P_DATA_b passes through the
이렇게, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)가 직렬로 이루어진 출력데이터(S_DATA)로서 출력하기 위해서는 각각 접합 커패시터(junction capacitor)와 게이트 커패시터(gate capacitor)를 충/방전시켜야만 한다.As such, in order to output the first input data P_DATA_A and the second input data P_DATA_b as output data S_DATA formed in series, a junction capacitor and a gate capacitor must be charged and discharged, respectively. .
이때, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)가 상대적으로 작은 주파수로 입력되는 경우에는, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)에서 각각 접합 커패시터(junction capacitor)와 게이트 커패시터(gate capacitor)를 충/방전 시키는 시간이 흐른 후에도 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙(fully swing)할 수 있는 시간이 충분하다.In this case, when the first input data P_DATA_A and the second input data P_DATA_b are input at relatively small frequencies, the junction capacitors are respectively formed from the first input data P_DATA_A and the second input data P_DATA_b. ) And enough time to fully swing between the power supply voltage (VDD) level and the ground voltage (VSS) level even after the time for charging / discharging the gate capacitor.
따라서, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)에 대응하여 생성된 직렬로 이루어진 출력데이터(S_DATA)는 항상 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙(fully swing)하기 때문에 데이터 전달 오류가 발생할 확률이 적다. 즉, ISI(inter symbol interference) 형태의 지터(jitter)가 발생할 확률이 거의 없다.Accordingly, the serial output data S_DATA generated corresponding to the first input data P_DATA_A and the second input data P_DATA_b always swings between the power supply voltage VDD level and the ground voltage VSS level. It is less likely to cause data transmission errors because of the swing. That is, there is little probability of jitter in the form of inter symbol interference (ISI).
하지만, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)가 상대적으로 높은 주파수로 입력되는 경우에는, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)에서 각각 접합 커패시터(junction capacitor)와 게이트 커패시터(gate capacitor)를 충/방전 시키는 시간이 흐른 후에 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙(fully swing)할 수 있는 시간이 부족하다.However, when the first input data P_DATA_A and the second input data P_DATA_b are input at a relatively high frequency, the junction capacitors are respectively formed from the first input data P_DATA_A and the second input data P_DATA_b. ) And the gate capacitor has insufficient time to fully swing between the power supply voltage (VDD) level and the ground voltage (VSS) level.
따라서, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)에 대응하여 생성된 직렬로 이루어진 출력데이터(S_DATA)는 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙(fully swing)하지 못하기 때문에 데이터 전달 오류가 발생할 확률이 크다. 즉, ISI(inter symbol interference) 형태의 지터(jitter)가 발생할 확률이 매우 크다.Therefore, the serial output data S_DATA generated corresponding to the first input data P_DATA_A and the second input data P_DATA_b swings between the power supply voltage VDD level and the ground voltage VSS level. ), There is a high probability of data passing errors. That is, the probability of jitter in the form of inter symbol interference (ISI) is very high.
또한, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)가 각각 통과해야 하는 제1전달 게이트(TG_1) 및 제2전달 게이트(TG_2)에는 인가되는 데이터를 전송시키는 기능만 있을 뿐, 증폭시키는 기능은 없으므로 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)가 전송되는 과정에서 일정시간만큼 지연하여 출력하는 문제점이 발생한다.In addition, the first input data P_DATA_A and the second input data P_DATA_b have only a function of transmitting the applied data to the first transfer gate TG_1 and the second transfer gate TG_2, respectively, which are to be amplified. Since there is no function to make the first input data P_DATA_A and the second input data P_DATA_b are transmitted, there is a problem of delaying output for a predetermined time.
즉, 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)의 입력타이밍보다 직렬로 이루어진 출력데이터(S_DATA)의 출력타이밍이 일정시간만큼 지연되어 직렬로 이루어진 출력데이터(S_DATA)에 실린 정보를 판단하는데 영향을 미치는 문제가 발생할 수 있다.That is, the output timing of the output data S_DATA in series is delayed by a predetermined time than the input timings of the first input data P_DATA_A and the second input data P_DATA_b so that the information contained in the serial output data S_DATA is delayed. Problems may affect the judgment.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 병렬로 이루어진 다수의 입력데이터를 직렬로 이루어진 출력데이터로 출력하는 과정에서 거쳐야 하는 가상 커패시터의 값을 감소시킴으로써 서데스(SERializer/DESerializer : SERDES) 회로에서 사용되어 고속의 직렬화(serialization) 동작을 수행할 수 있는 반도체 소자의 멀티플랙서(multiplexer)를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-described problems of the prior art, by reducing the value of the virtual capacitor to pass in the process of outputting a plurality of input data in parallel to the output data in series (SERializer / DEserializer) It is an object of the present invention to provide a multiplexer of a semiconductor device that can be used in a SERDES circuit to perform a high speed serialization operation.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1입력데이터 및 제1클록에 응답하여 출력노드를 방전하는 것을 제어하기 위한 제1방전제어수단; 제2입력데이터 및 제2클록에 응답하여 상기 출력노드를 방전하는 것을 제어하기 위한 제2방전제어수단; 동작제어신호에 응답하여 상기 출력노드를 충전하는 것을 제어하기 위한 충전제어수단; 및 상기 출력노드를 반전구동하여 출력데이터를 생성하기 위한 구동수단을 구비하는 멀티플랙서를 제공한다.According to an aspect of the present invention for achieving the above object, the first discharge control means for controlling the discharge of the output node in response to the first input data and the first clock; Second discharge control means for controlling discharge of the output node in response to second input data and a second clock; Charging control means for controlling charging of the output node in response to an operation control signal; And a driving means for inverting the output node to generate output data.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 위상신호에 따라 순차적으로 선택되는 다수의 입력데이터에 응답하여 출력노드를 방전하는 것을 제어하기 위한 방전제어수단; 동작제어신호에 응답하여 상기 출력노드를 충전하는 것을 제어하기 위한 충전제어수단; 및 상기 출력노드를 반전구 동하여 출력데이터를 생성하기 위한 구동수단을 구비하는 멀티플랙서를 제공한다.According to another aspect of the present invention for achieving the above object, the discharge control means for controlling the discharge of the output node in response to a plurality of input data sequentially selected in accordance with the phase signal; Charging control means for controlling charging of the output node in response to an operation control signal; And driving means for inverting the output node to generate output data.
본 발명은 멀티플랙서(multiplexer)의 구조에 변화를 주어, 병렬로 이루어진 다수의 입력데이터를 직렬로 이루어진 출력데이터로 출력하는 과정에서 거쳐야 하는 가상 커패시터의 값을 최소화하는 효과가 있다.The present invention changes the structure of a multiplexer, thereby minimizing the value of a virtual capacitor that must be passed in the process of outputting a plurality of input data in parallel as output data in series.
이로 인해, 서데스(SERializer/DESerializer : SERDES) 회로에서 사용되어 고속의 직렬화(serialization) 동작을 수행할 수 있는 효과가 있다.As a result, it is used in a SERializer / DESerializer (SERDES) circuit, and thus, the serialization operation can be performed at high speed.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, only this embodiment is intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform you completely.
도 3은 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예에 따른 멀티플랙서를 상세히 도시한 회로도이다.3 is a circuit diagram illustrating in detail a multiplexer according to an embodiment of the present invention used in a SERDES circuit.
도 3을 참조하면, 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예에 따른 멀티플랙서는, 병렬로 이루어진 제1입력데이터(P_DATA_A)와 제2입력데이 터(P_DATA_B)를 각각 입력받아 서로 상반된 위상을 갖는 제1클록(CLOCK_1) 및 제2클록(CLOCK_2)에 응답하여 직렬로 이루어진 출력데이터(S_DATA)를 출력하는 것을 알 수 있다.Referring to FIG. 3, the multiplexer according to the embodiment of the present invention used in the Serdes circuit receives the first input data P_DATA_A and the second input data P_DATA_B in parallel, respectively. It can be seen that the output data S_DATA made in series is output in response to the first clock CLOCK_1 and the second clock CLOCK_2 having opposite phases.
구체적으로, 제1입력데이터(P_DATA_A) 및 제1클록(CLOCK_1)에 응답하여 출력노드(S_OUT_NODE)를 방전하는 것을 제어하기 위한 제1방전제어부(300)와, 제2입력데이터(P_DATA_B) 및 제2클록(CLOCK_2)에 응답하여 출력노드(S_OUT_NODE)를 방전하는 것을 제어하기 위한 제2방전제어부(320)와, 동작제어신호(MV_CON)에 응답하여 출력노드(S_OUT_NODE)를 충전하는 것을 제어하기 위한 충전제어부(340), 및 출력노드(S_OUT_NODE)를 반전구동하여 출력데이터(S_DATA)를 생성하기 위한 구동부(360)을 구비한다.Specifically, the first
여기서, 제1방전제어부(300)는, 제1클록(CLOCK_1)과 제1입력데이터(P_DATA_A)를 부정논리곱 하기 위한 제1낸드게이트(NAND1)와, 제1낸드게이트(NAND1)의 출력신호를 반전구동하기 위한 제1인버터(INV1), 및 게이트로 인가되는 제1인버터(INV1)의 출력신호에 응답하여 드레인-소스 접속된 출력노드(S_OUT_NODE)와 접지전압(VSS)단이 접속되는 것을 제어하기 위한 제1NMOS 트랜지스터(N1)를 구비한다.Here, the
그리고, 제2방전제어부(320)는, 제2클록(CLOCK_2)과 제2입력데이터(P_DATA_B)를 부정논리곱 하기 위한 제2낸드게이트(NAND2)와, 제2낸드게이트(NAND2)의 출력신호를 반전구동하기 위한 제2인버터(INV2), 및 게이트로 인가되는 제2인버터(INV2)의 출력신호에 응답하여 드레인-소스 접속된 출력노 드(S_OUT_NODE)와 접지전압(VSS)단이 접속되는 것을 제어하기 위한 제2NMOS 트랜지스터(N2)를 구비한다.The
또한, 충전제어부(340)는, 게이트로 인가되는 동작제어신호(MV_CON)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 출력노드(S_OUT_NODE)가 접속되는 것을 제어하기 위한 PMOS 트랜지스터(P1)를 구비한다.In addition, the
이때, 충전제어부(340)에 구비된 PMOS 트랜지스터(P1)의 구동력은, 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 구동력 및 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 구동력보다 상대적으로 작다.In this case, the driving force of the PMOS transistor P1 included in the
그리고, 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 구동력 및 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 구동력은 서로 동일하다.The driving force of the first NMOS transistor N1 included in the first
또한, 구동부(360)는, 게이트로 인가되는 출력노드(S_OUT_NODE)의 전위레벨에 응답하여 전원전압(VDD)의 전위레벨로 출력노드(S_OUT_NODE)를 풀 업구동하기 위한 PMOS 트랜지스터(P2)와, 게이트로 인가되는 출력노드(S_OUT_NODE)의 전위레벨에 응답하여 접지전압(VSS)의 전위레벨로 출력노드(S_OUT_NODE)를 풀 다운구동하기 위한 NMOS 트랜지스터(P3)를 구비한다.In addition, the
즉, 구동부(360)는, 출력노드(S_OUT_NODE)에 실린 신호를 예정된 논리결정레벨을 기준으로 반전구동하기 위한 인버터를 구비한다. 따라서, 구동부(360)에서는 출력노드(S_OUT_NODE)에 실린 신호의 전위레벨이 예정된 논리결정레벨보다 높을 때 로직'로우'(Low)로 풀다운 구동된 비활성화 상태의 출력데이터(S_DATA)를 출력하고, 출력노드(S_OUT_NODE)의 전위레벨이 예정된 논리결정레벨보다 낮을 때 로직'하 이'(High)로 풀업 구동된 활성화 상태의 출력데이터(S_DATA)를 출력한다.That is, the
도 4는 도 3에 도시된 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예에 따른 멀티플랙서의 동작파형을 도시한 타이밍 다이어그램이다.FIG. 4 is a timing diagram illustrating an operating waveform of a multiplexer according to an embodiment of the present invention used in the SERDES circuit shown in FIG. 3.
도 4를 참조하면, 본 발명의 실시예에 따른 멀티플랙서는, 도 2에서 도시되었던 종래기술에 따른 멀티플랙서와 마찬가지로, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 간격 없이 연속으로 입력되지만, 제1방전제어부(300)의 동작에 의해 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 제1클록(CLOCK_1)의 활성화구간에서만 제1병렬 출력단(PA_ND)에 실리면서 일정한 간격을 갖는 것을 알 수 있다.Referring to FIG. 4, the multiplexer according to the embodiment of the present invention, similarly to the multiplexer according to the related art shown in FIG. 2, has a first input data P_DATA_A 'A0, A1, A2, A3, A4'. Is input continuously without intervals, but the first input data P_DATA_A 'A0, A1, A2, A3, A4' is the first only in the activation section of the first clock CLOCK_1 by the operation of the first
그리고, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4' 역시 간격 없이 연속으로 입력되지만, 제2방전제어부(320)의 동작에 의해 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 제2클록(CLOCK_2)의 활성화구간에서만 제2병렬 출력단(PB_ND)에 실리면서 일정한 간격을 갖는 것을 알 수 있다.In addition, although the second input data P_DATA_B 'B0, B1, B2, B3, and B4' are continuously input without intervals, the second input data P_DATA_B 'B0, B1' is operated by the operation of the second
이때, 상기에서 설명한 바와 같이 제1클록(CLOCK_1)과 제2클록(CLOCK_2)은 서로 상반되는 위상을 가지므로 제1클록(CLOCK_1)의 활성화구간과 제2클록(CLOCK_2)의 활성화구간은 도면에서 보는 바와 같이 서로 겹치지 않는 것을 알 수 있다.In this case, as described above, since the first clock CLOCK_1 and the second clock CLOCK_2 have phases opposite to each other, the activation period of the first clock CLOCK_1 and the activation period of the second clock CLOCK_2 are shown in the drawing. As you can see it does not overlap each other.
구체적으로, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 제1병렬 출력단(PA_ND)에 실리는 과정을 살펴보면, 제1방전제어부(300)에 구비된 제1낸드게이 트(NAND1)의 제1입력단에 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'가 연속적으로 인가되고, 제2입력단에 제1클록(CLOCK_1)이 인가되는데, 이때, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨은 로직'하이'(High)일 수도 있고, 로직'로우'(Low)일 수도 있는 상태이지만, 즉, 어떠한 논리레벨인지 알 수 없는 상태이지만, 제1클록(CLOCK_1)이 로직'하이'(High)로 활성화된 상태에서는 제1낸드게이트(NAND_1)의 동작특성에 의해 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4' 중 논리레벨이 로직'하이'(High)인 데이터는 로직'로우'(Low)로서 반전하여 출력해주고, 로직'로우'(Low)인 데이터는 로직'하이'(High)로서 반전하여 출력해준다.Specifically, referring to a process in which the first input data P_DATA_A 'A0, A1, A2, A3, A4' is loaded on the first parallel output terminal PA_ND, the first NAND gay provided in the first
하지만, 제1클록(CLOCK_1)이 로직'로우'(Low)로 비활성화된 상태에서는 제1낸드게이트(NAND_1)의 동작특성에 의해 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨과 상관없이 항상 로직'하이'(High)로서 출력해준다.However, when the first clock CLOCK_1 is deactivated as logic 'low', the first input data P_DATA_A is 'A0, A1, A2, A3, A4' due to the operation characteristic of the first NAND_1 gate. Regardless of the logic level of ',' it is always output as logic 'High'.
즉, 제1클록(CLOCK_1)이 로직'하이'(High)로 활성화된 상태에서는 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨을 반전하여 출력해주고, 직'로우'(Low)로 비활성화된 상태에서는 로직'하이'(High)로 고정된 논리레벨을 갖는 신호를 출력해준다.That is, when the first clock CLOCK_1 is activated with logic 'High', the logic level of the first input data P_DATA_A 'A0, A1, A2, A3, A4' is inverted and output. In a state in which the signal is 'low', a signal having a logic level fixed at a logic 'high' is output.
이 상태에서, 제1방전제어부(300)에 구비된 제1인버터(INV1)는 제1낸드게이트(NAND1)의 출력신호를 반전구동하여 제1병렬 출력단(PA_ND)에 전달하므로, 제1클록(CLOCK_1)이 로직'하이'(High)로 활성화된 상태에서는 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'와 동일한 논리레벨을 갖는 신호가 제1병렬 출력단(PA_ND)에 실리고, 제1클록(CLOCK_1)이 로직'로우'(Low)로 비활성화된 상태에 서는 로직'로우'(Low)로 고정된 논리레벨을 갖는 신호가 제1병렬 출력단(PA_ND)에 실린다.In this state, the first inverter INV1 included in the first
이렇게, 제1병렬 출력단(PA_ND)에 실린 신호는 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 게이트로 인가됨으로써 출력노드(S_OUT_NODE)의 전위레벨이 접지전압(VSS)의 전위레벨로 방전되는 것을 제어하게 된다. In this way, the signal loaded on the first parallel output terminal PA_ND is applied to the gate of the first NMOS transistor N1 included in the first
즉, 제1클록(CLOCK_1)이 로직'하이'(High)로 활성화된 상태에서는 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'와 동일한 논리레벨을 갖는 신호가 제1병렬 출력단(PA_ND)에 실리므로, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨이 로직'하이'(High)인 구간에서 제1NMOS 트랜지스터(N1)를 턴 온(turn on)시켜 출력노드(S_OUT_NODE)의 전위레벨을 접지전압(VSS)의 전위레벨이 되도록 방전제어하고, 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨이 로직'하이'(High)인 구간에서 제1NMOS 트랜지스터(N1)를 턴 오프(turn off)시켜 출력노드(S_OUT_NODE)를 방전제어하지 않는다.That is, when the first clock CLOCK_1 is activated with logic 'High', a signal having the same logic level as the first input data P_DATA_A 'A0, A1, A2, A3, A4' is the first parallel. Since it is loaded on the output terminal PA_ND, the first NMOS transistor N1 is turned on in a section where the logic level of the first input data P_DATA_A 'A0, A1, A2, A3, A4' is logic 'high'. turn on to discharge the potential level of the output node S_OUT_NODE to the potential level of the ground voltage VSS, and the logic level of the first input data P_DATA_A 'A0, A1, A2, A3, A4' is logic The output node S_OUT_NODE is not discharge controlled by turning off the first NMOS transistor N1 in a period of 'high'.
또한, 제1클록(CLOCK_1)이 로직'로우'(Low)로 비활성화된 상태에서는 로직'로우'(Low)로 고정된 논리레벨을 갖는 신호가 제1병렬 출력단(PA_ND)에 실리므로, 항상 제1NMOS 트랜지스터(N1)를 턴 오프(turn off)시켜 항상 출력노드(S_OUT_NODE)를 방전제어하지 않는다.In addition, when the first clock CLOCK_1 is deactivated to logic 'low', a signal having a logic level fixed to logic 'low' is loaded on the first parallel output terminal PA_ND. The 1NMOS transistor N1 is turned off so that the output node S_OUT_NODE is not always discharge controlled.
그리고, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 제2병렬 출력단(PB_ND)에 실리는 과정을 살펴보면, 제2방전제어부(320)에 구비된 제2낸드게이트(NAND2)의 제1입력단에 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'가 연속적 으로 인가되고, 제2입력단에 제2클록(CLOCK_2)이 인가되는데, 이때, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨은 로직'하이'(High)일 수도 있고, 로직'로우'(Low)일 수도 있는 상태이지만, 즉, 어떠한 논리레벨인지 알 수 없는 상태이지만, 제2클록(CLOCK_2)이 로직'하이'(High)로 활성화된 상태에서는 제2낸드게이트(NAND_2)의 동작특성에 의해 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4' 중 논리레벨이 로직'하이'(High)인 데이터는 로직'로우'(Low)로서 반전하여 출력해주고, 로직'로우'(Low)인 데이터는 로직'하이'(High)로서 반전하여 출력해준다.In addition, referring to a process in which the second input data P_DATA_B 'B0, B1, B2, B3, and B4' are loaded on the second parallel output terminal PB_ND, the second NAND gate provided in the second
하지만, 제2클록(CLOCK_2)이 로직'로우'(Low)로 비활성화된 상태에서는 제2낸드게이트(NAND_2)의 동작특성에 의해 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨과 상관없이 항상 로직'하이'(High)로서 출력해준다.However, in a state in which the second clock CLOCK_2 is deactivated as logic 'low', the second input data P_DATA_B 'B0, B1, B2, B3, B4 due to the operation characteristic of the second NAND gate NAND_2. Regardless of the logic level of ',' it is always output as logic 'High'.
즉, 제2클록(CLOCK_2)이 로직'하이'(High)로 활성화된 상태에서는 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨을 반전하여 출력해주고, 직'로우'(Low)로 비활성화된 상태에서는 로직'하이'(High)로 고정된 논리레벨을 갖는 신호를 출력해준다.That is, when the second clock CLOCK_2 is activated with logic 'High', the logic levels of the second input data P_DATA_B 'B0, B1, B2, B3, and B4' are inverted and output. In a state in which the signal is 'low', a signal having a logic level fixed at a logic 'high' is output.
이 상태에서, 제2방전제어부(320)에 구비된 제2인버터(INV2)는 제2낸드게이트(NAND2)의 출력신호를 반전구동하여 제2병렬 출력단(PB_ND)에 전달하므로, 제2클록(CLOCK_2)이 로직'하이'(High)로 활성화된 상태에서는 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'와 동일한 논리레벨을 갖는 신호가 제2병렬 출력단(PB_ND)에 실리고, 제2클록(CLOCK_2)이 로직'로우'(Low)로 비활성화된 상태에서는 로직'로우'(Low)로 고정된 논리레벨을 갖는 신호가 제2병렬 출력단(PB_ND)에 실린다.In this state, the second inverter INV2 provided in the second
이렇게, 제2병렬 출력단(PB_ND)에 실린 신호는 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 게이트로 인가됨으로써 출력노드(S_OUT_NODE)의 전위레벨이 접지전압(VSS)의 전위레벨로 방전되는 것을 제어하게 된다. In this way, the signal loaded on the second parallel output terminal PB_ND is applied to the gate of the second NMOS transistor N2 included in the second
즉, 제2클록(CLOCK_2)이 로직'하이'(High)로 활성화된 상태에서는 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'와 동일한 논리레벨을 갖는 신호가 제2병렬 출력단(PB_ND)에 실리므로, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨이 로직'하이'(High)인 구간에서 제2NMOS 트랜지스터(N2)를 턴 온(turn on)시켜 출력노드(S_OUT_NODE)의 전위레벨을 접지전압(VSS)의 전위레벨이 되도록 방전제어하고, 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨이 로직'하이'(High)인 구간에서 제2NMOS 트랜지스터(N2)를 턴 오프(turn off)시켜 출력노드(S_OUT_NODE)를 방전제어하지 않는다.That is, when the second clock CLOCK_2 is activated with logic 'High', a signal having the same logic level as the second input data P_DATA_B 'B0, B1, B2, B3, and B4' has a second parallelism. Since it is loaded on the output terminal PB_ND, the second NMOS transistor N2 is turned on in a section in which the logic level of the second input data P_DATA_B 'B0, B1, B2, B3, B4' is logic 'high'. turn on to discharge control the potential level of the output node S_OUT_NODE to the potential level of the ground voltage VSS, and the logic level of the second input data P_DATA_B 'B0, B1, B2, B3, B4' is logic In the 'high' period, the second NMOS transistor N2 is turned off to not discharge control the output node S_OUT_NODE.
또한, 제2클록(CLOCK_2)이 로직'로우'(Low)로 비활성화된 상태에서는 로직'로우'(Low)로 고정된 논리레벨을 갖는 신호가 제2병렬 출력단(PB_ND)에 실리므로, 항상 제2NMOS 트랜지스터(N2)를 턴 오프(turn off)시켜 항상 출력노드(S_OUT_NODE)를 방전제어하지 않는다.In addition, when the second clock CLOCK_2 is deactivated as logic 'low', a signal having a logic level fixed as logic 'low' is loaded on the second parallel output terminal PB_ND. 2NMOS transistor N2 is turned off so that output node S_OUT_NODE is not always discharge controlled.
이때, 상기에서 설명한 바와 같이 제1클록(CLOCK_1)과 제2클록(CLOCK_2)은 서로 상반되는 위상을 가진다고 하였으므로, 제1방전제어부(300)에서 제1클록(CLOCK_1)이 활성화되어 제1입력데이터(P_DATA_A) 'A0, A1, A2, A3, A4'의 논리레벨에 따라 출력노드(S_OUT_NODE)를 방전제어하는 구간에서는 제2방전제어부(320) 에서 제2클록(CLOCK_2)이 비활성화되어 출력노드(S_OUT_NODE)를 방전제어하지 않는다.In this case, as described above, since the first clock CLOCK_1 and the second clock CLOCK_2 have phases opposite to each other, the first clock CLOCK_1 is activated in the first
마찬가지로, 제2방전제어부(320)에서 제2클록(CLOCK_2)이 활성화되어 제2입력데이터(P_DATA_B) 'B0, B1, B2, B3, B4'의 논리레벨에 따라 출력노드(S_OUT_NODE)를 방전제어하는 구간에서는 제1방전제어부(300)에서 제1클록(CLOCK_1)이 비활성화되어 출력노드(S_OUT_NODE)를 방전제어하지 않는다.Similarly, the second clock CLOCK_2 is activated in the
즉, 제1방전제어부(300)와 제2방전제어부(320)는, 서로 번갈아 가면서 활성화되는 제1클록(CLOCK_1)과 제2클록(CLOCK_2)에 각각 응답하여 출력노드(S_OUT_NODE)를 서로 번갈아 가면서 방전제어하게 된다.That is, the first
그리고, 충전제어부(340)는, 멀티플랙서가 동작하는 구간에서 항상 로직'로우'(Low)로 활성화상태를 유지하는 동작제어신호(MV_CON)에 응답하여 항상 출력노드(S_OUT_NODE)를 전원전압(VDD)의 전위레벨로 충전제어한다.In addition, the charging
이렇게, 충전제어부(340)가 멀티플랙서가 동작하는 구간에서 항상 충전제어를 하는데도 불구하고, 제1방전제어부(300) 또는 제2방전제어부(320)에서 방전제어할 때 출력노드(S_OUT_NODE)의 전위레벨이 변동하는 이유는, 충전제어부(340)에 구비된 PMOS 트랜지스터(P1)의 사이즈가 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 사이즈 또는 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 사이즈보다 더 작기 때문이다.In this way, although the charging
즉, 충전제어부(340)에 구비된 PMOS 트랜지스터(P1)가 충전구동을 하는 중에도 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1) 또는 제2방전제어부(320) 에 구비된 제2NMOS 트랜지스터(N2)가 방전구동을 하게 되면, 출력노드(S_OUT_NODE)의 전위레벨은 접지전압(VSS)의 전위레벨로 방전구동된다.That is, the second NMOS provided in the first NMOS transistor N1 or the second
하지만, 충전제어부(340)에 구비된 PMOS 트랜지스터(P1)가 충전구동을 하는 중에도 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1) 및 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)가 방전구동을 하지 않게 되면, 출력노드(S_OUT_NODE)의 전위레벨은 전원전압(VDD)의 전위레벨로 충전구동된다.However, the second NMOS provided in the first NMOS transistor N1 and the second
그리고, 구동부(360)는, 출력노드(S_OUT_NODE)의 전위레벨을 예정된 논리결정레벨을 기준으로 판단하여 출력데이터(S_DATA)가 전원전압(VDD)의 전위레벨과 동일한 전위레벨을 갖는 로직'하이'(High) 및 접지전압(VSS)의 전위레벨과 동일한 전위레벨을 갖는 로직'로우'(Low)를 가지도록 하여 출력한다.In addition, the
즉, 제1방전제어부(300)와 제2방전제어부(320) 및 충전제어부(340)에 의해 출력노드(S_OUT_NODE)가 충/방전제어되면서 그 전위레벨이 전원전압(VDD)의 전위레벨을 목표로 상승하거나 접지전압(VSS)의 전위레벨을 목표로 하강하게 되지만, 전위레벨을 상승하는 속도나 하강하는 속도가 충분히 빠르지 못해서 제1클록(CLOCK_1) 또는 제2클록(CLOCK_2)의 활성화구간동안 전원전압(VDD)의 전위레벨이나 접지전압(VSS)의 전위레벨에 도달하지 못하였을 경우에도 예정된 논리결정레벨을 넘어서서 상승하거나 하강하였다면 출력데이터(S_DATA)가 전원전압(VDD)의 전위레벨과 동일한 전위레벨을 갖는 로직'하이'(High) 및 접지전압(VSS)의 전위레벨과 동일한 전위레벨을 갖는 로직'로우'(Low)를 가지도록 하여 출력한다.That is, while the output node S_OUT_NODE is charged / discharged by the first
전술한 바와 같이 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예에 따른 멀티플랙서는 병렬로 이루어진 두 개의 데이터 - 제1입력데이터(P_DATA_A), 제2입력데이터(P_DATA_2) - 가 입력될 때, 이에 응답하여 출력노드(S_OUT_NODE)를 적절히 충/방전함으로써 직렬로 이루어진 한 개의 데이터 - 직렬로 이루어진 출력데이터(S_DATA) - 로 출력하는 직렬화(serialization) 동작을 정확하게 수행하는 것을 알 수 있다.As described above, when the multiplexer according to the embodiment of the present invention used in the Serdes circuit is inputted with two pieces of data, which are formed in parallel, the first input data P_DATA_A and the second input data P_DATA_2. In response, the output node S_OUT_NODE is properly charged / discharged to correctly perform the serialization operation of outputting one serial data-the serial output data S_DATA.
또한, 본 발명의 실시예에 따른 멀티플랙서에서 제1입력데이터(P_DATA_A) 도 1에 도시된 종래기술에 따른 멀티플랙서에서 제1드라이버(100)에 대비되는 구성요소인 제1방전제어부(300)에 구비된 제1인버터(INV1)을 통과한 이후부터, 도 1에 도시된 종래기술에 따른 멀티플랙서에서 제3드라이버(100)에 대비되는 구성요소인 수행하는 구동부(360)를 통과하기 위해서는 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 게이트와 구동부(360)에 구비된 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P2)의 게이트만 통과하면 되는 것을 알 수 있다.In addition, in the multiplexer according to an embodiment of the present invention, the first input data (P_DATA_A) in the multiplexer according to the prior art shown in FIG. After passing through the first inverter (INV1) provided in 300, passes through the driving
즉, 제1방전제어부(300)에 구비된 제1NMOS 트랜지스터(N1)의 게이트와 드레인-소스 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)와 구동부(360)에 구비된 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P2)의 게이트와 드레인(소스)-소스(드레인) 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)만 통과하면 되는 것을 알 수 있다.That is, a gate capacitor and a NMOS transistor provided in the
마찬가지로, 본 발명의 실시예에 따른 멀티플랙서에서 제2입력데이터(P_DATA_B) 도 1에 도시된 종래기술에 따른 멀티플랙서에서 제2드라이버(110)에 대비되는 구성요소인 제2방전제어부(320)에 구비된 제2인버터(INV2)을 통과한 이후부터, 도 1에 도시된 종래기술에 따른 멀티플랙서에서 제3드라이버(100)에 대비되는 구성요소인 수행하는 구동부(360)를 통과하기 위해서는 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 게이트와 구동부(360)에 구비된 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P2)의 게이트만 통과하면 되는 것을 알 수 있다.Similarly, in the multiplexer according to the embodiment of the present invention, the second input data P_DATA_B is the second discharge control unit, which is a component compared to the
즉, 제2방전제어부(320)에 구비된 제2NMOS 트랜지스터(N2)의 게이트와 드레인-소스 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)와 구동부(360)에 구비된 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P2)의 게이트와 드레인(소스)-소스(드레인) 사이에 발생하여 구동력에 영향을 미치는 게이트 커패시터(gate capacitor)만 통과하면 되는 것을 알 수 있다.That is, the gate capacitor and the gate capacitor of the second NMOS transistor N2 included in the second
따라서, 본 발명의 실시예에 따른 멀티플랙서에서는 종래기술에 따른 멀티플랙서에 비해 접합 커패시터(junction capacitor)를 충/방전시키지 않아도 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)를 직렬로 이루어진 출력데이터(S_DATA)로서 출력할 수 있다.Therefore, in the multiplexer according to the embodiment of the present invention, the first input data P_DATA_A and the second input data P_DATA_b are stored without charging / discharging the junction capacitor, compared to the conventional multiplexer. It can output as serial output data S_DATA.
이때, 접합 커패시터(junction capacitor)의 크기와 게이트 커패시터(gate capacitor)의 크기를 비교하면, 접합 커패시터(junction capacitor)의 크기가 게이트 커패시터(gate capacitor)의 크기보다 훨씬 큰 편이므로, 본 발명의 실시예에 따른 멀티플랙서에서 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)를 직렬로 이루어진 출력데이터(S_DATA)로서 출력할 때 거치는 커패시터의 크기보다 종래기술에 따른 멀티플랙서에서 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b) 를 직렬로 이루어진 출력데이터(S_DATA)로서 출력할 때 거치는 커패시터의 크기가 훨씬 큰 값을 갖는다.At this time, when the size of the junction capacitor and the size of the gate capacitor (gate capacitor), the size of the junction capacitor (junction capacitor) is much larger than the size of the gate capacitor (gate capacitor), the implementation of the present invention In the multiplexer according to the example, the first input data P_DATA_A and the second input data P_DATA_b are outputted in series as output data S_DATA. The capacitor passed through the input data P_DATA_A and the second input data P_DATA_b as serial output data S_DATA has a much larger value.
따라서, 본 발명의 실시예에 따른 멀티플랙서에서 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b)를 직렬로 이루어진 출력데이터(S_DATA)로서 출력할 때 데이터 전달 오류가 발생할 확률이 종래기술에 따른 멀티플랙서보다 훨씬 적다. 즉, ISI(inter symbol interference) 형태의 지터(jitter)가 발생할 확률이 거의 없다.Therefore, in the multiplexer according to the embodiment of the present invention, the probability of a data transfer error occurring when outputting the first input data P_DATA_A and the second input data P_DATA_b as serial output data S_DATA is known. Much less than the multiplexer. That is, there is little probability of jitter in the form of inter symbol interference (ISI).
이상에서 설명한 바와 같이 본 발명의 실시예를 적용하게 되면, 병렬로 이루어진 다수의 입력데이터 - 제1입력데이터(P_DATA_A) 및 제2입력데이터(P_DATA_b) - 를 직렬로 이루어진 출력데이터 - 출력데이터(S_DATA) - 로 출력하는 과정에서 전송게이트의 사용을 배재함으로써 다수의 입력데이터가 출력데이터로 출력되면서 거치게 되는 가상 커패시터 - 접합 커패시터(junction capacitor) 및 게이트 커패시터(gate capacitor) - 의 값을 최소화해 줄 수 있다.As described above, when the embodiment of the present invention is applied, a plurality of input data in parallel-first input data P_DATA_A and second input data P_DATA_b-are output data in series-output data S_DATA By eliminating the use of the transfer gate in the process of outputting with-, the value of the virtual capacitors-junction capacitor and gate capacitor-through which a plurality of input data are output as output data can be minimized. have.
이로 인해, 서데스(SERializer/DESerializer : SERDES) 회로에서 사용되어 고속의 직렬화(serialization) 동작을 수행하는 도중에 ISI(inter symbol interference) 형태의 지터(jitter)가 발생할 확률이 거의 없으므로 효과적으로 고속의 직렬화(serialization) 동작을 수행할 수 있다.Therefore, since it is used in a serializer / deserializer (SERDES) circuit and performs a high speed serialization operation, there is little possibility that jitter in the form of inter symbol interference (ISI) is generated. serialization) operation can be performed.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에 게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be obvious to those with knowledge.
예컨대, 전술한 본원 발명의 실시예에서는 다수의 입력데이터가 2개이고 이를 직렬화하는 멀티플랙서가 제시되었으나, 다수의 입력데이터가 2개보다 더 많은 개수이고 이를 직렬화하는 멀티플랙서인 경우에도 본원 발명의 범주에 포함된다.For example, in the above-described embodiment of the present invention, although a plurality of input data is two and a multiplexer for serializing the same has been presented, even if the number of input data is more than two and a multiplexer for serializing the scope of the present invention. Included in
또한, 전술한 본원 발명의 실시예에서는 서로 상반되는 위상을 갖는 두 개의 클록을 사용하여 멀티플랙싱 동작을 제어하였으나, 더 많은 개수의 클록 예를 들면, 0도, 90도, 180도, 270도의 위상을 갖는 4개의 클록을 사용하여 멀티플랙싱 동작을 제어하는 경우도 본원 발명의 범주에 포함된다. In addition, in the above-described embodiment of the present invention, the multiplexing operation is controlled by using two clocks having phases opposite to each other, but a larger number of clocks, for example, 0 degrees, 90 degrees, 180 degrees, and 270 degrees, are used. The use of four clocks with phases to control the multiplexing operation is also within the scope of the present invention.
그리고, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.In addition, the logic gate and the transistor illustrated in the above-described embodiment should be implemented in different positions and types depending on the polarity of the input signal.
도 1은 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서를 상세히 도시한 회로도.1 is a circuit diagram illustrating in detail a multiplexer according to the prior art used in a SERDES circuit.
도 2는 도 1에 도시된 서데스(SERDES) 회로에서 사용되는 종래기술에 따른 멀티플랙서의 동작파형을 도시한 타이밍 다이어그램.2 is a timing diagram showing an operating waveform of a multiplexer according to the prior art used in the SERDES circuit shown in FIG.
도 3은 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예에 따른 멀티플랙서를 상세히 도시한 회로도.3 is a circuit diagram illustrating in detail a multiplexer according to an embodiment of the present invention used in a SERDES circuit.
도 4는 도 3에 도시된 서데스(SERDES) 회로에서 사용되는 본 발명의 실시예 에 따른 멀티플랙서의 동작파형을 도시한 타이밍 다이어그램.4 is a timing diagram showing an operating waveform of a multiplexer according to an embodiment of the present invention used in the SERDES circuit shown in FIG.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1드라이버 110 : 제2드라이버100: first driver 110: second driver
120 : 제3드라이버 300 : 제1방전제어부120: third driver 300: first discharge control unit
320 : 제2방전제어부 340 : 충전제어부320: second discharge control unit 340: charge control unit
360 : 구동부360: drive unit
Claims (20)
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Application Number | Priority Date | Filing Date | Title |
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KR1020080040932A KR20090115008A (en) | 2008-04-30 | 2008-04-30 | Multiplexer |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190108415A (en) * | 2018-03-14 | 2019-09-24 | 두산중공업 주식회사 | Multiplexer Unit for extending input signal |
US10600457B2 (en) | 2018-04-16 | 2020-03-24 | SK Hynix Inc. | Sampling circuit and semiconductor memory device using a sampling circuit |
-
2008
- 2008-04-30 KR KR1020080040932A patent/KR20090115008A/en not_active Application Discontinuation
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