KR20090113274A - 박막 반도체 장치의 제조 방법 및 박막 반도체 장치 - Google Patents
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Abstract
본 발명은, 소스/드레인 전극의 형성에 영향을 받지 않고 게이트 절연막과 박막 반도체층과의 계면을 양호한 상태로 유지하는 것이 가능하며, 이로써, 미세하면서도 특성이 양호한 보텀 게이트·보텀 컨택트형의 박막 트랜지스터 구성의 박막 반도체 장치의 제조 방법을 제공한다. 기판(3) 상에 형성한 게이트 전극(5)을 덮은 상태에서 제1 게이트 절연막(7-1)을 성막하고, 제1 게이트 절연막(7-1) 상에 한쌍의 소스/드레인 전극(9)을 형성한다. 그 후, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-2) 상에만 제2 게이트 절연막(7-2)을 선택적으로 성막한다. 다음에, 소스/드레인 전극(9)에 접촉하는 상태에서, 소스/드레인 전극(9) 상으로부터 제2 게이트 절연막(7-2)을 사이에 두고 제1 게이트 절연막(7-1) 상에 걸쳐 연속적으로 덮는 박막 반도체층(11)을 형성하는 것을 특징으로 하는 박막 반도체 장치(1)의 제조 방법에 관한 것이다.
보텀 게이트, 박막 트랜지스터, 박막 반도체 장치, 게이트 절연막
Description
본 발명은, 박막 반도체 장치의 제조 방법 및 박막 반도체 장치에 관한 것이며, 특히 유기 반도체층을 사용한 보텀 게이트형을 제작하는데 있어서 바람직한 박막 반도체 장치의 제조 방법 및 이에 의해 얻어지는 박막 반도체 장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는, 박형(薄型)의 전자 기판, 특히 액티브 매트릭스형의 박형 표시 장치에 있어서의 구동 소자로서 널리 사용되고 있다. 최근, 활성층으로서 유기 반도체를 이용한 반도체 장치가 주목되고 있다. 유기 반도체를 사용한 반도체 장치는, 유기 반도체로 이루어지는 활성층을 저온에서 도포 성막하는 것이 가능하므로, 저비용화에 유리한 동시에, 플라스틱 등의 내열성이 없는 플렉시블한 기판 상에의 형성도 가능하다. 또한, 활성층뿐아니고, 게이트 절연막, 소스/드레인 전극, 또한 게이트 전극도, 도포계 재료를 사용함으로써, 인쇄법에 의한 패턴 형성이 가능해지므로, 새로운 저비용화가 도모된다.
그런데, 유기 반도체를 사용하여 보다 미세한 박막 트랜지스터를 형성하는 경우에는, 보텀 게이트·보텀 컨택트형으로 하는 것이 유리하다. 도 4에 나타낸 바와 같이, 보텀 게이트·보텀 컨택트형의 박막 트랜지스터(101)는, 기판(103) 상에 게이트 전극(105), 게이트 절연막(107), 소스/드레인 전극(109), 또한 박막 반도체층(111)이 상기 순서로 적층된 구성이다. 그러므로, 미세 패턴의 형성이 가능한 포토리소그라피법을 적용하여 레지스트 패턴을 형성하고, 이것을 마스크로 한 패턴 에칭에 의해 게이트 전극(105)이나 소스/드레인 전극(109)을 형성한 경우라도, 그 후의 레지스트 패턴의 제거를 위한 유기용제에 유기 반도체로 이루어지는 박막 반도체층(111)이 노출되는 경우는 없다. 따라서, 활성층이 되는 박막 반도체층(111)의 막질을 양호하게 유지할 수 있는 것이다(이상, 하기 비특허 문헌 1 참조).
비특허 문헌 1 : K.Nomoto et.al., 「IEEE Transactions on Electron Devices」, (2005), vol.52, p.1519 - p.1526)
그러나, 도 4에 나타낸 바와 같이, 보텀 게이트·보텀 컨택트형의 박막 트랜지스터는, 게이트 절연막(107) 상에 소스/드레인 전극(109)이 형성되는 구성이므로, 소스/드레인 전극(109)의 형성 공정의 영향이 게이트 절연막(107)의 표면에 미친다. 그러므로, 예를 들면, 게이트 절연막(107)이 유기 재료로 구성되어 있는 경우에는, 소스/드레인 전극(109)의 패턴 형성에 사용한 레지스트 패턴 제거를 위한 유기용제에 게이트 절연막(107)이 노출되어 박막 반도체층(111)과의 계면이 되는 표면층의 막질을 유지하는 것이 곤란하게 된다. 그리고, 이와 같은 게이트 절연막(107) ∼ 박막 반도체층(111) 사이의 계면의 열화는, 임계값 시프트나 이동도 저하 등의 문제를 일으키는 요인이 된다.
따라서, 본 발명은, 소스/드레인 전극의 형성에 영향을 받지 않고 게이트 절연막과 박막 반도체층과의 계면을 양호한 상태로 유지하는 것이 가능하며, 이로써, 미세하면서도 특성이 양호한 보텀 게이트·보텀 컨택트형의 박막 트랜지스터 구성의 박막 반도체 장치의 제조 방법, 및 상기 제조 방법에 의해 얻어지는 박막 반도체 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 반도체 장치의 제조 방법은, 기판 상에 형성한 게이트 전극을 덮은 상태에서 제1 게이트 절연막을 성막하고, 상기 제1 게이트 절연막 상에 한쌍의 소스/드레인 전극을 형성한 후에, 소스/드레인 전극으로부터 노출되는 제1 게이트 절연막 상에만 제2 게이트 절연막을 형성한다. 이어서, 소스/드레인 전극과 접촉하는 상태에서, 상기 소스/드레인 전극 위로부터 제2 게이트 절연막을 사이에 두고 제1 게이트 절연막 상에 걸쳐 연속적으로 덮는 박막 반도체층을 형성한다.
이와 같은 제조 방법에서는, 소스/드레인 전극의 뒤에 형성되는 제2 게이트 절연막에 대하여는, 소스/드레인 전극 형성의 영향이 미치지 않아, 제2 게이트 절연막의 막질(膜質)이 유지된다. 그리고, 이들 소스/드레인 전극 및 제2 게이트 절연막 상에 박막 반도체층이 형성되므로, 막질이 유지된 제2 게이트 절연막과 박막 반도체층과의 계면이 채널부 계면(界面)이 된다. 또한, 박막 반도체층에 대해서도, 소스/드레인 전극 형성의 영향이 미치지 않는다. 따라서, 게이트 전극을 덮는 게이트 절연막 상에, 소스/드레인 전극의 형성에 영향을 받지 않고 양호한 상태로 유지된 채널부 계면 및 박막 반도체층을 얻을 수 있다.
또한, 본 발명은 전술한 방법에 의해 얻어지는 박막 반도체 장치는 다음과 같이 구성된다. 즉, 박막 반도체 장치는, 기판 상의 게이트 전극을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 소스/드레인 전극과, 상기 소스/드레인 전극 위로부터 게이트 절연막 상에 걸쳐 연속적으로 덮는 박막 반도체층을 포함하고 있다. 이 중, 게이트 절연막은, 제1 게이트 절연막과, 제1 게이트 절연막 상부의 제2 게이트 절연막과의 적층 구조로 이루어진다. 그리고, 제1 게이트 절연막은 게이트 전극 위를 덮는 동시에 상부에 소스/드레인 전극이 형성된다. 이에 대하여, 제2 게이트 절연막은 적어도 소스/드레인 전극 간에 있어서, 상기 소스/드레인 전극으로부터 노출되는 제1 게이트 절연막 상에만 선택적으로 성막된 막이 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 게이트 전극을 덮는 게이트 절연막 상에, 소스/드레인 전극의 형성에 영향을 받지 않고 양호한 상태로 유지된 채널부 계면 및 박막 반도체층을 얻을 수 있다. 따라서, 유기 재료를 사용하여 게이트 절연막 및 박막 반도체층에 유기 재료를 사용한 경우라도, 예를 들면, 리소그라피 기술을 적용하여 미세한 소스/드레인 전극을 형성한 후의 레지스트 패턴의 제거에 영향을 받지 않고, 채널부 계면 및 박막 반도체층 상태를 양호하게 유지할 수 있어, 보다 미세하면서도 특성이 양호한 보텀 게이트·보텀 컨택트형의 박막 트랜지스터 구성의 박막 반도체 장치를 얻는 것이 가능하게 된다.
도 1은 본 발명의 제조 방법의 실시형태를 설명하는 단면 공정도이다.
도 2는 본 발명의 박막 반도체 장치의 실시형태의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예와 비교예 1의 박막 트랜지스터에 있어서의 임계값 시프트의 변화량의 시간 경과에 따른 변화를 나타낸 그래프이다.
도 4는 종래의 박막 트랜지스터의 구성을 나타낸 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1: 박막 반도체 장치(박막 트랜지스터), 3: 기판, 5: 게이트 전극, 7-1: 제1 게이트 절연막, 7-2: 제2 게이트 절연막, 9: 소스/드레인 전극, 11: 박막 반도체층
다음에, 본 발명의 실시형태를 도면을 참조하여 상세하게 설명한다.
여기서는, 먼저 도 1을 참조하여 본 발명을 적용한 박막 반도체 장치의 제조 방법을 설명하고, 다음에, 이 제조 방법에 의해 얻어지는 박막 반도체 장치의 구성을 설명한다.
＜제1 실시형태＞
먼저, 도 1의 (1)에 나타낸 바와 같이, 기판(3)을 준비한다. 여기서는, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르 술폰(PES), 또한 폴리에틸렌 나프탈레이트(PEN) 등의 플라스틱 기판, 또는 유리 기판, 또는 스테인레스 기판을 사용한다.
이와 같은 기판(3) 상에, 게이트 전극(5)을 형성한다. 게이트 전극(5)의 형성은, 예를 들면, 금속막의 성막과 포토리소그라피 기술에 의해 형성한 레지스트 패턴을 마스크에 사용한 금속막의 패턴 에칭에 의해 행한다. 금속막의 성막은, 재 료에 따라 적합한 성막 방법을 적용하여 행하면 된다.
Al, Cu, Au, Ni, W, Mo 등의 금속막이면, 스퍼터링 성막을 적용할 수 있다. 또한, Au, Ag, Ni, Pd, Cr 등의 금속막이면, 도금 성막이나 증착 성막을 적용할 수 있다. 또한, 레지스트 패턴을 마스크로 하여 금속막을 패턴 에칭한 후에는, 레지스트 패턴의 제거를 행한다. 이상과 같은 리소그라피 기술을 적용함으로써, 보다 미세한 게이트 전극(5)의 형성이 행해진다.
또한, 게이트 전극(5)의 형성은, Au, Ag 등의 나노 입자 분산액, 금속 착체(錯體) 용액, 또한 도전성 분자 용액을 사용한 잉크젯법, 마이크로 컨택트법, 스크린 인쇄법 등의 인쇄법을 적용하여 행해도 된다.
다음에, 도 1의 (2)에 나타낸 바와 같이, 기판(3) 상의 게이트 전극(5)을 덮은 상태에서, 제1 게이트 절연막(7-1)을 성막한다. 제1 게이트 절연막(7-1)의 성막은, 여기서는 예를 들면, 유기용매에 유기 절연막 재료를 용해한 유기 절연막 용액을, 스핀 코트, 슬릿 코트 등의 방법으로 도포 성막한다. 예를 들면, N-메틸 피롤리돈(NMP)에 용해한 폴리이미드나, 폴리에틸렌 글리콜 메틸 에테르 아크릴레이트(PEGMEA)에 용해한 폴리비닐페놀(PVP), 또한 폴리(α-메틸스티렌) 등의 유기 절연막 용액으로 사용할 수 있다. 이상으로부터 유기 재료로 이루어지는 제1 게이트 절연막(7-1)을 성막한다. 그리고, 이상과 같이 하여 성막되는 제1 게이트 절연막(7-1)은, 소스/드레인 전극(9)과의 밀착성이 높고 표면 상태가 안정적인 폴리이미드, PVP, 또는 폴리(α-메틸스티렌) 등의 유기성 재료에 의해 구성되는 것이 바람직하다.
이어서, 도 1의 (3)에 나타낸 바와 같이, 제1 게이트 절연막(7-1) 상의 게이트 전극(5)을 사이에 둔 위치에, 한쌍의 소스/드레인 전극(9)을 형성한다. 이들 소스/드레인 전극(9)의 형성은, 게이트 전극(5)의 형성과 마찬가지로 행하면 된다. 이 경우, 리소그라피 기술을 적용한 방법이면, 보다 미세한 소스/드레인 전극의 형성이 행해지는 것은 게이트 전극의 형성과 같다.
이상과 같이, 도 1의 (4)에 나타낸 바와 같이, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에만, 제2 게이트 절연막(7-2)을 선택적으로 성막하는 공정을 행한다. 이 때, 기상 성장에 의해, 제1 게이트 절연막(7-1) 상에만 제2 게이트 절연막(7-2)을 선택적으로 성막한다.
이상과 같은 제2 게이트 절연막(7-2)은, 제1 게이트 절연막(7-1) 상에서의 기상 성장의 인큐베이션 시간(0도 포함함)에 대하여, 소스/드레인 전극(9) 상에서의 기상 성장의 인큐베이션 시간이 충분히 길어지는 성막이 가능한 성막 재료를 사용하여 형성된다. 그리고, 소스/드레인 전극(9) 상에서의 제2 게이트 절연막(7-2)의 기상 성장의 인큐베이션 시간 동안에, 제1 게이트 절연막(7-1) 상에만 제2 게이트 절연막(7-2)을 기상 성장시킴으로써, 제2 게이트 절연막(7-2)의 선택적인 성막을 행한다. 그리고, 인큐베이션 시간이란, 성막 개시로부터 성막 막두께가 0으로 유지되고 있는 기간인 것으로 한다.
여기서는, 예를 들면, 소스/드레인 전극(9)이 금속 재료로 구성되며, 제1 게이트 절연막(7-1)이 유기 재료로 구성되어 있으므로, 제2 게이트 절연막(7-2)으로서 폴리파라클로로크실릴렌(parylene-C) 또는 폴리파라크실릴렌(parylene-N)의 기 상 성장에 의해, 전술한 제1 게이트 절연막(7-1) 상에의 제2 게이트 절연막(7-2)의 선택적인 성막이 이루어진다.
상기 parylene-C나 parylene-N은, 기상 성장에 의한 인큐베이션 시간이 없는 베이스부 상에 막두께 10nm로 성막되는 동안, Au, Cu, Ni, Pt, 및 Ag 상에 성막되지 않는다. [문헌: Kathleen M. Vaeth and Klavs F. Jensen, Chem. Mater., 12, 1305-1313(2000) 참조]. 따라서, Au, Cu, Ni, Pt, 또는 Ag를 사용한 소스/드레인 전극(9)을 노출시킨 상태에서, 유기 재료로 이루어지는 제1 게이트 절연막(7-1) 상에의 선택적인 성막이 용이하다.
또한, 유기 재료로 이루어지는 제1 게이트 절연막(7-1) 상에 기상 성장에 의해 선택적으로 성막시키는 제2 게이트 절연막(7-2)으로서는, parylene-C나 parylene-N 이외에도, 불소기나 아미노기를 가지는 폴리파라크실릴렌 유도체(알킬렌-페닐렌계 수지)를 사용할 수도 있다.
유기 재료로 이루어지는 제1 게이트 절연막(7-1) 상에의 제2 게이트 절연막(7-2)의 선택적인 기상 성장은, 이른바 화학적 기상 성장법(chemical vapor deposition: CVD)이면 된다. 이와 같은 성막은, 예를 들면, 기판(3)을 수납하여 0.1 Pa 이하로 감압된 반응실 내에, 600℃± 150℃에서 열분해한 parylene-C 또는 parylene-N를 포함하는 원료 가스를 공급하여 행한다. 이 때, 필요에 따라 기판의 과열·냉각을 행하지만, 실온에서도 성막은 가능하다.
그리고, 이상과 같이 하여 제1 게이트 절연막(7-1) 상에만 선택적으로 성막하는 제2 게이트 절연막(7-2)의 막두께는, 소스/드레인 전극 상에 제2 게이트 절연 막(7-2)의 연속 성장이 시작되기 이전에 제1 게이트 절연막(7-1) 상에 형성되는 막두께인 범위로 성막하는 것이 바람직하다. 이 막두께는, 소스/드레인 전극(9)의 재료와 제1 게이트 절연막(7-1), 제2 게이트 절연막(7-2)의 조합에 의존하지만, 전형적으로는 1nm 이상, 100nm 이하의 범위이다.
그 후, 도 1의 (5)에 나타낸 바와 같이, 소스/드레인 전극(9) 상 및 제2 게이트 절연막(7-2) 상에 박막 반도체층(11)을 형성한다. 여기서는, 한쌍의 소스/드레인 전극(9) 상으로부터, 제2 게이트 절연막(7-2)을 사이에 두고 제1 게이트 절연막(7-1) 상에 걸쳐 연속적으로 덮는 형상의 박막 반도체층(11)을 형성한다. 이 박막 반도체층(11)은, 예를 들면, 유기 재료를 사용한 유기 반도체막인 것으로 한다.
이와 같은 박막 반도체층(11)은, 유기 반도체(아센, 아센 유도체, 폴리필린, 폴리필린 유도체, 올리고 티오펜, 티오펜 폴리머 등)재료를 사용하고, 증착법, 또는 스핀 코트 및 잉크젯 인쇄 등 등의 도포법에 의해 형성한다.
이상에 의해 도 2에 나타낸 바와 같은, 보텀 게이트·보텀 컨택트형의 박막 트랜지스터가 박막 반도체 장치(1)로서 형성된다. 그리고, 도 2의 (a)의 평면도는, 도 2의 (b)의 평면도에 있어서의 A－A'단면에 상당한다.
또한, 그 후에는, 용도에 따라 층간 절연막은 배선을 형성하여 박막 반도체 장치의 집적화 및 다층 배선화를 도모하고, 또한 밀봉막을 형성한다. 밀봉막은, 예를 들면, 폴리파라크실릴렌(parylene-C) 등의 알킬렌-페닐렌계 수지를 CVD법에 의해 수㎛의 막두께로 형성한다. 그리고, 밀봉막으로서는, 알킬렌-페닐렌계 수지에 한정되지 않고, 유리나 아크릴계 또는 에폭시계 수지, 질화 실리콘(SiNx) 등, 밀봉 효과가 있는 것이면 된다.
이같이 하여 얻어진 박막 반도체 장치(1)는, 기판(3) 상의 게이트 전극(5)을 덮는 게이트 절연막(7)과, 게이트 절연막(7) 상에 형성된 한쌍의 소스/드레인 전극(9)과, 소스/드레인 전극(9) 상으로부터 게이트 절연막(7) 상에 걸쳐 연속적으로 덮는 박막 반도체층(11)을 구비한 보텀 게이트·보텀 컨택트형이 된다. 또한, 게이트 절연막(7)이, 제1 게이트 절연막(7-1)과, 제2 게이트 절연막(7-2)과의 적층 구조로 되어 있다. 제1 게이트 절연막(7-1)은, 게이트 전극(5) 상을 덮는 동시에, 상부에 소스/드레인 전극(9)이 형성된다. 그리고, 특히 제2 게이트 절연막(7-2)은, 소스/드레인 전극(9) 사이에 있어서, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에만 선택적으로 성막된 막이 된다.
이상 설명한 제1 실시형태에 의하면, 도 1의 (4)를 참조하여 설명한 바와 같이, 제1 게이트 절연막(7-1) 상에 소스/드레인(9)을 형성한 상태에서, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에 제2 게이트 절연막(7-2)을 선택적으로 성막하는 구성이다. 그러므로, 제2 게이트 절연막(7-2)에 대하여는, 소스/드레인 전극(9) 형성의 영향이 미치지 않아, 제2 게이트 절연막(7-2)의 막질이 유지된다. 또한, 다음의 도 1의 (5)에 나타낸 공정에 있어서, 소스/드레인 전극(9) 및 제2 게이트 절연막(7-2) 상에 박막 반도체층(11)이 형성되므로, 박막 반도체층(11)에 대해서도 소스/드레인 전극(9) 형성의 영향이 미치지 않는다. 그러므로, 막질이 유지된 제2 게이트 절연막(7-2)과 박막 반도체층(11)과의 계면이 채널부 계면(界面) S이 된다.
따라서, 소스/드레인 전극(9)의 형성에 영향을 받지 않고 양호한 상태로 유지된 채널부 계면 S, 및 박막 반도체층(11)을 얻을 수 있다. 특히, 리소그라피 기술을 적용함으로써 미세한 소스/드레인 전극(9)을 형성하였다고 해도, 그 후의 레지스트 패턴 제거를 위한 유기용제에, 유기 재료로 이루어지는 게이트 절연막(7) 표면(즉 제2 게이트 절연막(7-2) 표면)이나 박막 반도체층(11)이 노출되지 않는다. 이로써, 보다 미세하면서도 특성이 양호한 보텀 게이트·보텀 컨택트형의 박막 트랜지스터 구성의 박막 반도체 장치를 얻는 것이 가능하게 된다.
＜제2 실시형태＞
본 제2 실시형태는, 제1 실시형태에 있어서 형성한 제1 게이트 절연막(7-1)을, 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등의 무기 절연막과, 그 상부의 유기 절연막과의 적층 구조로 변경한 예이며, 다른 구성은 제1 실시형태와 같다.
무기 절연막으로서는, 특히 게이트 리크나 전류 스트레스에 대한 신뢰성이 높은 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등이 바람직하게 사용된다. 이와 같은 무기 절연막은, 스퍼터링이나 플라즈마 인핸스드 CVD(PECVD: chemical vapor deposition)에 의해 성막된다. 또한, 유기 절연막으로서는, 제1 실시형태에서 설명한 제1 게이트 절연막(7-1)을 구성하는 유기 재료가 사용되고, 특히 소스/드레인 전극(9)과의 밀착성이 높고 표면 상태가 안정적인 폴리이미드, PVP, 또는 폴리(α-메틸스티렌) 등이 바람직하게 사용되는 것도 마찬가지이다.
이 경우라도, 제1 게이트 절연막(7-1)의 형성 이후의 공정은, 제1 실시형태에서 설명한 바와 마찬가지로 행하면 된다.
본 제2 실시형태에 따르면, 제1 실시형태에서 얻어지는 효과 외에, 또한 제1 게이트 절연막(7-1)으로서 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등의 게이트 리크나 전류 스트레스에 대한 신뢰성이 높은 무기 절연막을 사용한 것에 의해, 게이트 리크의 저감이나 전류 스트레스에 대한 신뢰성의 향상을 도모할 수 있다.
＜제3 실시형태＞
본 제3 실시형태는, 제1 실시형태에 있어서 도 1의 (4)를 참조하여 설명한 제2 게이트 절연막(7-2)의 선택적인 성막을, 도포 성막에 의해 행하는 방법이다.
이하 제3 실시형태의 제조 방법을, 도 1을 참조하여 설명한다.
먼저 도 1의 (1), 도 1의 (2)에 나타낸 공정을 제1 실시형태에서 설명한 바와 마찬가지로 행하고, 기판(3) 상에 게이트 전극(5)을 형성하여 이것을 유기 재료로 이루어지는 제1 게이트 절연막(7-1)으로 덮는다. 제1 게이트 절연막(7-1)을 구성하는 유기 재료로서, 특히 소스/드레인 전극(9)과의 밀착성이 높고 표면 상태가 안정적인 폴리이미드, PVP, 또는 폴리(α-메틸스티렌) 등이 바람직하게 사용되는 것도 마찬가지이다.
다음에, 도 1의 (3)에 나타낸 공정에 있어서 제1 게이트 절연막(7-1) 상에 소스/드레인 전극(9)을 형성할 때는, 다음의 공정에서 형성하는 제2 게이트 절연막(7-2)의 재료 용액에 대하여 발액성을 가지는 재료를 사용하여 소스/드레인 전극(9)을 형성한다.
이 경우, 금속 나노 입자(예를 들면, Ag 나노 입자) 분산액, 금속 착체 용액, 또한 도전성 분자 용액 등에, 제2 게이트 절연막(7-2)의 재료 용액인 알킬쇄나 불소 치환 알킬쇄 등을 가지는 유기용매를 튕기는 분자를 혼합한 혼합액을 사용한다. 알킬쇄나 불소 치환 알킬쇄 등을 가지는 유기용매를 튕기는 분자로서는, 알칸티올(alkanethiol)이나 퍼플루오로(perfluoro)기를 포함하는 티올 화합물(이른바 실란 커플링제)이 사용된다. 그리고, 이와 같은 혼합액을 사용한 잉크젯법, 마이크로 컨택트법, 스크린 인쇄법 등의 인쇄법을 적용하여 소스/드레인 전극(9)의 패턴 형성을 행한다.
그리고, 상기 혼합액에는, 또한 알칸티올나 퍼플루오로기를 포함하는 폴리머 재료를 혼합시켜도 된다.
그리고, 소스/드레인 전극(9)의 형성은, 상기 혼합액을 제1 게이트 절연막(7-1) 상에 도포 성막하고, 포토리소그라피 기술에 의해 형성한 레지스트 패턴을 마스크에 사용하여 도포막의 패턴 에칭하는 방법이어도 된다. 이와 같은 리소그라피 기술을 적용함으로써, 보다 미세한 소스/드레인 전극(9)의 형성이 행해진다.
그 후, 도 1의 (4)에 나타낸 공정에 있어서, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에만 제2 게이트 절연막(7-2)을 선택적으로 성막할 때에는, 도포액으로서 유기 절연막 용매를 도포한다. 이로써, 소스/드레인 전극(9)의 표면에 있어서 유기 절연막 용매를 튕기고, 제1 게이트 절연막(7-1)에만 유기 절연막 용매를 흡착시켜, 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에만 유기 절연막 용매를 선택적으로 도포 성막하고, 이것을 제2 게이트 절연막(7-2)으로 한다.
이 때, 유기 절연막 용매로서는, 알킬쇄나 퍼플루오로기를 가지는 분자 재료 를 포함하는 용매를 사용한다. 알킬쇄나 퍼플루오로기는, 표면 에너지가 작은 표면 상태를 형성하기 위해, 소스·드레인 전극(9) 상에서는 유기 절연막 용매가 튕겨져 유기 재료로 이루어지는 제1 게이트 절연막(7-1) 상에만 성막하는 것이 가능하게 된다. 이로써, 예를 들면, 폴리이미드, 폴리비닐페놀(PVP), 폴리(α-메틸스티렌), 또는 펠플루오르(4-비닐옥시-1-부텐)를 환화(環化) 중합한 불소 수지 등의 유기 절연막을 얻는다. 그 중에서도, 다음에 형성되는 박막 반도체층(11)과의 밀착성이 양호한 폴리이미드나 PVP나 폴리(α-메틸스티렌)나 펠플루오르(4-비닐 옥시-1-부텐)를 환화 중합한 불소 수지로 이루어지는 제2 게이트 절연막(7-2)을 형성하는 것이 바람직하다.
그리고, 여기서 형성하는 제2 게이트 절연막(7-2)도, 제1 실시형태와 마찬가지로 막두께 1nm 이상, 100nm 이하의 범위로 성막하는 것이 바람직하고, 예를 들면, 50nm 이하의 박막으로 형성된다. 유기 트랜지스터에 있어서 전형적인 제1 게이트 절연막 두께는 300∼1000nm이므로, 제2 게이 절연막(7-2)이 상기 막두께의 범위가 상기한 범위이면, 게이트 절연막을 두껍게 형성하는 후막화(厚膜化)에 의한 게이트 용량의 저감이 생겨도, 제2 게이트 절연막(7-2)의 형성에 의한 게이트 절연막/유기 반도체계면의 개질(改質)에 의한 이동도의 향상 효과때문에 트랜지스터의 구동 능력에 큰 영향을 주지 않는다.
그 후에는, 도 1의 (5)에 나타낸 공정을 제1 실시형태에서 설명한 바와 마찬가지로 행하고, 한쌍의 소스/드레인 전극(9) 상으로부터 제2 게이트 절연막(7-2)을 사이에 두고 제1 게이트 절연막(7-1) 상에 걸쳐 연속적으로 덮는 형상의, 유기 재 료로 이루어지는 박막 반도체층(11)을 형성한다.
이상으로부터, 제1 실시형태와 동일한 보텀 게이트·보텀 컨택트형의 박막 반도체 장치(1)가 제작된다. 이 박막 반도체 장치(1)는, 게이트 전극(5) 상을 덮는 동시에 상부에 소스/드레인 전극(9)이 형성된 제1 게이트 절연막(7-1)과 소스/드레인 전극(9) 사이에 있어서 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에만 선택적으로 성막된 제2 게이트 막(7-2)으로 이루어지는 게이트 절연막(7)을 구비한 것으로 된다.
이상 설명한 제3 실시형태에서는, 도 1의 (4)를 참조하여 설명한 바와 같이, 제1 게이트 절연막(7-1) 상에 소스/드레인(9)을 형성한 상태로, 소스/드레인(9)로부터 노출되는 제1 게이트 절연막(7-1) 상에 제2 게이트 절연막(7-2)을 선택적으로 성막하는 구성이다. 그러므로, 제1 실시형태와 마찬가지의 효과를 얻을 수 있어 보다 미세하면서도 특성이 양호한 보텀 게이트·보텀 컨택트형의 박막 트랜지스터 구성의 박막 반도체 장치를 얻는 것이 가능하게 된다.
또한, 이상의 효과 외에도, 유기 재료로 이루어지는 박막 반도체층(11)과의 밀착성이 양호한 폴리이미드나 PVP나 poly(α-메틸스티렌)나 펠플루오르(4-비닐 옥시-1-부텐)를 환화 중합한 불소 수지를 사용하여, 게이트 절연막(7)의 표면을 구성하는 제2 게이트 절연막(7-1)을 형성하는 것이 가능하므로, 이에 의한 소자 특성의 향상도 기대할 수 있다.
＜제4 실시형태＞
본 제4 실시형태는, 제3 실시형태에 있어서 형성한 제1 게이트 절연막(7-1) 을, 무기 절연막으로 변경한 예이며, 다른 구성은 제2 실시 형태와 마찬가지이다. 무기 절연막으로서는, 특히 게이트 리크나 전류 스트레스에 대한 신뢰성이 높은 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등이 바람직하게 사용된다. 이와 같은 무기 절연막은, 스퍼터링이나 플라즈마 인핸스드 CVD(PECVD: chemical vapor deposition)에 의해 성막된다.
이 경우라도, 제1 게이트 절연막(7-1)의 형성 이후의 공정은, 제3 실시형태에서 설명한 것과 마찬가지로 행하면 된다.
본 제4 실시형태에 따르면, 제3 실시형태에서 얻어지는 효과 외에, 제1 게이트 절연막(7-1)으로서 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등의 특히 게이트 리크나 전류 스트레스에 대한 신뢰성이 높은 무기 절연막을 사용한 것에 의해, 게이트 리크의 저감이나 전류 스트레스에 대한 신뢰성의 향상을 도모할 수 있다.
＜제5 실시형태＞
본 제5 실시형태는, 제3 실시형태에 있어서 형성한 제1 게이트 절연막(7-1)을, 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등의 무기 절연막과, 그 상부의 유기 절연막과의 적층 구조로 변경한 예이며, 다른 구성은 제3 실시 형태와 마찬가지이다. 제1 게이트 절연막(7-1)의 표면층을 구성하는 유기 절연막으로서는, 제3 실시형태의 제1 게이트 절연막(7-1)과 같아도 되지만, 특히, 소스·드레인 전극(9)과의 밀착성이 높고 표면 상태가 안정적인 폴리이미드, PVP, 또는 폴리(α-메틸스티렌) 등이 바람직하게 사용된다. 그리고, 필요에 따라 제1 게이트 절연막(7-1)의 하층을 구성하는 무기 절연막 사이에 유기 절연막을 사이에 둔 구성으로 해도 된 다.
이 경우라도, 제1 게이트 절연막(7-1)의 형성 이후의 공정은, 제3 실시형태에서 설명한 것과 마찬가지로 행하면 된다.
본 제5 실시형태에 따르면, 제3 실시형태의 제1 게이트 절연막(7-1)으로서 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등의 특히 게이트 리크나 전류 스트레스에 대한 신뢰성이 높은 무기 절연막을 사용한 것에 의해, 게이트 리크의 저감이나 전류 스트레스에 대한 신뢰성의 향상을 도모할 수 있다. 또한, 제1 게이트 절연막(7-1)의 표면층으로서 소스·드레인 전극(9)과의 밀착성이 높고 표면 상태가 안정적인 폴리이미드, PVP, 또는 폴리(α-메틸스티렌) 등을 사용할 수 있으므로 또한, 소스/드레인 전극(9)의 벗겨짐을 방지할 수 있는 효과도 얻어진다.
[실시예]
제1 실시형태를 적용하여 다음과 같이 박막 반도체 장치를 제작하였다(도 1 참조).
먼저, 본 실시예에서는, 제2 게이트 절연막 형성의 효과를 확인하는 것을 목적으로 하고 있으므로 이 효과에 영향이 없는 게이트 전극은, 고농도로 불순물을 도프하여 저저항화된 단결정 실리콘으로 이루어지는 기판(3)을 준비하고, 이것을 게이트 전극(5)으로서 겸용했다.
그리고, 게이트 전극을 겸용하는 기판(3) 상에, 옥타데실 트리클로로실란(Octadecyltrichloro-silane: OTS)에 용해시킨 폴리비닐페놀(PVP)에 가교제로서 실란 커플링제를 혼합시킨 용액을, 스핀 코트에 의해 도포하여 제1 게이트 절연 막(7-1)을 성막하였다.
다음에, 제1 게이트 절연막(7-1) 상에, 리소그라피 기술을 적용하여 막두께 50nm의 Au로 이루어지는 소스/드레인 전극(9)을 형성하였다.
그 후, CVD법에 따라 소스/드레인 전극(9)으로부터 노출되는 제1 게이트 절연막(7-1) 상에, parylene-C로 이루어지는 제2 게이트 절연막(7-2)을 선택적으로 성막하였다.
이어서, 증착법에 의해 펜타센(pentacene)으로 이루어지는 유기의 박막 반도체층(11)을, 막두께 100nm로 형성하였다. 이 때, 채널폭 50mm로 되도록 박막 반도체층(11)을 패턴 형성하였다.
이상과 같이 하여 실시예의 보텀 게이트·보텀 컨택트형의 박막 반도체 장치(1)를 얻었다.
＜비교예 1＞
비교예 1로서 상기 본 실시예에 있어서의 제2 게이트 절연막(7-2)의 형성을 생략한 단계에서 종래 구성의 보텀 게이트·보텀 컨택트형의 박막 반도체 장치를 얻었다.
＜평가 결과-1＞
하기 표 1에는, 상기 실시예 및 비교예 1에 의해 제작한 박막 반도체 장치(1)에 대하여 측정한, 캐리어 이동도와 스트레스 인가 후의 임계값 시프트의 변화량(－ΔVth: 전압 인가 직후를 초기 임계값으로 한 변화량)을 나타낸다. 인가한 스트레스는, 게이트 전압 Vg= -30V), 드레인 전압 Vd= -5V)이다.
[표 1]
| 캐리어이동도(/Vs) | 스트레스후의 임계값 시프트[-ΔV] | |
| 실시예 | 0.14 | -0.14 |
| 비교예1 | 0.10 | -0.27 |
스트레스 : Vg = -30V, Vd = -5V, 1000초
이 결과로부터, 캐리어 이동도 및 임계값 시프트 모두, 본 발명을 적용하여 제2 게이트 절연막(7-2)을 형성한 실시예에 있어서, 이것을 형성하지 않는 종래 구성의 비교예 1보다도 소자 특성이 개선된 효과를 확인할 수 있었다.
＜비교예 2＞
비교예 2로서 실시예와 동일한 채널 길이 5㎛, 채널폭 50mm로, 비정질 실리콘(a-Si)을 활성층으로서 사용한 박막 트랜지스터(이른바α－SiTFT)를 제작하였다.
＜평가 결과-2＞
도 3에는, 상기 실시예 및 비교예 2에 의해 제작한 박막 반도체 장치(1)에 대하여 측정한, 스트레스 인가 상태에 있어서도 임계값 시프트의 시간 경과에 따른 변화를 나타낸다. 인가한 스트레스는, 게이트 전압 Vg= -30V, 드레인 전압 Vd= -5V이며, 임계값 시프트의 변화량(－ΔVth: 전압 인가 직후를 초기 임계값으로 한 변화량)의 시간 경과에 따른 변화로서 나타낸다.
이 결과로부터, 본 발명을 적용하여 제2 게이트 절연막(7-2)을 형성한 실시예 쪽이, 동일 스펙의 α－SiTFT보다, 대폭 임계값 시프트가 작아 신뢰성이 높아지 는 것이 확인되었다. 특히, 1000초[sec] 후의 임계값 시프트의 변화량은, 본 실시예의 박막 트랜지스터로 - 0.14V에 대하여, α-SiTFT는 - 1.8V였다.
Claims (10)
- 기판 상에 형성한 게이트 전극을 덮은 상태에서 제1 게이트 절연막을 성막하고, 상기 제1 게이트 절연막 상에 한쌍의 소스/드레인 전극을 형성한 후, 상기 소스/드레인 전극으로부터 노출되는 상기 제1 게이트 절연막 상에만 제2 게이트 절연막을 선택적으로 성막하고, 상기 소스/드레인 전극과 접촉하는 상태에서 상기 소스/드레인 전극 위로부터 상기 제2 게이트 절연막을 사이에 두고 상기 제1 게이트 절연막 상에 걸쳐 연속적으로 덮는 박막 반도체층을 형성하는, 박막 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제2 게이트 절연막의 형성을 기상 성장에 의해 행하고, 상기 소스/드레인 전극 상에서의 상기 제2 게이트 절연막의 기상 성장의 인큐베이션 시간 동안에, 상기 제1 게이트 절연막 상에만 상기 제2 게이트 절연막을 기상 성장시키는, 박막 반도체 장치의 제조 방법.
- 제2항에 있어서,유기 재료를 사용하여 구성된 상기 제1 게이트 절연막과 금속 재료를 사용하여 구성된 상기 소스/드레인 전극과의 노출면에 대하여, 폴리파라크실릴렌 유도체로 이루어지는 상기 제2 게이트 절연막의 기상 성장을 행하는, 박막 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제2 게이트 절연막의 형성을 도포 성막에 의해 행하고, 상기 소스/드레인 전극 표면에서 도포액을 발액시킨 상태에서, 상기 제1 게이트 절연막 표면에만 상기 도포액을 흡착시키는, 박막 반도체 장치의 제조 방법.
- 제4항에 있어서,유기 재료를 사용하여 구성된 상기 제1 게이트 절연막과 실란 커플링제를 함유하는 상기 소스/드레인 전극과의 노출면에 대하여, 상기 도포액으로서 유기 절연막 용매를 도포하여 상기 제2 게이트 절연막의 도포 성막을 행하는, 박막 반도체 장치의 제조 방법.
- 기판 상의 게이트 전극을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 한쌍의 소스/드레인 전극과, 상기 소스/드레인 전극 위로부터 상기 게이트 절연막 상에 걸쳐 연속적으로 덮는 박막 반도체층을 구비한 박막 반도체 장치에 있어서,상기 게이트 절연막은,상기 게이트 전극 위를 덮는 동시에 상부에 상기 소스/드레인 전극이 형성되는 제1 게이트 절연막과,적어도 상기 소스/드레인 전극 간에 있어서 상기 소스/드레인 전극으로부터 노출되는 상기 제1 게이트 절연막 상에만 선택적으로 성막된 제2 게이트 절연막으로 구성되어 있는, 박막 반도체 장치.
- 제6항에 있어서,상기 제2 게이트 절연막의 유전율이 제1 게이트 절연막의 유전율보다 작은, 박막 반도체 장치.
- 제6항에 있어서,상기 제1 게이트 절연막이 무기 재료로 이루어지고, 상기 제2 게이트 절연막이 유기 재료로 이루어지는, 박막 반도체 장치.
- 제6항에 있어서,상기 박막 반도체층은 유기 재료로 이루어지는, 박막 반도체 장치.
- 제6항에 있어서,상기 제1 게이트 절연막 및 상기 제2 게이트 절연막이 유기 재료로 이루어지는, 박막 반도체 장치.
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