KR20090105564A - Semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.
최근에는 반도체 패키지에 저장되는 데이터의 용량 및 반도체 패키지의 데이터 처리 속도를 보다 향상시키기 위해 복수개의 반도체 칩들이 적층 된 "멀티-칩 반도체 패키지"가 개발된 바 있다.Recently, in order to further improve the capacity of data stored in the semiconductor package and the data processing speed of the semiconductor package, a "multi-chip semiconductor package" in which a plurality of semiconductor chips are stacked has been developed.
종래 멀티-칩 반도체 패키지의 경우, 각 반도체 칩으로부터 데이터를 출력 및 각 반도체 칩으로 데이터를 저장하기 위해서는 멀티-칩 반도체 패키지에 포함된 각 반도체 칩을 선택하기 위한 칩 선택 신호를 필요로 한다.In the case of a conventional multi-chip semiconductor package, in order to output data from each semiconductor chip and store data in each semiconductor chip, a chip select signal for selecting each semiconductor chip included in the multi-chip semiconductor package is required.
종래 멀티-칩 반도체 패키지에 포함된 각 반도체 칩을 선택하기 위해서는 각 반도체 칩마다 칩 선택용 관통 전극을 형성 및 칩 선택용 관통 전극을 서로 다른 형상을 갖는 재배선으로 연결한다.In order to select each semiconductor chip included in the conventional multi-chip semiconductor package, a chip selection through electrode is formed for each semiconductor chip, and the chip selection through electrode is connected by redistribution having different shapes.
그러나, 종래 멀티-칩 반도체 패키지에서, 각 반도체 칩을 선택하기 위해서는 서로 다른 재배선을 형성하기 때문에 멀티-칩 반도체 패키지의 제조 공정이 복 잡하고 제조에 소요되는 시간이 긴 문제점을 갖는다.However, in the conventional multi-chip semiconductor package, since different redistributions are formed to select each semiconductor chip, the manufacturing process of the multi-chip semiconductor package is complicated and the time required for manufacturing is long.
본 발명은 멀티-칩 반도체 패키지를 제조하기 위한 제조 공정을 단순화 및 멀티-칩 반도체 패키지를 제조하는데 소요되는 시간을 단축 시키기에 적합한 반도체 패키지를 제공한다.The present invention provides a semiconductor package suitable for simplifying a manufacturing process for manufacturing a multi-chip semiconductor package and for reducing the time required to manufacture the multi-chip semiconductor package.
본 발명에 다른 반도체 패키지는 반도체 칩, 상기 반도체 칩의 상면의 에지로부터 이격 된 제1열 상에 배치되며 상기 반도체 칩을 관통하는 제1 칩 선택 전극, 상기 제1 열 상에 배치되고, 상기 제1 칩 선택 전극과 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제2 칩 선택 전극, 상기 제1 열로부터 이격 된 제2 열 상에 상기 제2 칩 선택 전극과 정렬되며 상기 반도체 칩을 관통하는 제3 칩 선택 전극, 상기 제2 열 상에 상기 제3 칩 선택 전극과 상기 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제4 칩 선택 전극, 상기 제1 및 제3 칩 선택 전극들을 연결하는 제1 재배선 및 상기 제2 및 제4 칩 선택 전극들을 연결하는 제2 재배선을 포함한다.According to another aspect of the present invention, a semiconductor package includes a semiconductor chip, a first chip select electrode disposed on a first row spaced apart from an edge of an upper surface of the semiconductor chip, and penetrating the semiconductor chip, and disposed on the first row. A second chip select electrode spaced apart from the first chip select electrode at a predetermined interval and penetrating the semiconductor chip; a second chip select electrode aligned with the second chip select electrode on a second column spaced apart from the first row and penetrating the semiconductor chip; A third chip select electrode, a fourth chip select electrode spaced apart from the third chip select electrode on the second column at the predetermined intervals, and penetrating the semiconductor chip; a first connecting the first and third chip select electrodes And a second redistribution connecting the redistribution and the second and fourth chip select electrodes.
반도체 패키지는 상기 제1 칩 선택 전극 내지 제4 칩 선택 전극들 중 적어도 하나에 배치된 접속 부재를 더 포함한다.The semiconductor package further includes a connection member disposed on at least one of the first chip select electrodes and the fourth chip select electrodes.
반도체 패키지의 상기 접속 부재는 상기 제1 및 제2 칩 선택 전극들 상에 배치된다.The connection member of the semiconductor package is disposed on the first and second chip select electrodes.
반도체 패키지의 상기 접속 부재는 상기 제2 칩 선택 전극 및 상기 제4 칩 선택 전극 상에 배치된다.The connection member of the semiconductor package is disposed on the second chip select electrode and the fourth chip select electrode.
반도체 패키지의 상기 접속 부재는 상기 제3 칩 선택 전극 상에 배치된다.The connection member of the semiconductor package is disposed on the third chip select electrode.
반도체 패키지의 상기 접속 부재는 솔더를 포함한다.The connection member of the semiconductor package includes solder.
반도체 패키지의 상기 반도체 칩은 상기 제1 열 상에 상기 제1 및 제2 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제1 데이터 전극들, 상기 제2 열 상에 상기 제3 및 제4 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제2 데이터 전극들 및 대각선 방향에 배치된 상기 각 제1 및 제2 데이터 전극들을 연결하는 데이터 재배선을 포함한다.The semiconductor chip of the semiconductor package is disposed on both sides of the first and second chip select electrodes on the first column at a predetermined interval and includes a plurality of first data electrodes passing through the semiconductor chip and the second column image. A plurality of second data electrodes disposed at both of the third and fourth chip select electrodes at the predetermined intervals and penetrating the semiconductor chip, and connecting the first and second data electrodes disposed in a diagonal direction to each other; Include data redistribution.
본 발명에 따르면, 동일한 구조를 갖는 반도체 패키지에 스텐실 마스크 등을 통해 접속 부재를 서로 다르게 형성하고 이들을 적층 함으로써 반도체 패키지의 제조 방법을 보다 단순화함은 물론 반도체 패키지의 제조 시간을 보다 단축 시킬 수 있는 장점을 갖는다.According to the present invention, by forming different connection members on the semiconductor package having the same structure through a stencil mask and the like, and stacking them, the manufacturing method of the semiconductor package can be simplified and the manufacturing time of the semiconductor package can be further shortened. Has
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The semiconductor package according to the present invention may be implemented in various other forms without departing from the spirit of the invention.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(5), 제1 칩 선택 전극(10), 제2 칩 선택 전극(20), 제3 칩 선택 전극(30), 제4 칩 선택 전극(40), 제1 재배선(50) 및 제2 재배선(60)을 포함한다.Referring to FIG. 1, the
반도체 칩(5)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(5)은 회로부(미도시)를 포함한다. 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The
반도체 칩(5)은 마주하는 2 개의 장변(1,2)들을 갖고, 장변(1,2)들과 연결된 단변(3,4)들을 갖는다.The
제1 칩 선택 전극(10)은, 예를 들어, 장변(2)으로부터 인접한 제1 열(FR)의 중앙 부분에 배치된다. 본 실시예에서, 제1 칩 선택 전극(10)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다. 제1 칩 선택 전극(10)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The first chip
제2 칩 선택 전극(20)은 제1 열(FR) 상에 배치되며, 제2 칩 선택 전극(20)은 제1 칩 선택 전극(10)과 인접하게 배치된다. 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20)은, 예를 들어, 상호 지정된 간격(D)으로 이격 된다. 제2 칩 선택 전극(20)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The second chip
본 실시예에서, 제2 칩 선택 전극(20)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다.In the present embodiment, the second chip select
제3 칩 선택 전극(30)은 제1 열(FR)로부터 장변(1)을 향해 오프셋(offset) 된 제2 열(SR)의 중앙 부분에 배치된다. 본 실시예에서, 제3 칩 선택 전극(30)은 제1 칩 선택 전극(10)에 대하여 대각선 방향에 배치된다. 따라서, 제3 칩 선택 전극(30)은 제2 칩 선택 전극(20)과 일직선상에 정렬된다.The third chip
제3 칩 선택 전극(30)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다. 제3 칩 선택 전극(30)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The third chip
제4 칩 선택 전극(40)은 제2 열(SR) 상에 배치된다. 제4 칩 선택 전극(40)은 제3 칩 선택 전극(30)과 인접하게 배치되고, 제4 칩 선택 전극(40) 및 제3 칩 선택 전극(30) 사이의 간격은 제1 및 제2 칩 선택 전극(10,20)들 사이의 사이 간격(D)과 실질적으로 동일하다.The fourth chip
제1 재배선(50)은 제1 칩 선택 전극(10) 및 제1 칩 선택 전극(10)과 대각선 방향으로 배치된 제3 칩 선택 전극(30)을 전기적으로 연결한다. 본 실시예에서, 제1 재배선(50)은, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 제1 재배선(50)은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The
제2 재배선(60)은 제2 칩 선택 전극(20) 및 제2 칩 선택 전극(20)과 대각선 방향으로 배치된 제4 칩 선택 전극(40)을 전기적으로 연결한다. 본 실시예에서, 제2 재배선(60)은, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 제2 재배선(60)은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The
한편, 본 실시예에 의한 반도체 패키지(100)는 제1 데이터 전극(70)들, 제2 데이터 전극(80)들 및 데이터 재배선(90)들을 포함한다.Meanwhile, the
제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들이 배치된 제1 열(FR) 상에 배치된다. 제1 데이터 전극(70)들은 반도체 칩(5)의 상면 및 상면과 대향하는 하면을 관통하는 관통 전극이다.The
제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들의 양쪽에 각각 복수개가 배치된다. 인접한 한 쌍의 제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들 사이의 간격(D)과 실질적으로 동일한 간격으로 이격 된다.A plurality of
제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들이 배치된 제2 열(SR) 상에 배치된다.제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들의 양쪽에 각각 복수개가 배치된다. 인접한 한 쌍의 제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들 사이의 간격(D)과 실질적으로 동일한 간격으로 이격 된다. 제2 데이터 전극(80)들은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다.The
본 실시예에서, 제1 및 제2 칩 선택 전극(10,20)들의 양쪽에 각각 배치된 제1 데이터 전극(70)의 개수 및 제3 및 제4 칩 선택 전극(30,40)들의 양쪽에 각각 배치된 제2 데이터 전극(80)의 개수는 실질적으로 동일하다.In this embodiment, the number of
데이터 재배선(90)들은 제1 데이터 전극(70) 및 제1 데이터 전극(70)과 대각선 방향으로 배치된 제2 데이터 전극(80)을 전기적으로 연결한다. 본 실시예에서, 데이터 재배선(90)들은 도금 공정에 의하여 형성될 수 있고, 데이터 재배선(90)들은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.The
도 1에 도시된 반도체 패키지(100)는 적어도 2 개의 반도체 칩(5)이 적층 된 멀티-칩 패키지에 특히 적합하다. 특히, 도 1에 도시된 반도체 패키지(100)는 동일한 구조를 갖는 반도체 칩(5)에 접속 부재의 배치를 서로 다르게 배치하여 멀티 칩 패키지를 제조할 수 있는 장점을 갖는다.The
도 2 내지 도 5들은 도 1에 도시된 반도체 패키지의 제1 내지 제3 칩 선택 전극 및 제1 및 제2 데이터 전극들에 부착되는 접속 부재를 도시한 평면도들이다.2 to 5 are plan views illustrating the first to third chip select electrodes and the connection members attached to the first and second data electrodes of the semiconductor package illustrated in FIG. 1.
도 2에 도시된 반도체 패키지는 제1 반도체 패키로서 정의되며, 제1 반도체 패키지에는 참조부호 110을 부여하기로 한다. 제1 반도체 패키지(110)는 제1 접속 부재(95)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package illustrated in FIG. 2 is defined as a first semiconductor package, and a
도 2를 참조하면, 제1 반도체 패키지(110)에는 사선 해칭된 제1 접속 부재(95)들이 배치된다. 제1 접속 부재(95)는 제1 칩 선택 전극(10), 제2 칩 선택 전극(20) 및 제1 데이터 전극(70)에 각각 배치된다. 본 실시예에서, 제1 접속 부재(95)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제1 접속 부재(95)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.Referring to FIG. 2, diagonally hatched
도 3에 도시된 반도체 패키지는 제2 반도체 패키지로서 정의되며, 제2 반도체 패키지에는 참조부호 120을 부여하기로 한다. 제2 반도체 패키지(120)는 제2 접속 부재(96)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한 다.The semiconductor package illustrated in FIG. 3 is defined as a second semiconductor package, and
도 3을 참조하면, 제2 반도체 패키지(120)에는 사선 해칭된 제2 접속 부재(96)들이 배치된다. 제2 접속 부재(96)는 제3 칩 선택 전극(30), 제4 칩 선택 전극(40), 제1 데이터 전극(70) 및 제2 데이터 전극(80)에 각각 배치된다. 제2 접속 부재(96)는 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20) 상에는 배치되지 않는다. 본 실시예에서, 제2 접속 부재(96)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제2 접속 부재(96)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.Referring to FIG. 3, diagonally hatched
도 4에 도시된 반도체 패키지는 제3 반도체 패키지로서 정의되며, 제3 반도체 패키지에는 참조부호 130을 부여하기로 한다. 제3 반도체 패키지(130)는 제3 접속 부재(97)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package illustrated in FIG. 4 is defined as a third semiconductor package, and
도 4를 참조하면, 제3 반도체 패키지(130)에는 사선 해칭 된 제3 접속 부재(97)들이 배치된다. 제3 접속 부재(97)들은 제3 칩 선택 전극(30) 및 제1 데이터 전극(70)에 각각 배치된다. 제3 접속 부재(97)는 제1, 제2 및 제4 칩 선택 전극(10,20,40) 및 제2 데이터 전극(80) 상에는 배치되지 않는다. 본 실시예에서, 제3 접속 부재(97)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제3 접속 부재(97)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.Referring to FIG. 4, third connecting
도 5에 도시된 반도체 패키지는 제4 반도체 패키지로서 정의되며, 제4 반도체 패키지에는 참조부호 140을 부여하기로 한다. 제4 반도체 패키지(140)는 제4 접속 부재(98)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package illustrated in FIG. 5 is defined as a fourth semiconductor package, and
도 5를 참조하면, 제4 반도체 패키지(140)에는 사선 해칭 된 제4 접속 부재(98)들이 배치된다. 제4 접속 부재(98)들은 제1 데이터 전극(70)들에 배치된다. 제4 접속 부재(98)는 제1 내지 제4 칩 선택 전극(10,20,30,40) 및 제2 데이터 전극(80) 상에는 배치되지 않는다. 본 실시예에서, 제4 접속 부재(98)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제4 접속 부재(98)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.5, diagonally hatched
도 6은 도 2 내지 도 5들에 도시된 반도체 패키지들을 이용하여 적층 반도체 패키지를 구현한 것을 도시한 단면도이다.6 is a cross-sectional view illustrating a multilayer semiconductor package implemented using the semiconductor packages illustrated in FIGS. 2 to 5.
도 6을 참조하면, 적층 반도체 패키지(400)는 반도체 패키지 모듈(200) 및 기판(300)을 포함한다.Referring to FIG. 6, the
반도체 패키지 모듈(200)은 도 2에 도시된 제1 반도체 패키지(110) 상에 도 3에 도시된 제2 반도체 패키지(120)가 적층 된다.In the
따라서, 제1 반도체 패키지(110)의 제1 칩 선택 전극(10) 및 제2 반도체 패키지(120)의 제1 칩 선택 전극(10)은 오픈(open) 되고, 제1 반도체 패키지(110)의 제2 칩 선택 전극(20) 및 제2 반도체 패키지(120)의 제2 칩 선택 전극(20)은 전기적으로 접속된다.Accordingly, the first chip
제2 반도체 패키지(120) 상에는 제3 반도체 패키지(130)가 배치된다. 제2 반도체 패키지(120) 및 제3 반도체 패키지(130)는 어긋나게 배치되고, 이로 인해 제2 반도체 패키지(120)의 제4 칩 선택 전극(40)은 제3 반도체 패키지(130)의 제2 칩 선택 전극(20)을 통해 제3 칩 선택 전극(30)과 전기적으로 접속된다.The
제3 반도체 패키지(130) 상에는 제4 반도체 패키지(140)가 배치된다. 이때, 제4 반도체 패키지(140)의 제1 내지 제4 칩 선택 전극(10,20,30,40)들은 제3 반도체 패키지(130)의 제1 내지 제4 칩 선택 전극(10,20,30,40)들과 접속되지 않는다.The
기판(300)은 기판 몸체(305), 데이터 접속 패드(310)들 및 칩 선택 접속 패드(320)를 포함한다.The
기판 몸체(305)는, 예를 들어, 인쇄회로기판일 수 있고, 기판 몸체(305)의 상면에는 데이터 접속 패드(310) 및 칩 선택 접속 패드(320)가 배치될 수 있다.The
본 실시예에서, 데이터 접속 패드(310)는 제1 반도체 패키지(110)의 제1 데이터 전극(70)들과 대응하는 위치에 배치되고, 칩 선택 접속 패드(320)는 제1 반도체 패키지(110)의 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20)과 대응하는 위치에 배치된다.In the present exemplary embodiment, the
데이터 접속 패드(310) 및 제1 데이터 전극(70), 칩 선택 접속 패드(320) 및 제1 및 제2 칩 선택 전극(10,20)들은 각각 제1 접속 부재(95)에 의하여 전기적으로 접속된다.The
도 7은 도 6에 도시된 적층 반도체 패키지의 제1 내지 제4 반도체 패키지를 선택하기 위한 선택 신호의 조합을 도시한 도면이다.FIG. 7 illustrates a combination of selection signals for selecting first to fourth semiconductor packages of the multilayer semiconductor package illustrated in FIG. 6.
도 7을 참조하면, 적층 반도체 패키지(400)의 제1 반도체 패키지(110)는 제1 반도체 패키지(110)의 제1 및 제2 칩 선택 전극(10,20)에 각각 칩 선택 신호(Vcc)가 인가 될 경우 선택된다.Referring to FIG. 7, the
제2 반도체 패키지(120)는 제2 반도체 패키지(120)의 제1 칩 선택 전극(10)은 오픈(open)되고, 제2 칩 선택 전극(20)에 칩 선택 신호(Vcc)가 인가될 경우 선택된다.When the first chip
한편, 제3 반도체 패키지(130)는 제3 반도체 패키지(130)의 제3 칩 선택 전극(30)을 통해 제1 칩 선택 전극(10)에 칩 선택 신호(Vcc)가 인가되고, 제2 칩 선택 전극(20)이 오픈 될 경우 선택된다.Meanwhile, in the
또한, 제4 반도체 패키지(140)는 제4 반도체 패키지(140)의 제1 및 제2 칩 선택 전극(10,20)이 모두 오픈 될 경우 선택된다.In addition, the
따라서, 기판(300)의 칩 선택용 접속 패드(320)를 통해 인가된 칩 선택 신호(Vcc)에 의하여 제1 내지 제4 반도체 패키지(130)들 중 어느 하나가 선택될 수 있다.Therefore, any one of the first to fourth semiconductor packages 130 may be selected by the chip select signal Vcc applied through the chip
이상에서 상세하게 설명한 바에 의하면, 동일한 구조를 갖는 반도체 패키지에 스텐실 마스크 등을 통해 접속 부재를 서로 다르게 형성하고 이들을 적층 함으로써 반도체 패키지의 제조 방법을 보다 단순화함은 물론 반도체 패키지의 제조 시간을 보다 단축시킬 수 있는 장점을 갖는다.As described in detail above, by forming different connection members on the semiconductor package having the same structure through a stencil mask and the like and stacking them, the manufacturing method of the semiconductor package can be simplified and the manufacturing time of the semiconductor package can be further shortened. Has the advantage.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
도 2 내지 도 5들은 도 1에 도시된 반도체 패키지의 제1 내지 제3 칩 선택 전극 및 제1 및 제2 데이터 전극들에 부착되는 접속 부재를 도시한 평면도들이다.2 to 5 are plan views illustrating the first to third chip select electrodes and the connection members attached to the first and second data electrodes of the semiconductor package illustrated in FIG. 1.
도 6은 도 2 내지 도 5들에 도시된 반도체 패키지들을 이용하여 적층 반도체 패키지를 구현한 것을 도시한 단면도이다.6 is a cross-sectional view illustrating a multilayer semiconductor package implemented using the semiconductor packages illustrated in FIGS. 2 to 5.
도 7은 도 6에 도시된 적층 반도체 패키지의 제1 내지 제4 반도체 패키지를 선택하기 위한 선택 신호의 조합을 도시한 도면이다.FIG. 7 illustrates a combination of selection signals for selecting first to fourth semiconductor packages of the multilayer semiconductor package illustrated in FIG. 6.
Claims (7)
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