KR20090103340A - Testing apparatus and method for thin film transistor display array - Google Patents

Testing apparatus and method for thin film transistor display array

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KR20090103340A
KR20090103340A KR1020080028878A KR20080028878A KR20090103340A KR 20090103340 A KR20090103340 A KR 20090103340A KR 1020080028878 A KR1020080028878 A KR 1020080028878A KR 20080028878 A KR20080028878 A KR 20080028878A KR 20090103340 A KR20090103340 A KR 20090103340A
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Abstract

PURPOSE: A testing apparatus and a method for a thin film transistor display array are provided to save time and human power by using parasitic capacitance of the source line of the film transistor of array and one time test of a pixel capacitor. CONSTITUTION: A testing apparatus and a method for a thin film transistor display array are comprised of the steps: supplying a control signal to a platform and a sense amplifier through an array-tester and transferring and discharging parasitic capacitance of a source line of the thin film transistors. A sensing amplifier array(212) integrating a charge current of the pixel storage capacitor while being composed of transimpedance amplifier units of a plurality of parasitic capacitance discharge circuits.

Description

박막 트랜지스터 디스플레이 어레이에 대한 테스트 장치 및 방법{TESTING APPARATUS AND METHOD FOR THIN FILM TRANSISTOR DISPLAY ARRAY}TESTING APPARATUS AND METHOD FOR THIN FILM TRANSISTOR DISPLAY ARRAY}

본 발명은 회로 테스트 방법에 관한 것이다. 특히, 본 발명은 박막 트랜지스터 디스플레이 회로의 화소 저장용량에 대한 테스트 방법에 관한 것이다. 기생용량이 화소 용량보다 훨씬 더 큰 상태들에서 수율(yield)의 신뢰성 있고 정밀한 테스트 결과가 얻어질 수 있다. The present invention relates to a circuit test method. In particular, the present invention relates to a test method for pixel storage capacity of thin film transistor display circuits. Yield of reliable and precise test results can be obtained in conditions where the parasitic capacitance is much larger than the pixel capacitance.

액정 디스플레이(LCD)의 화소들 혹은 유기 액정 디스플레이(OLED)는 점점 더 많아지고 있고, 대면적 디스플레이 면적 또한 점점 더 커지고 있어, 박막 트랜지스터의 소스라인의 기생용량(Csp)은 화소 저장 용량(Cs)보다 훨씬 더 커질 것이다. 측정신호는 품질 제어 단계의 수율 테스트에서 너무 작고, 따라서 정확성이 충분히 좋지 않다.The pixels of the liquid crystal display (LCD) or the organic liquid crystal display (OLED) are becoming more and more, and the large area display area is also getting larger, so that the parasitic capacitance C sp of the source line of the thin film transistor is the pixel storage capacity C s ) will be much larger. The measurement signal is too small in the yield test of the quality control step, and thus the accuracy is not good enough.

일반적으로, 화소용량의 수율을 측정하기 위해서, 항시 수 볼트의 전압으로 화소용량을 충전한다. 그러나, 기생용량 또한 동시에 충전되고, 신호는 분리하기 어렵다. "A testing method and apparatus for thin film transistor" 명칭의 아시아 일본회사로부터의 출원번호 88108530(공고번호: 473622)의 대만특허가 예이다. 도 1을 참조한다. 도 1은 종래 기술의 화소용량을 테스트하기 위한 등가회로이며, 여기서 Cs는 화소용량, Csp는 TFT 어레이의 소스라인의 기생용량이며, Csp>>Cs이고, ΔCs는 기지의 값의 표준 용량이다. S1은 Csp와 ΔCs와의 접속 스위치이고, S2은 화소 스위치 트랜지스터이다. 도 1(a)에 도시된 바와 같이, 제1 단계에서, 화소 커패시터(Cs)를 Vp로 충전하고, 화소 스위치 트랜지스터들을 스위치 오프 하고, 이어서 기생용량을 Vs로 충전하고, Vs≠Vp이며, 한편으로, 화소 커패시터와 병렬의 부가적 커패시터(CT) 또한 충전된다. 다음에 테스트 동안에 S2를 스위치 온 하고, 병렬 커패시터들 Cs∥Csp∥CT의 전압(Va1)을 측정한다. Va1과 Vs간에 ΔVs의 전압차는 매우 작으며, ΔVs1 = Va1-Vs = Cs/CT*(Vp-Vs)이고, Va1, Vs, CT 및 Vp를 알고 있으므로, Cs가 계산될 수 있는데, 그러나 오류가 크므로, 도 1(b)에 도시된 바와 같이 제2 단계 측정이 요구된다. Csp를 충전하기 위해서 S1을 온으로 설정하고, 한편으로 Vs는 ΔCs에 충전하며, 즉 Csp∥ΔCs∥CT에 충전하며, 여기서 Cs는 기지의 값의 표준용량이다. 마지막으로, S2를 온으로 설정하고, 병렬 커패시터들 Cs∥Csp∥CT의 전압(Va2)를 측정하고, ΔVs1 및 ΔVs2의 값들에 따라서, ΔVs2=Va2-Vs=Cs/CT*(Vp-Vs)이며, Cs의 값이 다음과 같이 계산될 수 있다.In general, in order to measure the yield of pixel capacitance, the pixel capacitance is always charged at a voltage of several volts. However, the parasitic capacity is also charged at the same time, and the signal is difficult to separate. An example is Taiwanese patent application No. 88108530 (Notification 473622) from Asian Japanese company entitled "A testing method and apparatus for thin film transistor". See FIG. 1. 1 is an equivalent circuit for testing the pixel capacitance of the prior art, where C s is the pixel capacitance, C sp is the parasitic capacitance of the source line of the TFT array, C sp >> C s , and ΔC s is a known value. Is the standard dose. S 1 is a connection switch between C sp and ΔC s , and S 2 is a pixel switch transistor. As shown in Fig. 1 (a), in the first step, the pixel capacitor C s is charged to V p , the pixel switch transistors are switched off, and then the parasitic capacitance is charged to V s , and V s ≠ V p , on the other hand, an additional capacitor C T in parallel with the pixel capacitor is also charged. Next, switch on S 2 during the test and measure the voltage (V a1 ) of the parallel capacitors C s ∥ C sp ∥ C T. V a1 and a very small voltage difference ΔV between the s V s, ΔV s1 = V a1 -V s = C s / C T * (V p -V s) is, V a1, V s, and V C T p Since C s can be calculated, but the error is large, a second step measurement is required as shown in Fig. 1 (b). To charge C sp , S 1 is set on, while V s charges ΔC s , ie C sp ∥ΔC s ∥C T , where C s is the standard value of a known value. Finally, set S 2 to ON, measure the voltage (V a2 ) of the parallel capacitors C s ∥ C sp ∥ C T , and depending on the values of ΔV s1 and ΔV s2 , ΔV s2 = V a2 -V s = C s / C T * (V p -V s ), and the value of C s can be calculated as follows.

Cs=ΔCs*ΔVs1*ΔVs2/{(Vp-Vs)*(ΔVs1-ΔVs2)}C s = ΔC s * ΔV s1 * ΔV s2 / {(V p -V s ) * (ΔV s1 -ΔV s2 )}

이 종래 기술의 방법은 2 단계 측정을 필요로 하며, 장시간을 취해야 하며, 신호는 너무 약하고, 신뢰성은 충분하지 않고 정확성 또한 좋지 않으며, 업계의 요건을 충족시키지 못할 수도 있다.This prior art method requires two steps measurement, takes a long time, the signal is too weak, the reliability is not sufficient, the accuracy is also poor, and may not meet the requirements of the industry.

필요한 것은 작은 화소 커패시터를 테스트하면서도 정확성 및 신뢰성을 증가시키기 위해 더 강한 신호를 가질 필요성을 만족시키는 향상되는 테스트 방법이다.What is needed is an improved test method that satisfies the need to have stronger signals to increase accuracy and reliability while testing small pixel capacitors.

시간 및 인력을 절약하기 위해서 각 화소 커패시터에 대해 한번의 테스트 단계로 결과를 얻을 필요성을 충족시키는 향상된 테스트 방법이 필요하다.To save time and manpower, an improved test method is needed to meet the need to get results in one test step for each pixel capacitor.

그러므로 발명의 목적은 기생용량의 전하를 이송(transfer)하여 정확성 및 신뢰성을 증가시키기 위해 더 강한 신호가 얻어질 수 있는 전하 이송 방법을 사용하여 박막 트랜지스터 어레이의 소스라인의 큰 기생용량과 병렬의 화소 커패시터의 작은 값을 테스트하는, 박막 트랜지스터 디스플레이 어레이에 대한 테스트 방법을 제공하는 것이다.Therefore, an object of the invention is to provide a pixel in parallel with a large parasitic capacitance of a source line of a thin film transistor array using a charge transfer method in which stronger signals can be obtained to transfer parasitic charges to increase accuracy and reliability. It provides a test method for a thin film transistor display array that tests a small value of a capacitor.

발명의 또 다른 목적은 시간 및 인력을 절약하기 위해서 각 화소 커패시터에 대해 한번의 테스트 단계로 결과가 얻어질 수 있는, 박막 트랜지스터 디스플레이 어레이에 대한 테스트 방법을 제공하는 것이다.Another object of the invention is to provide a test method for a thin film transistor display array, in which results can be obtained in one test step for each pixel capacitor in order to save time and manpower.

본 발명의 제1 면은 전력을 제공하고, 신호파형을 테스트하고, 테스트 결과들을 분석, 계산 및 저장하기 위한 어레이 테스터; 박막 트랜지스터 어레이를 유지하는 테스트하의 디바이스(DUT) 플랫폼으로서, 상기 어레이 테스터에 의해 상기 플랫폼 및 감지 증폭기에 제어 신호를 제공하는, DUT 플랫폼; 박막 트랜지스터들의 소스라인의 기생용량을 이송(방전)하여 화소 저장 커패시터의 전하 전류를 적분하는 감지 증폭기 어레이;를 포함하며, 상기 감지 증폭기 어레이는 복수의 트랜스-임피던스 증폭기 유닛들 및 복수의 기생용량 방전회로들로 구성되고, 감지 증폭기는, 증폭기, 2개의 스위치들 및 연산 커패시터로 구성되는 트랜스-임피던스 증폭기로서, 상기 연산 커패시터는 상기 증폭기의 출력을 상기 증폭기의 음의 입력(negative input)에 피드백하고, 스위치는 상기 연산 커패시터를 방전을 위한 단락회로가 되도록 상기 연산 증폭기의 상기 출력 및 음의 입력에 접속하며, 또 다른 스위치는 입력 스위치로서 상기 화소 저장 커패시터에 접속 혹은 단절시키며, 상기 트랜스-임피던스 증폭기는 적분회로를 형성하며, 상기 출력은 출력 스위치를 통해 샘플링/홀드 회로에 전송되어 디지털 신호로 변환되는 것인, 상기 트랜스-임피던스 증폭기; 증폭기, 2개의 스위치들, 및 연산 커패시터로 구성된, 상기 박막 트랜지스터의 상기 소스라인의 기생용량에 대한 방전회로로서, 상기 연산 커패시터는 상기 증폭기의 출력을 상기 증폭기의 상기 음의 입력에 피드백하고, 스위치는 상기 연산 커패시터를 방전을 위한 단락회로가 되도록 상기 연산 증폭기의 상기 출력 및 음의 입력에 접속하며, 또 다른 스위치는 입력스위치로서, 상기 박막 트랜지스터들의 상기 소스라인의 상기 기생용량에 접속 혹은 단절시키며, 부하저항은 상기 연산 증폭기의 출력을 접지에 접속하고, 상기 방전회로는 상기 기생용량에 대한 방전회로를 형성하는 것인, 상기 방전회로;를 포함하는, 박막 트랜지스터 디스플레이 어레이의 수율을 테스트하기 위해 사용하는, 박막 트랜지스터 디스플레이 어레이 테스트를 위한 테스트 회로를 교시한다.An aspect of the invention provides an array tester for providing power, testing signal waveforms, and analyzing, calculating, and storing test results; A device under test (DUT) platform for holding a thin film transistor array, the device comprising: a DUT platform providing control signals to the platform and sense amplifiers by the array tester; And a sense amplifier array configured to transfer (discharge) parasitic capacitances of the source lines of the thin film transistors to integrate charge current of the pixel storage capacitor, wherein the sense amplifier array includes a plurality of trans-impedance amplifier units and a plurality of parasitic discharges. Consisting of circuits, the sense amplifier is a trans-impedance amplifier consisting of an amplifier, two switches, and an operational capacitor, the operational capacitor feeding back the output of the amplifier to the negative input of the amplifier. A switch connects said operational capacitor to said output and negative input of said operational amplifier to be a short circuit for discharging, another switch connects or disconnects said pixel storage capacitor as an input switch, said trans-impedance amplifier Forms an integral circuit, and the output is sampled through an output switch. The trans-impedance amplifier being transmitted to a ring / hold circuit and converted into a digital signal; A discharge circuit for the parasitic capacitance of the source line of the thin film transistor, comprising an amplifier, two switches, and an operational capacitor, the operational capacitor feeding back the output of the amplifier to the negative input of the amplifier, the switch Connects the operational capacitor to the output and negative input of the operational amplifier to be a short circuit for discharging, and another switch is an input switch to connect or disconnect the parasitic capacitance of the source line of the thin film transistors. Wherein the load resistor connects the output of the operational amplifier to ground, and wherein the discharge circuit forms a discharge circuit for the parasitic capacitance; to test the yield of the thin film transistor display array. Test cycles for testing thin film transistor display arrays To be taught.

본 발명의 제2 면은 테스트하의 디바이스의 제n 열의 화소 저장 커패시터들을 Vs의 충전전압으로 충전하고, 충전 후에 화소 트랜지스터들을 개방회로가 되게 하는 단계; 감지 증폭기들 및 방전회로들의 단락회로 스위치들을 스위칭 온 하여 상기 감지 증폭기들 및 상기 방전회로들의 연산 커패시터들을 방전하는 단계; 상기 방전 회로들의 입력 스위치들을 스위칭 온 하고, 단락회로 스위치들을 스위치 오프 하여 상기 박막 트랜지스터의 기생용량을 방전(전하를 이송)하며, 상기 이송시간은 더 긴, 단계; 상기 감지 증폭기들의 입력 스위치들을 스위치 온 하여 상기 감지 증폭기의 작동을 시작하고, 열 n 및 행 k의 화소 저장 커패시터로부터의 전류를 적분하고 결과는 출력하지 않는 단계; 다음 화소(열 n 및 행 (k+1))를 테스트하는 단계;를 포함하는, 박막 트랜지스터 디스플레이 어레이의 무효 화소(비-가시 영역)에 대한 테스트 방법을 교시한다.A second aspect of the invention provides a method for charging a pixel storage capacitor in an nth column of a device under test with a charging voltage of V s and subjecting the pixel transistors to an open circuit after charging; Switching on short circuit switches of sense amplifiers and discharge circuits to discharge operational capacitors of the sense amplifiers and the discharge circuits; Switching on input switches of the discharge circuits, switching off short-circuit switches to discharge parasitic capacitance of the thin film transistor (transfer charge), wherein the transfer time is longer; Switching on input switches of the sense amplifiers to start operation of the sense amplifiers, integrating the current from the pixel storage capacitors in columns n and row k and outputting no results; Testing the next pixel (column n and row (k + 1)); and a test method for an invalid pixel (non-visible region) of the thin film transistor display array.

본 발명의 제3 면은 테스트하의 디바이스의 제n 열의 화소 저장 커패시터들을 Vs의 충전전압으로 충전하고, 충전 후에 화소 트랜지스터들을 개방회로가 되게 하는 단계; 감지 증폭기들 및 방전회로들의 단락회로 스위치들을 스위칭 온 하여 상기 감지 증폭기들 및 상기 방전회로들의 연산 커패시터들을 방전하는 단계; 상기 감지 증폭기의 입력 스위치를 스위칭 온 하여 상기 감지 증폭기의 작동을 시작하고, 열 n 및 행 k의 화소 저장 커패시터로부터의 전류를 적분하여 적분전압이 Vd인, 단계; 방전회로들의 입력 스위치들을 스위치 온 하고, 단락회로 스위치를 스위치 오프하고, 다음 화소의 테스트를 위해서, 상기 박막 트랜지스터의 기생용량을 방전하며(전하 이송), 이송시간은 더 짧은, 단계;를 포함하는, 박막 트랜지스터 디스플레이 어레이의 유효 화소(가시 영역)에 대한 테스트 방법을 교시한다.A third aspect of the invention provides a method for charging a pixel storage capacitor of an nth column of a device under test with a charging voltage of V s and subjecting the pixel transistors to an open circuit after charging; Switching on short circuit switches of sense amplifiers and discharge circuits to discharge operational capacitors of the sense amplifiers and the discharge circuits; Switching on an input switch of the sense amplifier to start operation of the sense amplifier, integrating the current from the pixel storage capacitors in columns n and row k so that the integral voltage is V d ; Switching the input switches of the discharge circuits, switching off the short-circuit switch, and discharging the parasitic capacitance of the thin film transistor (charge transfer) for the next pixel test, the transfer time being shorter. The test method for the effective pixel (visible region) of the thin film transistor display array is taught.

본 발명에 따라 기생용량의 전하를 이송하여 정확성 및 신뢰성을 증가시키기 위해 더 강한 신호가 얻어질 수 있는 전하 이송 방법을 사용하여 박막 트랜지스터 어레이의 소스라인의 큰 기생용량과 병렬의 화소 커패시터의 작은 값을 테스트하는, 박막 트랜지스터 디스플레이 어레이에 대한 테스트 방법이 제공되고, 또한, 시간 및 인력을 절약하기 위해서 각 화소 커패시터에 대해 하나의 테스트 단계로 결과가 얻어질 수 있는, 박막 트랜지스터 디스플레이 어레이에 대한 테스트 방법이 제공된다.In accordance with the present invention, a small value of the pixel capacitor in parallel with the large parasitic capacitance of the source line of the thin film transistor array using a charge transfer method in which a stronger signal can be obtained to transfer the parasitic charge to increase accuracy and reliability. A test method for a thin film transistor display array is provided, wherein the test method can be obtained in one test step for each pixel capacitor to save time and manpower. This is provided.

도 1(종래 기술)은 화소 용량을 테스트하기 위한 등가회로이다.1 (Prior Art) is an equivalent circuit for testing a pixel capacitance.

도 2는 본 발명의 일 실시예에 따라 저온 폴리-Si 박막 트랜지스터 어레이(200)에 대한 테스트 회로의 접속 블록도이다.2 is a block diagram of a test circuit for a low temperature poly-Si thin film transistor array 200 in accordance with one embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따라 어레이 테스터 및 DUT(테스트 하의 디바이스)의 접속 블록도(300)이다.3 is a connection block diagram 300 of an array tester and a DUT (device under test) in accordance with one embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따라 감지 증폭기(400)의 전기회로도이다.4 is an electrical circuit diagram of a sense amplifier 400 in accordance with one embodiment of the present invention.

도 5는 한 화소 용량을 테스트하기 위해 SW1 내지 SW5를 제어하기 위한 제어 파형이다.5 is a control waveform for controlling SW1 to SW5 to test one pixel capacitance.

도 6은 본 발명의 일 실시예에 따라 무효 화소(비-가시 영역)을 테스트하기 위한 흐름도이다.6 is a flowchart for testing an invalid pixel (non-visible region) according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따라 유효 화소(가시 영역)을 테스트하기 위한 흐름도이다.7 is a flowchart for testing an effective pixel (visible region) according to an embodiment of the present invention.

도 2를 참조하면, 도 2는 본 발명의 일 실시예에 따라 저온 폴리-Si 박막 트랜지스터 어레이(200)에 대한 테스트 회로의 접속 블록도이다. 열(column) 스위칭-트랜지스터(202)(혹은 독출/기입 스위칭 트랜지스터)의 게이트는, 열 스위칭 트랜지스터(202)의 게이트 제어회로(220)에 의해 스위치 온 혹은 스위치 오프 하여 소스/드레인으로부터 열, 예를 들면 열 n(n=1 내지 N, N은 전체 열)을 DC 충전 소스 혹은 테스트 회로에 접속하기 위해 제어되고, 화소 스위칭 트랜지스터(204)의 게이트는 행 k(k=1 내지 K, K는 전체 행)의 행 스위칭-트랜지스터(216)에 접속되고, 화소 스위칭 트랜지스터(204)의 소스는 열 스위칭-트랜지스터(202)의 드레인에 접속되고, 화소 스위칭 트랜지스터(204)의 드레인은 화소 커패시터의 양의 전극에 접속되고, 화소 커패시터의 음의 전극은 어레이의 코먼(common)(코먼 상의 Cs)에 접속되거나 열 k+1의 게이트 제어점(게이트 상의 Cs)에 접속된다. 열 스위칭-트랜지스터의 소스 및 화소 스위칭-트랜지스터의 소스 둘 다는 이들의 소스라인 기생 커패시터Csp(208)을 가지며, 이의 값은 화소 커패시터 Cs보다 훨씬 더 크며(Csp>>Cs), 충전 및 방전의 시정수(time constant)는 매우 크다. 열 1의 스위칭-트랜지스터(202)의 소스는 스위치(210)에 접속되고, 이 스위치는 위쪽으로 스위칭된다면 DC 충전 소스(214)에 접속되고 또는 아래쪽으로 스위칭된다면 감지 어레이(212)에 접속된다. 열 1의 스위칭 트랜지스터(202)의 게이트는 열 스위치의 제어회로(220)에 접속된다. 감지 어레이(212)는 본 발명의 특징 중 하나이며, 도 4에서 기술할 것이다. 감지 어레이(212)의 출력은 신호를 어레이 테스터에 전송하기 위해서 A/D 변환기(ADC)(218)의 샘플링/홀드 회로에 접속된다.Referring to FIG. 2, FIG. 2 is a block diagram of a test circuit for a low temperature poly-Si thin film transistor array 200 in accordance with one embodiment of the present invention. The gate of the column switching transistor 202 (or read / write switching transistor) is switched on or off by the gate control circuit 220 of the column switching transistor 202 to provide heat from the source / drain, eg For example, a column n (n = 1 to N, where N is the entire column) is controlled to connect a DC charging source or a test circuit, and the gate of the pixel switching transistor 204 has a row k (k = 1 to K, K being the Entire row) is connected to the row switching transistor 216, the source of the pixel switching transistor 204 is connected to the drain of the column switching transistor 202, and the drain of the pixel switching transistor 204 is equal to the amount of the pixel capacitor. The negative electrode of the pixel capacitor is connected to the common (Cs on the common) of the array or to the gate control point (Cs on the gate) of column k + 1. Both the source of the thermal switching transistor and the source of the pixel switching transistor have their source line parasitic capacitor C sp 208 whose value is much larger than the pixel capacitor C s (C sp >> C s ), And the time constant of discharge is very large. The source of the switching-transistor 202 of column 1 is connected to the switch 210, which is connected to the DC charging source 214 if switched up or to the sense array 212 if switched down. The gate of the switching transistor 202 in column 1 is connected to the control circuit 220 of the column switch. The sense array 212 is one of the features of the present invention and will be described in FIG. The output of sense array 212 is connected to the sampling / hold circuit of A / D converter (ADC) 218 to send a signal to the array tester.

도 3은 본 발명의 일 실시예에 따른 어레이 테스터 및 DUT(테스트하의 디바이스)의 접속 블록도(300)이다. 어레이 테스터(302)는 프로그램가능 전압 발생기(304), 파형 발생기(306), 정밀 측정유닛(308), 화소 프로세서(310) 및 중앙처리유닛/인터페이스(312)를 포함한다. 프로그램가능 전압 발생기로부터 발생되는 구동신호(316)는 필요한 전압, 예를 들면 충전전압, 트랜지스터들의 구동전압, 등을 DUT(314)에 공급한다. 테스트를 받는 디바이스는 예를 들면 액정 디스플레이(LCD) 패널, 유기 발광 다이오드 디스플레이(OLED) 패널 혹은 LCOS(실리콘 상에 액정) 패널일 수도 있을 것이다. 트랜지스터는, 예를 들면, 비정질 박막 트랜지스터, 폴리-Si 박막 트랜지스터 혹은 재결정화된 실리콘 박막 트랜지스터일 수도 있을 것이다. 파형 발생기(306)는 감지 증폭기(326)의 테스트 수행을 제어하기 위해서, 필요한 감지 증폭기 제어신호(318)를 발생한다. 화소 트랜지스터의 신호는 와이어(322)를 통해 스위치(210)(도 2 참조)로부터 감지 어레이(212)의 감지 증폭기(326)에 전송된다. 감지된 신호는 샘플링/홀드 회로(도시생략)를 통해 A/D 변환기(324)에 전송되고, 디지털 신호로 변환되고, 디지털 신호는 이어서 데이터 버스(320)를 통해 분석을 위해 화소 프로세서(310)에 전송되며, CPU(312)는 테스트 결과를 설명하기 위해 테스터용 리포트 혹은 테이블을 형성하기 위해서 테스트 결과들을 계산한다. 도 3의 회로접속은 종래 기술과 크게 다르지 않으나, 감지 증폭기의 구조만이 상이하며 테스트 방법이 동일하지 않다.3 is a connection block diagram 300 of an array tester and a DUT (device under test) in accordance with one embodiment of the present invention. The array tester 302 includes a programmable voltage generator 304, a waveform generator 306, a precision measurement unit 308, a pixel processor 310, and a central processing unit / interface 312. The drive signal 316 generated from the programmable voltage generator supplies the DUT 314 with the required voltage, such as a charging voltage, the drive voltage of the transistors, and the like. The device under test may be, for example, a liquid crystal display (LCD) panel, an organic light emitting diode display (OLED) panel or an LCOS (liquid crystal on silicon) panel. The transistor may be, for example, an amorphous thin film transistor, a poly-Si thin film transistor, or a recrystallized silicon thin film transistor. The waveform generator 306 generates the sense amplifier control signal 318 required to control the test performance of the sense amplifier 326. The signal of the pixel transistor is transmitted from the switch 210 (see FIG. 2) to the sense amplifier 326 of the sense array 212 via wire 322. The sensed signal is transmitted to the A / D converter 324 via a sampling / hold circuit (not shown), converted into a digital signal, and the digital signal is then passed through the data bus 320 to the pixel processor 310 for analysis. CPU 312 calculates the test results to form a report or table for the tester to describe the test results. The circuit connection of Fig. 3 is not significantly different from the prior art, but only the structure of the sense amplifier is different and the test method is not the same.

도 4는 본 발명의 일 실시예에 따른 감지 증폭기(400)의 전기회로를 도시한 것이다. 복수의 감지 증폭기(400)는 감지 증폭기 어레이(212)를 형성한다. 모든 감지 증폭기는, 트랜스-임피던스 증폭기(404), 기생용량 방전회로(402), A/D 변환기(410) 및 스위치들(SW1, SW2, SW3, SW4, SW5)을 포함한다. 기생용량에 대한 방전회로는 적분기이며, 연산 증폭기(406), 연산 커패시터 Cd(412), SW1 및 부하 저항기(416)로 구현된다. 연산 커패시터 Cd(412)의 값은 10pF보다 크다. 입력은 SW2를 통해 연산 증폭기(406)의 음의 입력에 접속되고, 양의 입력은 접지되고, 음의 입력은 Cd(412) 뿐만 아니라 SW1에 의해 출력에 접속되고, 출력은 부하 저항기(416)에 그리고 이어서 접지에 접속된다. SW1이 온 될 때, Cd(412)은 방전할 것이다. SW2가 온 될 때, 입력으로부터 기생용량의 전하는 변환(transformation), 즉 기생용량 방전을 수행할 것이다. 트랜스-임피던스 증폭기(404)는 적분기이며, 연산 증폭기(408), 연산 커패시터 Cint(414) 및 SW3으로 구현된다. 입력은 SW4를 통해 연산 증폭기(408)의 음의 입력에 접속되고, 양의 입력은 접지되고, 음의 입력은 Cint(414) 뿐만 아니라 SW3에 의해 출력에 접속되고, 출력은 샘플링/홀드 회로를 구비한 A/D 변환기(410)에 SW5를 통해 접속되고, A/D 변환기(410)의 출력(O/P)은 신호를 화소 프로세서에 제공한다. SW3이 온 될 때, Cint(414)의 전하는 방전할 것이다. SW3이 오프 될 때, SW4 및 SW5는 온 되고, 화소 저장 커패시터로부터의 충전전류는 적분될 수 있고, 이어서 샘플링/홀드 회로를 통해 A/D 변환기(410)에 전송되고, 이것은 디지털 신호로 변환할 것이다.4 illustrates an electrical circuit of a sense amplifier 400 in accordance with an embodiment of the present invention. The plurality of sense amplifiers 400 form a sense amplifier array 212. All sense amplifiers include a trans-impedance amplifier 404, a parasitic capacitance discharge circuit 402, an A / D converter 410 and switches SW1, SW2, SW3, SW4, SW5. The discharge circuit for the parasitic capacitance is an integrator and is implemented with an operational amplifier 406, an operational capacitor C d 412, SW1 and a load resistor 416. The value of operational capacitor C d 412 is greater than 10 pF. The input is connected to the negative input of the operational amplifier 406 through SW2, the positive input is grounded, the negative input is connected to the output by SW1 as well as the C d 412, and the output is connected to the load resistor 416. And then to ground. When SW1 is on, C d 412 will discharge. When SW2 is on, the charge of the parasitic capacitance from the input will perform a transformation, that is, a parasitic discharge. Trans-impedance amplifier 404 is an integrator and is implemented with operational amplifier 408, operational capacitor C int 414 and SW3. The input is connected to the negative input of the operational amplifier 408 through SW4, the positive input is grounded, the negative input is connected to the output by SW3 as well as C int 414, and the output is sampled / hold circuit It is connected to the A / D converter 410 having a through SW5, the output (O / P) of the A / D converter 410 provides a signal to the pixel processor. When SW3 is on, the charge of C int 414 will discharge. When SW3 is off, SW4 and SW5 are on, and the charging current from the pixel storage capacitor can be integrated and then sent to the A / D converter 410 via the sampling / hold circuit, which converts into a digital signal. will be.

도 5는 한 화소 용량을 테스트하기 위해 SW1 내지 SW5를 제어하기 위한 제어파형이다. 도 5(a)는 무효 화소(비-가시 영역)를 위한 제어 파형이고 도 5(b)는 유효 화소(가시 영역)을 위한 제어 파형이다. 작동은 다음 서술에서 설명될 것이다.5 is a control waveform for controlling SW1 to SW5 to test one pixel capacitance. FIG. 5A is a control waveform for an invalid pixel (non-visible region) and FIG. 5B is a control waveform for an effective pixel (visible region). The operation will be explained in the following description.

도 6은 본 발명의 일 실시예에 따른 무효 화소(비-가시 영역)를 테스트하기 위한 흐름도이다. 먼저 단계 602에서, 도 2를 참조하여, 열 n의 스위칭 트랜지스터를 온으로 설정하고, 모든 화소 트랜지스터들을 온 시키고, 열 n의 화소 저장 커패시터들을 충전하기 위해 스위치(210)를 DC 충전원에 접속하고, 충전된 후에 모든 화소 트랜지스터들을 오프 하고, 감지 증폭기 어레이(212)의 감지 증폭기(400)(도 4) 중 하나에 스위치(210)를 접속한다. 다시 도 6으로 가서, 단계 604에서, 현재 열 n, 행 k를 테스트하는 것으로 한다. 단계 606에서, 도 5(a)의 테스트 파형의 기간 T1을 사용하여, 이제 SW1 및 SW3이 온 되고, 도 4를 참조하면, 소스라인 기생용량(Csp), 방전회로(402) 및 감지 증폭기(404)의 연산 커패시터(Cd, Cint) 각각을 리셋한다(즉, 방전한다). 단계 608에서, 도 5의 기간 T2에서 SW2를 온으로 설정하고, SW1을 오프하여, Csp로부터의 전류가 방전회로(402)를 통해 방전하게 한다. 이것 또한 전하 이송이다. 이 단계는 무효 화소를 테스트하는 것이며, 결과는 필요하지 않으나, 테스트는 이 화소에 행해져야 하므로, 더 긴 기간동안 방전할 기회이며(즉, 더 긴 시간동안 SW2를 온 한다) 따라서 기생용량(Csp)은 방전하기에 충분한 시간을 갖는다. 단계 610에서, 도 5의 기간(T2)에서 SW4를 온으로 설정하고, 이제 감지 증폭기(404)를 시작하고 화소 저장 커패시터(Cs)로부터 전류를 적분하기 위해 화소 트랜지스터(204)를 온으로 설정한다(도 2). 작동시간은 Csp의 방전을 위한 시간과 겹치는 것에 유의한다(도 5의 제어 파형을 참조). 무효 화소를 테스트하는 것이 필요하지 않다면, 이 단계는 무시될 수 있고, 도 5(a)에 도시된 SW4의 점선처럼, SW4는 온 될 필요가 없다. 단계 612에서, 열 n, 행 (k+1)의 테스트를 수행한다.6 is a flowchart for testing an invalid pixel (non-visible region) according to an embodiment of the present invention. First, in step 602, referring to FIG. 2, the switch 210 is connected to a DC charging source to turn on the switching transistor of column n, turn on all the pixel transistors, and charge the pixel storage capacitors of column n. After charging, all pixel transistors are turned off and the switch 210 is connected to one of the sense amplifiers 400 (FIG. 4) of the sense amplifier array 212. 6, in step 604, the current column n, row k is tested. In step 606, using period T 1 of the test waveform of FIG. 5A, SW1 and SW3 are now on, and referring to FIG. 4, source line parasitic capacitance C sp , discharge circuit 402 and sensing. Each of the operational capacitors C d and C int of the amplifier 404 is reset (ie, discharged). In step 608, in the period T 2 of FIG. 5, SW2 is turned on and SW1 is turned off to cause the current from C sp to discharge through the discharge circuit 402. This is also charge transfer. This step is to test the invalid pixels, the result is not necessary, but the test should be done on this pixel, so it is an opportunity to discharge for a longer period of time (i.e. turn on SW2 for a longer time) and therefore the parasitic capacitance (C sp ) has sufficient time to discharge. In step 610, in the period T 2 of FIG. 5, SW4 is turned on, and now the pixel transistor 204 is turned on to start the sense amplifier 404 and integrate the current from the pixel storage capacitor C s . It is set (FIG. 2). Note that the operating time overlaps with the time for discharge of C sp (see control waveform in FIG. 5). If it is not necessary to test the invalid pixels, this step can be ignored, and SW4 does not need to be turned on, as is the dotted line of SW4 shown in Fig. 5A. In step 612, a test of column n, row (k + 1) is performed.

도 7은 본 발명의 일 실시예에 따른 유효 화소(가시 영역)를 테스트하기 위한 흐름도이다. 단계들 702 및 704는 단계들 602 및 604와 동일하다. 단계 706에서, 도 5(b)의 테스트 파형의 기간(T1)을 사용하여, 이제 SW1 및 SW3이 온 되고, 도 4를 참조하면, 소스라인 기생용량(Csp), 방전회로(402) 및 감지 증폭기(404)의 연산 커패시터(Cd, Cint) 각각을 리셋한다(즉, 방전한다). 단계 708에서, 감지 증폭기(404)를 시작하기 위해서 도 5의 기간(T2)에서 SW4를 온으로 설정한다. 도 2를 참조하면, 이제 열 n, 행 k의 화소 트랜지스터(204)를 온으로 설정하여, 화소 저장 커패시터(206)의 전하로부터 전류를 적분한다. 적분된 전압은 100mV보다 크다. 이 신호전압은 종래 기술에 의해 얻어진 결과들보다 수백 배 더 크다. 신뢰성이 증가된다. 단지 한번의 테스트만으로 각 화소에 대한 정밀한 결과를 얻는데 충분하다. 이것은 인력 및 시간을 절약할 것이다. 단계 710에서, 도 5의 기간(T3)에서, 샘플링/홀드 회로를 시작하기 위해서 SW5를 온으로 설정하고, 적분된 전압은 ADC에 전송되어 화소 프로세서(310)에 의한 처리를 위해 디지털 출력으로 변환된다. 단계 712에서, 도 5의 기간(T4)에서, 전하 이송을 처리하기 위해 SW2를 온으로, SW1을 오프로 설정한다. 이 단계의 목적은 다음과 같다. 화소 저장 커패시터가 감지 증폭기(404)에 방전할 때, 열 n의 소스라인을 매우 약간 충전한다. k가 증가함에 따라, 열 n의 기생용량에 전하는 축적될 것이며, 이것은 테스트 정밀성에 영향을 미칠 것이다. 이 단계는 이러한 현상을 정정한다. 테스트 시간을 감소시키고 테스트 효율을 증가시키기 위해서 무효 화소들의 방전기간에 비해 방전기간이 명백히 감소되는 것에 유념해 둘 가치가 있다. 단계 712는 다음 화소(즉, 열 n, 행 (k+1))의 측정을 준비한다. 이송이 행해졌기 때문에, 테스트는 다음 화소를 테스트하기 위해 즉시 단계 714로 갈 수도 있다.7 is a flowchart for testing an effective pixel (visible region) according to an embodiment of the present invention. Steps 702 and 704 are the same as steps 602 and 604. In step 706, using the period T 1 of the test waveform of FIG. 5B, SW1 and SW3 are now on, and referring to FIG. 4, the source line parasitic capacitance C sp , the discharge circuit 402. And each of the operational capacitors C d and C int of the sense amplifier 404 (ie, discharge). In step 708, SW4 is turned on in the period T 2 of FIG. 5 to start the sense amplifier 404. Referring now to FIG. 2, the pixel transistors 204 in columns n and k are now turned on to integrate current from the charge of the pixel storage capacitor 206. The integrated voltage is greater than 100mV. This signal voltage is hundreds of times larger than the results obtained by the prior art. Reliability is increased. Only one test is sufficient to obtain precise results for each pixel. This will save manpower and time. In step 710, in period T 3 of FIG. 5, SW5 is turned on to start the sampling / hold circuit, and the integrated voltage is sent to the ADC to a digital output for processing by the pixel processor 310. Is converted. In step 712, in the period T 4 of FIG. 5, SW2 is turned on and SW1 is turned off to process the charge transfer. The purpose of this step is to: When the pixel storage capacitor discharges to the sense amplifier 404, it charges the source line of column n very slightly. As k increases, the charge on the parasitic capacity of column n will accumulate, which will affect test precision. This step corrects this phenomenon. It is worth noting that the discharge period is clearly reduced compared to the discharge period of the invalid pixels in order to reduce the test time and increase the test efficiency. Step 712 prepares to measure the next pixel (i.e. column n, row (k + 1)). Since the transfer was done, the test may immediately go to step 714 to test the next pixel.

발명의 구체적인 실시예들이 개시되었을지라도, 발명의 정신 및 범위 내에서, 여기 개시된 구체적인 실시예들의 형태 및 상세에 대해 약간의 변경들이 행해질 수 있음을 당업자들은 알 것이다. 위에 제시된 실시예들은 단지 예를 들기 위한 것이고 첨부된 청구항들의 범위를 제한하기 위해 취해진 것은 아니다.Although specific embodiments of the invention have been disclosed, those skilled in the art will recognize that, within the spirit and scope of the invention, some changes may be made to the form and details of the specific embodiments disclosed herein. The embodiments set forth above are merely illustrative and are not intended to limit the scope of the appended claims.

Claims (14)

박막 트랜지스터 디스플레이 어레이의 수율(yield)을 테스트하기 위해 사용하는, 박막 트랜지스터 디스플레이 어레이 테스트를 위한 테스트 회로에 있어서,A test circuit for testing a thin film transistor display array, which is used to test the yield of a thin film transistor display array, 전력을 제공하고, 신호파형을 테스트하고, 테스트 결과들을 분석, 계산 및 저장하기 위한 어레이 테스터;An array tester for providing power, testing signal waveforms, and analyzing, calculating, and storing test results; 상기 박막 트랜지스터 디스플레이 어레이를 유지하는 테스트하의 디바이스(DUT) 플랫폼으로서, 상기 어레이 테스터에 의해 상기 플랫폼 및 감지 증폭기에 제어 신호를 제공하는, DUT 플랫폼;A device under test (DUT) platform for holding said thin film transistor display array, said DUT platform providing control signals to said platform and sense amplifiers by said array tester; 박막 트랜지스터들의 소스라인의 기생용량을 이송(방전)하고 화소 저장 커패시터의 전하 전류를 적분하는 감지 증폭기 어레이;를 포함하며,And a sense amplifier array configured to transfer (discharge) parasitic capacitances of the source lines of the thin film transistors and integrate charge currents of the pixel storage capacitor. 상기 감지 증폭기 어레이는 복수의 트랜스-임피던스 증폭기 유닛들 및 복수의 기생용량 방전회로들로 구성되고, 상기 감지 증폭기 어레이는:The sense amplifier array consists of a plurality of trans-impedance amplifier units and a plurality of parasitic capacitance discharge circuits, wherein the sense amplifier array comprises: 제1 연산 증폭기, 제1 스위치, 제2 스위치 및 제1 연산 커패시터로 구성되는 트랜스-임피던스 증폭기로서, 상기 제1 연산 커패시터는 상기 제1 연산 증폭기의 출력을 상기 제1 연산 증폭기의 음의 입력(negative input)에 피드백하고, 상기 제1 스위치는 상기 제1 연산 커패시터를 방전을 위한 단락회로가 되도록 상기 제1 연산 증폭기의 상기 출력 및 음의 입력에 접속하며, 상기 제2 스위치는 입력 스위치로서 상기 화소 저장 커패시터에 접속 혹은 단절시키며, 상기 트랜스-임피던스 증폭기는 적분회로를 형성하며, 상기 제1 연산 증폭기의 출력은 출력 스위치를 통해 샘플링/홀드 회로에 전송되어 디지털 신호로 변환되는 것인, 상기 트랜스-임피던스 증폭기;A trans-impedance amplifier comprising a first operational amplifier, a first switch, a second switch, and a first operational capacitor, wherein the first operational capacitor is configured to output an output of the first operational amplifier to a negative input of the first operational amplifier. feedback to the negative input, the first switch connects the first operational capacitor to the output and the negative input of the first operational amplifier to be a short circuit for discharge, the second switch being the input switch. The trans-impedance amplifier forms an integrating circuit, the output of the first operational amplifier being transmitted to a sampling / hold circuit through an output switch and converted into a digital signal. An impedance amplifier; 제2 연산 증폭기, 제3 스위치, 제4 스위치 및 제2 연산 커패시터로 구성된 상기 박막 트랜지스터의 상기 소스라인의 기생용량에 대한 방전회로로서, 상기 연산 커패시터는 상기 제2 연산 증폭기의 출력을 상기 제2 연산 증폭기의 음의 입력에 피드백하고, 상기 제3 스위치는 상기 제2 연산 커패시터를 방전을 위한 단락회로가 되도록 상기 제2 연산 증폭기의 상기 출력 및 음의 입력에 접속하며, 제4 스위치는 입력스위치로서, 상기 박막 트랜지스터들의 상기 소스라인의 상기 기생용량에 접속 혹은 단절시키며, 부하저항은 상기 제2 연산 증폭기의 출력을 접지에 접속하고, 상기 방전회로는 상기 기생용량에 대한 방전 루트를 형성하는 것인, 상기 방전회로; A discharge circuit for the parasitic capacitance of the source line of the thin film transistor including a second operational amplifier, a third switch, a fourth switch, and a second operational capacitor, the operational capacitor configured to output an output of the second operational amplifier to the second operational amplifier; Feedback to a negative input of an operational amplifier, the third switch connects the second operational capacitor to the output and the negative input of the second operational amplifier to be a short circuit for discharge, and a fourth switch is an input switch Wherein the load resistor connects the output of the second operational amplifier to ground and the discharge circuit forms a discharge route for the parasitic capacitance. Phosphorus; 를 포함하는, 테스트 회로.Including, a test circuit. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 액정 디스플레이(LCD) 패널인, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is a liquid crystal display (LCD) panel. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 유기 발광 다이오드 디스플레이(OLED) 패널인, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is an organic light emitting diode display (OLED) panel. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 LCOS(실리콘 상의 액정) 패널인, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is an LCOS (liquid crystal on silicon) panel. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 비정질 박막 트랜지스터들에 의해 형성되는, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is formed by amorphous thin film transistors. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 폴리-Si 박막 트랜지스터에 의해 형성되는, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is formed by a poly-Si thin film transistor. 제1항에 있어서, 상기 박막 트랜지스터 디스플레이 어레이는 재결정화된 실리콘 박막 트랜지스터에 의해 형성되는, 테스트 회로.The test circuit of claim 1, wherein the thin film transistor display array is formed by recrystallized silicon thin film transistors. 제1항에 있어서, 상기 제1, 제2, 제3, 및 제4 스위치들은 상기 어레이 테스터의 프로그램가능 출력파형에 의해 제어되는, 테스트 회로.The test circuit of claim 1, wherein the first, second, third, and fourth switches are controlled by a programmable output waveform of the array tester. 제1항에 있어서, 상기 트랜스-임피던스 증폭기의 상기 연산 커패시터의 용량은 1pf 내지 100pf인, 테스트 회로.The test circuit of claim 1, wherein the capacitance of the operational capacitor of the trans-impedance amplifier is between 1 pf and 100 pf. 제1항에 있어서, 상기 방전회로의 상기 연산 커패시터의 용량은 10pf보다 큰, 테스트 회로.The test circuit of claim 1, wherein a capacity of the operational capacitor of the discharge circuit is greater than 10 pf. 박막 트랜지스터 디스플레이 어레이의 무효 화소(비-가시 영역)에 대한 테스트 방법에 있어서,A test method for an invalid pixel (non-visible region) of a thin film transistor display array, 화소 스위치 트랜지스터들을 통해 상기 박막 트랜지스터 디스플레이 어레이의 제n 열의 화소 저장 커패시터들을 Vs의 충전전압으로 충전하고, 충전 후에 상기 화소 스위치 트랜지스터들을 개방회로가 되게 하는 단계;Charging pixel storage capacitors of an nth column of the thin film transistor display array to a charging voltage of V s through pixel switch transistors, and causing the pixel switch transistors to be open circuit after charging; 감지 증폭기들 및 방전회로들의 단락회로 스위치들을 스위칭 온 하여 상기 감지 증폭기들 및 상기 방전회로들의 연산 커패시터들을 방전하는 단계;Switching on short circuit switches of sense amplifiers and discharge circuits to discharge operational capacitors of the sense amplifiers and the discharge circuits; 상기 방전 회로들의 입력 스위치들을 스위칭 온 하고, 단락회로 스위치들을 스위치 오프하여 상기 박막 트랜지스터 디스플레이 어레이의 기생용량을 방전(전하를 이송)하는 단계;Switching on input switches of the discharge circuits and switching off short-circuit switches to discharge (charge transfer) parasitic capacitance of the thin film transistor display array; 상기 감지 증폭기들의 입력 스위치들을 스위치 온 하여 상기 감지 증폭기의 작동을 시작하고, 열 n 및 행 k의 화소 저장 커패시터로부터의 임의의 전류를 적분하고 상기 적분된 전류의 결과는 출력하지 않는 단계;Switching on input switches of the sense amplifiers to start operation of the sense amplifiers, integrating any current from pixel storage capacitors in columns n and k and outputting the result of the integrated current; 다음 화소(열 n 및 행 (k+1))을 테스트하는 단계;Testing the next pixel (column n and row (k + 1)); 를 포함하는, 테스트 방법.Including, the test method. 박막 트랜지스터 디스플레이 어레이의 유효 화소(가시 영역)에 대한 테스트 방법에 있어서,A test method for an effective pixel (visible region) of a thin film transistor display array, 화소 스위치 트랜지스터들을 통해 상기 박막 트랜지스터 디스플레이 어레이의 제n 열의 화소 저장 커패시터들을 Vs의 충전전압으로 충전하고, 충전 후에 상기 화소 스위치 트랜지스터들을 개방회로가 되게 하는 단계;Charging pixel storage capacitors of an nth column of the thin film transistor display array to a charging voltage of V s through pixel switch transistors, and causing the pixel switch transistors to be open circuit after charging; 감지 증폭기들 및 방전회로들의 단락회로 스위치들을 스위칭 온 하여 상기 감지 증폭기들 및 상기 방전회로들의 연산 커패시터들을 방전하는 단계;Switching on short circuit switches of sense amplifiers and discharge circuits to discharge operational capacitors of the sense amplifiers and the discharge circuits; 감지 증폭기들의 입력 스위치들을 스위칭 온 하여 상기 감지 증폭기의 작동을 시작하고, 열 n 및 행 k의 화소 저장 커패시터로부터의 임의의 전류를 적분하여 전압 Vd를 적분하는 단계;Initiating operation of the sense amplifier by switching on input switches of sense amplifiers, integrating a voltage V d by integrating any current from the pixel storage capacitors in columns n and row k; 방전회로들의 입력 스위치들을 스위치 온 하고, 방전회로들의 단락회로 스위치를 스위치 오프하고, 다음 화소의 테스트를 위해서, 상기 박막 트랜지스터 디스플레이 어레이의 기생용량을 방전하는(전하 이송) 단계; Switching on input switches of the discharge circuits, switching off the short circuit switch of the discharge circuits, and discharging (charge transfer) the parasitic capacitance of the thin film transistor display array for the next pixel test; 다음 화소(열 n 및 행 (k+1))를 테스트하는 단계;Testing the next pixel (column n and row (k + 1)); 를 포함하는, 테스트 방법.Including, the test method. 제11항 또는 제12항에 있어서, 상기 화소 커패시터들의 상기 충전전압 Vs는 2볼트 내지 10볼트인, 테스트 방법.The test method according to claim 11 or 12, wherein the charging voltage V s of the pixel capacitors is 2 to 10 volts. 제12항에 있어서, 상기 적분된 전압 Vd는 100mV보다 큰, 테스트 방법.The method of claim 12, wherein the integrated voltage V d is greater than 100 mV.
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