KR20090103331A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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KR20090103331A
KR20090103331A KR1020080028866A KR20080028866A KR20090103331A KR 20090103331 A KR20090103331 A KR 20090103331A KR 1020080028866 A KR1020080028866 A KR 1020080028866A KR 20080028866 A KR20080028866 A KR 20080028866A KR 20090103331 A KR20090103331 A KR 20090103331A
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contact material
contact
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contact hole
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KR1020080028866A
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김은수
정철모
김정근
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A semiconductor device and manufacturing method thereof are provided to improve the reliability of the process and to improve the align margin. CONSTITUTION: The contact hole is formed within the first interlayer insulating film(220) formed in upper part of the semiconductor substrate(210). The first contact material(240b) is formed to fill the lower part of the contact hole. The phase change material layer is formed along the surface of the first contact material and the contact hole. The first thermal process is performed on the semiconductor substrate including the phase change material layer. The first contact material is changed into the first phase. The second thermal process is performed on the semiconductor substrate including the first contact material phase-changed the first. The first contact material is changed into the second phase. The second contact material(280) is formed to fill the contact hole of the first contact material.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method thereof

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 콘택 형성 공정 시 콘택 홀 갭필(gap-fill) 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same, which can improve contact hole gap-fill characteristics during a contact forming process.

플래시 메모리는 휴대폰, PDA, 카메라, 게임기 그리고 MP3 등과 같은 휴대기기의 출현으로 지난 몇 년간 폭발적인 성장을 하고 있다. 또한, IT 기술과 가전 기술의 발달과 더불어서 플래시 메모리는 이들 분야의 저장 매체로서 지속적인 각광을 받고 있다. 특히, 플래시 메모리는 비휘발성 및 저 전력 소모 특성으로 이런 응용에 적합하여 각종 휴대기기의 주 기억 소자로 사용되기 시작하였으며 최근의 수요에 부응하여 플래시 메모리의 집적도를 향상시키는 연구를 많이 하고 있다. 최근에는 60nm급 또는 그 이하의 채널 길이를 갖는 플래시 메모리 소자 기술을 개발하여 4Gb 또는 그 이상의 집적도를 갖는 플래시 메모리가 개발되고 있다. 이처럼, 소자가 급속하게 고집적화되어 감에 따라 하부 소자와 상부 배선 사이의 다층 구조로 인하여 콘택의 높이는 증가하게 된다. Flash memory has exploded in the last few years with the advent of mobile devices such as mobile phones, PDAs, cameras, game consoles and MP3s. In addition, with the development of IT technology and consumer electronics technology, flash memory is in the spotlight as a storage medium in these fields. In particular, the flash memory is suitable for such applications due to its non-volatile and low power consumption characteristics, and is being used as a main memory device of various portable devices. Recently, flash memory devices having a channel length of 60 nm or less have been developed to develop a flash memory having a 4Gb or higher density. As the device is rapidly integrated, the height of the contact increases due to the multilayer structure between the lower device and the upper wiring.

이하, 일반적인 콘택을 형성하는 방법을 간략하게 설명하면 다음과 같다.Hereinafter, a brief description of a method of forming a general contact as follows.

소정의 구조가 형성된 반도체 기판 상부에 층간 절연막 및 포토레지스트 패턴을 형성한 후 포토레지스트 패턴을 마스크로 층간 절연막을 식각하여 콘택 홀을 형성한다. 이어서, 포토레지스트 패턴을 제거한 후 콘택 홀을 포함한 반도체 기판 상부에 확산 방지막을 형성한다. 이때, 확산 방지막은 티타늄 질화막(TiN)으로 형성할 수 있다. 이후, 콘택 홀이 채워지도록 전체 구조 상부에 텅스텐(W)막을 형성한다. 이때, 텅스텐(W)막은 스텝 커버리지(step coverage) 특성이 우수한 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성한다. After forming the interlayer insulating film and the photoresist pattern on the semiconductor substrate having a predetermined structure, the contact hole is formed by etching the interlayer insulating film using the photoresist pattern as a mask. Subsequently, after the photoresist pattern is removed, a diffusion barrier layer is formed on the semiconductor substrate including the contact hole. In this case, the diffusion barrier layer may be formed of a titanium nitride layer (TiN). Thereafter, a tungsten (W) film is formed on the entire structure to fill the contact holes. At this time, the tungsten (W) film is formed using a chemical vapor deposition (CVD) method having excellent step coverage.

여기서, 상기의 CVD 방식을 이용한 티타늄 질화막(TiN) 형성 공정은 60% 정도의 스텝 커버리지를 나타내고 있다. 즉, 콘택 홀 하부에 증착되는 두께보다 콘택 홀 상부에 증착되는 두께가 더 두껍게 증착되어 콘택 홀 상부 폭이 급격하게 감소하는 오버행(overhang)이 형성되어 콘택 홀 갭필 불량이 발생하게 된다. 이로 인하여, 콘택 홀 상부에 오버행을 갖는 상태에서 콘택 홀을 채우기 위한 텅스텐(W) 형성 공정을 진행하면 콘택 홀 하부 영역이 정상적으로 채워지지 않으며, 콘택 홀 상부 영역이 텅스텐(W)으로 먼저 채워져 텅스텐막의 심(seam) 또는 보이드(void)가 증가하는 문제가 발생한다. 이러한 문제는 후속의 텅스텐막에 대한 평탄화 공정 시 사용되는 슬러리(slurry)에 포함된 H2O2로 인하여 도 1에서 보듯이, 텅스텐막의 로스(loss, A)가 발생하는 원인이 된다. 또한, 폴리실리콘막을 이용한 콘택 플러그 형성 시에는 폴리실리콘막의 비저항 문제로 만족하는 특성 확보가 어려운 문제가 있었다.Here, the titanium nitride film (TiN) forming process using the CVD method exhibits about 60% step coverage. That is, an overhang is formed in which the thickness deposited on the contact hole is thicker than the thickness deposited on the bottom of the contact hole, thereby rapidly decreasing the width of the upper contact hole, resulting in a defective contact hole gap fill. Therefore, when the tungsten (W) forming process is performed to fill the contact hole in the state where the contact hole is overhanged, the lower contact hole region is not normally filled, and the upper contact hole region is first filled with tungsten (W), thereby The problem is that seams or voids increase. This problem causes the loss of the tungsten film, as shown in FIG. 1, due to the H 2 O 2 contained in the slurry used in the subsequent planarization of the tungsten film. In addition, when forming a contact plug using a polysilicon film, there is a problem that it is difficult to secure a characteristic satisfying the specific resistance problem of the polysilicon film.

따라서, 전술한 바와 같이, 고집적 소자의 특성상 콘택 간 절연을 위한 스페이스(space) 확보의 어려움과 함께 하부 CD(Critical Demension) 확보의 어려움이 있었다. 즉, 콘택 사이즈가 줄어들면서 정상적인 콘택 프로파일(profile)을 형성하는 것이 어렵게 되며, 이로 인하여 소자 동작이 제대로 되지 않아 소자 특성을 저하시키는 문제가 있었다.Therefore, as described above, due to the characteristics of the highly integrated device, there is a difficulty in securing a space for insulation between the contacts and securing a lower critical dimension (CD). That is, it is difficult to form a normal contact profile as the contact size decreases, and thus, there is a problem in that device operation is not performed properly, thereby degrading device characteristics.

전술한 문제를 해결하기 위해 본 발명은, 드레인 콘택 형성 공정 시 드레인 콘택 홀 갭필(gap-fill) 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 목적이 있다.In order to solve the above problems, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can improve the drain contact hole gap-fill (gap-fill) characteristics during the drain contact forming process.

전술한 목적을 달성하기 위해 본 발명은, 반도체 기판 상부에 형성된 제1 층간 절연막 내에 콘택 홀을 형성하는 단계; 상기 콘택 홀의 하부가 채워지도록 제1 콘택물질막을 형성하는 단계; 상기 제1 콘택물질막 상부 및 상기 상부로 노출된 상기 콘택 홀의 표면을 따라 상변화물질막을 형성하는 단계; 상기 상변화물질막을 포함한 상기 반도체 기판에 대해 제1 차 열처리 공정을 실시하여 상기 제1 콘택물질막을 제1 차 상변화 시키는 단계; 상기 상변화 되지 않은 상기 제1 콘택 물질막을 제거하는 단계; 상기 제1 차 상변화된 상기 제1 콘택물질막을 포함한 상기 반도체 기판에 대해 제2 차 열처리 공정을 실시하여 상기 제1 차 상변화된 제1 콘택물질막을 제2 차 상변화시키는 단계; 및 상기 제2 차 상변화된 제1 콘택물질막 상부의 상기 콘택 홀을 채우도록 제2 콘택물질막을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention comprises the steps of forming a contact hole in the first interlayer insulating film formed on the semiconductor substrate; Forming a first contact material film to fill a lower portion of the contact hole; Forming a phase change material film on the upper surface of the first contact material film and on the surface of the contact hole exposed to the upper portion; Performing a first heat treatment process on the semiconductor substrate including the phase change material film to change the first contact material film firstly; Removing the first contact material layer which is not phase changed; Performing a second heat treatment process on the semiconductor substrate including the first phase change first contact material layer to change the first phase change first contact material layer to a second phase change; And forming a second contact material film to fill the contact hole on the second phase-change first contact material film.

본 발명에서, 상기 제1 콘택물질막은 폴리실리콘막으로 형성된다.In the present invention, the first contact material film is formed of a polysilicon film.

본 발명에서, 상기 제1 콘택물질막은 상기 콘택 홀 전체 높이의 30 내지 40% 높이로 잔류하도록 형성된다.In the present invention, the first contact material film is formed to remain at 30 to 40% of the height of the entire contact hole.

본 발명에서, 상기 상변화물질막은 코발트막으로 형성된다.In the present invention, the phase change material film is formed of a cobalt film.

본 발명에서, 상기 상변화물질막은 200 내지 300Å 두께로 형성된다.In the present invention, the phase change material film is formed to a thickness of 200 to 300Å.

본 발명에서, 상기 상변화물질막은 CVD 또는 PVD 방법을 이용하여 형성된다.In the present invention, the phase change material film is formed using a CVD or PVD method.

본 발명에서, 상기 상변화물질막을 형성하는 단계 후에, 상기 상변화물질막 상에 캡핑막을 형성하는 단계를 더 포함한다.In the present invention, after the forming of the phase change material film, the method may further include forming a capping film on the phase change material film.

본 발명에서, 상기 상변화물질막 및 상기 캡핑막 형성 시 인시튜로 진행된다.In the present invention, the phase change material film and the capping film are formed in situ in progress.

본 발명에서, 상기 캡핑막은 티타늄질화막으로 형성된다.In the present invention, the capping film is formed of a titanium nitride film.

본 발명에서, 상기 캡핑막은 100 내지 150Å로 형성된다.In the present invention, the capping film is formed of 100 to 150Å.

본 발명에서, 상기 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시된다.In the present invention, the first heat treatment process is carried out at a temperature of 450 to 600 ℃.

본 발명에서, 상기 제1 차 열처리 공정으로 상기 제1 콘택물질막이 상기 제1 차 상변화되어 CoSi막으로 형성된다.In the present invention, the first contact material film is changed to the first phase by the first heat treatment process to form a CoSi film.

본 발명에서, 상기 제2 차 열처리 공정은 800 내지 950℃ 온도에서 실시된다.In the present invention, the second heat treatment process is carried out at a temperature of 800 to 950 ℃.

본 발명에서, 상기 제2 차 열처리 공정으로 상기 제1 차 상변화된 상기 제1 콘택물질막이 상기 제2 차 상변화되어 CoSi2막으로 형성된다.In the present invention, the first contact material film, which is changed in the first phase by the second heat treatment process, is formed as a CoSi 2 film by changing the second phase.

본 발명에서, 상기 제2 차 상변화시키는 단계 후에, 상기 제2 차 상변화된 제1 콘택물질막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 베리어막을 형성하는 단계를 더 포함한다.In the present invention, after the second phase change, the method may further include forming a barrier film along the upper surface of the second phase change first contact material layer and the surface of the contact hole exposed to the upper phase change.

본 발명에서, 상기 베리어막은 티타늄질화막으로 형성된다.In the present invention, the barrier film is formed of a titanium nitride film.

본 발명에서, 상기 제2 콘택물질막은 텅스텐막으로 형성된다.In the present invention, the second contact material film is formed of a tungsten film.

본 발명에서, 상기 제2 콘택물질막을 형성하는 단계 후에, 상기 제2 콘택물질막을 포함한 상기 반도체 기판상에 제2 층간절연막을 형성하는 단계를 더 포함한다.In an embodiment, after the forming of the second contact material film, the method may further include forming a second interlayer insulating film on the semiconductor substrate including the second contact material film.

본 발명에서, 상기 제2 콘택물질막을 형성하는 단계는, 상기 제2 차 상변화된 상기 제1 콘택물질막 상부의 상기 콘택 홀이 채워지도록 제2 콘택물질막을 형성하는 단계; 및 상기 제1 층간절연막이 노출되도록 상기 제2 콘택물질막을 평탄화하는 단계를 포함한다.In the present invention, the forming of the second contact material film may include forming a second contact material film to fill the contact hole above the second phase-change first contact material film; And planarizing the second contact material film to expose the first interlayer insulating film.

또한, 본 발명은, 반도체 기판 상부에 형성된 층간 절연막 내에 콘택 홀을 형성하는 단계; 상기 콘택 홀의 하부가 채워지도록 코발트실리사이드막을 형성하는 단계; 상기 코발트실리사이드막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 금속베리어막을 형성하는 단계; 및 상기 코발트실리사이드막 상부의 상기 콘택 홀을 채우도록 상기 금속베리어막 상에 텅스텐막을 형성하는 단계를 포함한다.In addition, the present invention includes the steps of forming a contact hole in the interlayer insulating film formed on the semiconductor substrate; Forming a cobalt silicide layer to fill a lower portion of the contact hole; Forming a metal barrier layer on the cobalt silicide layer and along the surface of the contact hole exposed to the upper portion; And forming a tungsten film on the metal barrier film so as to fill the contact hole above the cobalt silicide film.

또한, 본 발명에 의해 형성된 반도체 소자는, 반도체 기판 상부에 형성된 층간 절연막 내의 콘택 홀; 상기 콘택 홀의 하부가 채워지도록 형성된 제1 콘택물질막; 상기 제1 콘택물질막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 형성된 금속베리어막; 및 상기 제1 콘택물질막 상부의 상기 콘택 홀을 채우도록 상기 금속베리어막 상에 형성된 제2 콘택물질막을 포함한다.In addition, the semiconductor device formed by the present invention comprises: a contact hole in an interlayer insulating film formed on the semiconductor substrate; A first contact material film formed to fill a lower portion of the contact hole; A metal barrier layer formed on the first contact material layer and along the surface of the contact hole exposed to the upper portion; And a second contact material film formed on the metal barrier film to fill the contact hole on the first contact material film.

본 발명에서, 상기 제1 콘택물질막은 코발트실리사이드막으로 형성된 반도체 소자를 포함한다.In the present invention, the first contact material layer includes a semiconductor device formed of a cobalt silicide layer.

본 발명에서, 상기 제1 콘택물질막은 상기 콘택 홀 전체 높이의 30 내지 40% 높이로 잔류하도록 형성된 반도체 소자를 포함한다.In an embodiment, the first contact material layer includes a semiconductor device formed to remain at a height of 30 to 40% of the entire height of the contact hole.

본 발명에서, 상기 금속베리어막은 티타늄질화막으로 형성된 반도체 소자를 포함한다.In the present invention, the metal barrier film includes a semiconductor device formed of a titanium nitride film.

본 발명에서, 상기 제2 콘택물질막은 텅스텐막으로 형성된 반도체 소자를 포함한다.In the present invention, the second contact material film includes a semiconductor device formed of a tungsten film.

본 발명에 따르면, 고집적 소자를 구현하기 위한 낸드 플래시 메모리 소자의 드레인 콘택 형성 시 종횡비가 증가된 콘택 홀 하부에 코발트 실리사이드막을 형성함으로써 하부 CD(Critical Demension) 확보의 어려움에 기인한 콘택 홀 매립 특성을 개선할 수 있다. 이후, 코발트실리사이드막으로 이루어진 제1 콘택 물질막 상에 텅스텐막으로 이루어진 제2 콘택물질막을 형성하여 적층막 구조의 콘택을 형성함으로써 전기적 특성이 향상된 오믹 콘택(ohmic contact)을 구현할 수 있다. According to the present invention, a cobalt silicide layer is formed under a contact hole having an increased aspect ratio when forming a drain contact of a NAND flash memory device for implementing a highly integrated device, thereby improving contact hole filling characteristics due to difficulty in securing a lower CD (Critical Demension). It can be improved. Subsequently, an ohmic contact having improved electrical characteristics may be realized by forming a second contact material film made of a tungsten film on the first contact material film made of a cobalt silicide film to form a contact having a laminated film structure.

따라서, 후속의 비트 라인 형성에 있어 정렬 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있으며, 향후 고집적 로직 소자 및 플래시 메모리 소자에서 광범위하게 적용될 수 있다. Therefore, it is possible to secure alignment margin in subsequent bit line formation, thereby improving process reliability, and may be widely applied in high density logic devices and flash memory devices in the future.

도 1은 종래 기술에 따른 반도체 소자의 제조 과정에서 발생한 문제를 나타내는 예시도이다.1 is an exemplary view showing a problem occurring in the manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.2A through 2K are sequential cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

210 : 반도체 기판 214 : 접합 영역210: semiconductor substrate 214: junction region

220 : 제1 층간 절연막 230 : 콘택 홀 220: first interlayer insulating film 230: contact hole

240 : 제1 콘택물질막 240: first contact material film

240a : 제1 차 상변화된 제1 콘택물질막 240a: first phase change first contact material film

240b : 제2 차 상변화된 제1 콘택물질막240b: second phase-changed first contact material film

250 : 상변화물질막 260 : 캡핑막250: phase change material film 260: capping film

270 : 베리어막 280 : 제2 콘택물질막270: barrier film 280: second contact material film

290 : 제2 층간 절연막290: second interlayer insulating film

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 자세히 설명한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.2A through 2K are sequential cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 접합 영역(214)이 형성된 반도체 기판(210) 상부에 제1 층간 절연막(220)을 형성한 후, 접합 영역(214)이 노출되도록 제1 층간 절연막(220)에 콘택 홀(230)을 형성한다. 이때, 제1 층간 절연막(220) 하부에 실제 소자 특성을 구현하기 위한 다층막(미도시)이 존재할 수 있다. 즉, 소정의 하부 구조물(미도시)을 포함하는 반도체 기판(210) 상에 제1 층간 절연막(220)을 형성한 후, 제1 층간 절연막(220) 내에 콘택 홀(230)을 형성하도록 제1 층간 절연막(220)을 식각하기 위하여 제1 층간 절연막(220) 상에 다층의 하드마스크막(미도시) 예를 들어, 제1 실리콘산화질화막(미도시)/비정질카본막(미도시)/제2 실리콘산화질화막(미도시)을 형성할 수 있다. 이어서, 제2 실리콘산화질화막 상에 노광 및 현상 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 이러한 감광막 패턴에 따라 다층의 하드마스크막을 순차적으로 패터닝하여 다층의 하드마스크막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 제거한 후, 다층의 하드마스크막 패턴에 따라 제1 층간 절연막(220)을 식각하여 콘택 홀(230)을 형성한다. 이때, 본 발명의 목적에 따라 콘택 홀(230)은 낸드 플래시 메모리 소자의 드레인 콘택 홀이 될 수 있다.Referring to FIG. 2A, after the first interlayer insulating layer 220 is formed on the semiconductor substrate 210 on which the junction region 214 is formed, a contact hole is formed in the first interlayer insulating layer 220 to expose the junction region 214. To form 230. In this case, a multilayer film (not shown) may exist under the first interlayer insulating film 220 to implement actual device characteristics. That is, after the first interlayer insulating layer 220 is formed on the semiconductor substrate 210 including a predetermined lower structure (not shown), the first interlayer insulating layer 220 forms the contact hole 230 in the first interlayer insulating layer 220. In order to etch the interlayer insulating film 220, a multi-layer hard mask film (not shown), for example, a first silicon oxynitride film (not shown) / amorphous carbon film (not shown) / made on the first interlayer insulating film 220. 2 silicon oxynitride film (not shown) can be formed. Subsequently, an exposure and development process is performed on the second silicon oxynitride film to form a photoresist pattern (not shown). Multi-layer hard mask film is sequentially patterned according to the photosensitive film pattern to form a multi-layer hard mask film pattern (not shown). Subsequently, after the photoresist layer pattern is removed, the first interlayer insulating layer 220 is etched according to the multi-layered hard mask layer pattern to form the contact hole 230. In this case, the contact hole 230 may be a drain contact hole of the NAND flash memory device.

도 2b를 참조하면, 제1 층간 절연막(220) 내에 형성된 콘택 홀(230)을 충분히 채우도록 제1 콘택물질막(240)을 충분히 매립한다. 이때, 제1 콘택물질막(240)은 고집적 소자 예를 들어, 48nm 이하 로직 소자 및 플래시 메모리 소자를 형성하기 위하여 매립 특성이 우수한 폴리실리콘막으로 형성된다. Referring to FIG. 2B, the first contact material layer 240 is sufficiently filled to sufficiently fill the contact hole 230 formed in the first interlayer insulating layer 220. In this case, the first contact material layer 240 is formed of a polysilicon film having excellent embedding characteristics in order to form a highly integrated device, for example, a 48 nm or less logic device and a flash memory device.

도 2c를 참조하면, 제1 콘택물질막(240)이 콘택 홀(230)의 하부에 잔류되도록 제1 콘택물질막(240)을 에치백(Etch-back)한다. 이러한 에치백에 의해 제1 콘택물질막(240)은 콘택 홀(230) 전체 높이의 30 내지 40% 높이로 잔류하도록 형성되는 것이 바람직하다.Referring to FIG. 2C, the first contact material layer 240 is etched back so that the first contact material layer 240 remains under the contact hole 230. The first contact material layer 240 may be formed to remain at a height of 30 to 40% of the entire height of the contact hole 230 by the etch back.

도 2d를 참조하면, 제1 콘택물질막(240) 상부 및 제1 콘택물질막(240) 상부로 노출된 콘택 홀(230)의 표면을 따라 상변화물질막(250) 및 캡핑막(260)을 적층 형성한다. 이때, 상변화물질막(250)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방법을 이용하여 200 내지 300Å 두께의 코발트(Co)막으로 형성된다. 또한, 캡핑막(260)은 후속의 열처리 공정을 통해 CoSi막 형성을 위해 필요하며, CVD 또는 PVD 방법을 이용하여 100 내지 150Å 두께의 티타늄질화(TiN)막으로 형성될 수 있다. 이러한 상변화물질막(250) 및 캡핑막(260)은 인시튜(In-situ)로 진행하여 형성될 수 있다.Referring to FIG. 2D, the phase change material layer 250 and the capping layer 260 along the surface of the contact hole 230 exposed to the upper portion of the first contact material layer 240 and the upper portion of the first contact material layer 240. To form a laminate. In this case, the phase change material film 250 is formed of a cobalt (Co) film having a thickness of 200 to 300 microseconds by using chemical vapor deposition (CVD) or physical vapor deposition (PVD). In addition, the capping film 260 is required to form a CoSi film through a subsequent heat treatment process, and may be formed of a titanium nitride (TiN) film having a thickness of 100 to 150 kV using CVD or PVD. The phase change material film 250 and the capping film 260 may be formed by going in-situ.

도 2e를 참조하면, 상변화물질막(250) 및 캡핑막(260)을 포함한 반도체 기판(210)에 대해 제1 차 열처리 공정을 실시하여 제1 콘택물질막(240)을 제1 차 상변화시킨다. 이때, 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시된다. 이로써, 폴리실리콘막으로 이루어진 제1 콘택물질막(240)이 코발트막으로 이루어진 상변화물질막(250)과 반응하여 제1 차 상변화됨에 따라 CoSi막으로 변해서 제1 차 상변화된 제1 콘택물질막(240a)으로 잔존할 수 있다.Referring to FIG. 2E, a first heat treatment process is performed on the semiconductor substrate 210 including the phase change material film 250 and the capping film 260 to change the first contact material film 240 to the first phase change. Let's do it. At this time, the first heat treatment process is carried out at 450 to 600 ℃ temperature. As a result, the first contact material layer 240 made of a polysilicon film reacts with the phase change material film 250 made of a cobalt film to change into a CoSi film as the first phase change, thereby changing the first contact material first changed into phases. May remain in the film 240a.

도 2f를 참조하면, 상기의 제1 차 상변화 시키는 단계 후에, 제1 콘택물질막(240)과 반응하지 않으며 제1 차 상변화된 제1 콘택물질막(240a) 상부로 노출된 상변화물질막(250) 및 캡핑막(260)을 제거한다. 이때, CoSi막으로 이루어진 제1 콘택물질막(240a) 부분은 선택적 식각으로 인해 제거되지않아 최종적으로 CoSi막만 남게 된다.Referring to FIG. 2F, after the first phase change, the phase change material layer that is not reacted with the first contact material layer 240 and is exposed on the first phase change first contact material layer 240a is formed. 250 and the capping film 260 are removed. At this time, the portion of the first contact material layer 240a formed of the CoSi layer is not removed due to the selective etching, so that only the CoSi layer remains.

도 2g를 참조하면, 제1 차 상변화된 제1 콘택물질막(240a)을 포함한 반도체 기판(210)에 대해 제2 차 열처리 공정을 실시하여 제1 차 상변화된 제1 콘택물질막(240a)을 제2 차 상변화시킨다. 이때, 제2 차 열처리 공정은 800 내지 950℃ 온도에서 실시된다. 이로써, 제1 차 상변화된 제1 콘택물질막(240a)이 제2 차 열처리 공정에 의해 제2 차 상변화되어 CoSi2막으로 변해서 제2 차 상변화된 제1 콘택물질막(240b)으로 잔존할 수 있다. 이렇게 고집적 소자를 구현하기 위한 콘택 형성 시 종횡비가 증가된 콘택 홀 하부에 본 발명에서와 같이 매립특성이 우수한 폴리실리콘막을 형성한 후 폴리실리콘막과 반응할 코발트막을 형성하여 열처리 공정을 통해 코발트 실리사이드막을 형성함으로써 하부 CD(Critical Demension) 확보의 어려움을 개선하면서도 저항을 낮출 수 있음으로써 공정의 신뢰성 및 소자의 특성을 향상시킬 수 있다.Referring to FIG. 2G, a second heat treatment process is performed on the semiconductor substrate 210 including the first phase-changed first contact material layer 240a to obtain the first phase-changed first contact material layer 240a. The second phase change. At this time, the second heat treatment process is carried out at a temperature of 800 to 950 ℃. As a result, the first phase change first contact material layer 240a may be changed into a CoSi 2 film by the second phase change by the second heat treatment process and remain as the second phase change first contact material layer 240b. Can be. As described above, a polysilicon film having excellent buried characteristics is formed below the contact hole where the aspect ratio is increased when forming a contact for implementing a highly integrated device, and then a cobalt silicide film is formed through a heat treatment process by forming a cobalt film to react with the polysilicon film. In this case, the resistance can be lowered while improving the difficulty of securing the lower critical dimension (CD), thereby improving process reliability and device characteristics.

도 2h를 참조하면, 제2 차 상변화된 제1 콘택물질막(240b) 상부 및 제2 차 상변화된 제1 콘택물질막(240b) 상부로 노출된 콘택 홀(230)의 표면을 따라 제2 콘택물질막(280)의 베리어막(270)을 형성한다. 상기에서 언급했듯이, 제2 차 상변화된 제1 콘택물질막(240b) 상부 및 제2 차 상변화된 제1 콘택물질막(240b) 상부로 노출된 콘택 홀(230)의 표면에 적정 두께의 베리어막(270)을 증착하기 위해 스텝 커버리지 특성을 고려하고 있으며, 베리어막(270) 증착 공정 시 스텝 커버리지 특성이 우수한 CVD 방법을 이용하여 티타늄 질화막(TiN)을 형성하고 있다.Referring to FIG. 2H, a second contact is formed along the surface of the contact hole 230 exposed to the upper portion of the second phase change first contact material layer 240b and the upper portion of the second phase change first contact material layer 240b. The barrier layer 270 of the material layer 280 is formed. As mentioned above, a barrier film having an appropriate thickness on the surface of the contact hole 230 exposed on the upper portion of the second phase change first contact material layer 240b and the upper portion of the second phase change first contact material layer 240b. Step coverage characteristics are considered in order to deposit 270, and a titanium nitride layer (TiN) is formed by a CVD method having excellent step coverage characteristics during the barrier layer 270 deposition process.

도 2i를 참조하면, 제2 차 상변화된 제1 콘택물질막(240b) 상부의 콘택 홀(230)을 충분히 채우도록 베리어막(270) 상에 제2 콘택물질막(280)을 형성한다. 제2 콘택물질막(280) 증착 공정 시 종횡비가 낮아져서 심(seam)이나 보이드(void)를 방지할 수 있으며, 이러한 제2 콘택 물질막(280)은 스텝 커버리지 특성이 우수한 CVD 방법을 이용하여 텅스텐막(W)으로 형성한다.Referring to FIG. 2I, a second contact material film 280 is formed on the barrier film 270 to sufficiently fill the contact hole 230 on the second phase-change first contact material film 240b. In the deposition process of the second contact material layer 280, the aspect ratio is lowered to prevent seams or voids, and the second contact material layer 280 is made of tungsten using a CVD method having excellent step coverage characteristics. It is formed into a film (W).

도 2j를 참조하면, 제1 층간 절연막(220)이 노출되도록 제2 콘택물질막(280)에 대해 평탄화 공정을 실시한다. 평탄화 공정 시 통상의 CMP(Chemical Mechanical Polishing) 방법을 이용하여 평탄화 공정을 실시할 수 있다. 이때, 제1 층간 절연막(220)의 상부에 형성된 베리어막(270)도 제거된다. Referring to FIG. 2J, a planarization process is performed on the second contact material layer 280 to expose the first interlayer insulating layer 220. In the planarization process, a planarization process may be performed by using a conventional chemical mechanical polishing (CMP) method. In this case, the barrier film 270 formed on the first interlayer insulating film 220 is also removed.

도 2k를 참조하면, 평탄화 공정이 실시된 제2 콘택물질막(280)을 포함한 반도체 기판(210)상에 제2 층간 절연막(290)을 형성한다. 이로써, 제2 상변화된 제1 콘택물질막(240b) 및 제2 콘택물질막(280)을 포함한 적층막 구조의 콘택을 형성함에 따라 전기적 특성이 향상된 오믹 콘택(ohmic contact)을 구현할 수 있다.Referring to FIG. 2K, a second interlayer insulating layer 290 is formed on the semiconductor substrate 210 including the second contact material layer 280 subjected to the planarization process. As a result, an ohmic contact having improved electrical characteristics may be realized by forming a contact having a laminated structure including the second phase-changed first contact material layer 240b and the second contact material layer 280.

따라서, 본 발명에서는 낸드 플래시 메모리 소자의 드레인 콘택을 형성하기 위하여 콘택 홀 하부에 매립 특성이 좋은 폴리실리콘막을 이용하여 제1 콘택물질막을 형성한 후 제1 콘택물질막 상부 및 상부로 노출되는 콘택 홀의 표면을 따라 코발트막을 형성하여 두 차례에 걸친 열처리 공정을 실시함으로써 코발트실리사이드막을 형성할 수 있다. 즉, 고집적 소자를 구현하기 위한 콘택 형성 시 종횡비가 증가된 콘택 홀 하부에 코발트 실리사이드막을 형성함으로써 하부 CD(Critical Demension) 확보의 어려움에 기인한 콘택 홀 하부의 매립 특성을 개선할 수 있다. 이후, 코발트실리사이드막으로 이루어진 제1 콘택 물질막 상에 제2 콘택물질막을 형성하여 적층막 구조의 콘택을 형성함으로써 전기적 특성이 향상된 오믹 콘택(ohmic contact)을 구현할 수 있다.Therefore, in the present invention, after forming the first contact material layer using a polysilicon film having good buried characteristics to form the drain contact of the NAND flash memory device, the contact hole exposed to the upper and upper portions of the first contact material film is formed. A cobalt silicide film can be formed by forming a cobalt film along the surface and performing heat treatment twice. That is, by forming a cobalt silicide layer under the contact hole having an increased aspect ratio when forming a contact for realizing a high integration device, the buried property of the lower contact hole due to the difficulty of securing a lower CD (Critical Demension) can be improved. Subsequently, an ohmic contact with improved electrical characteristics may be realized by forming a second contact material layer on the first contact material layer made of a cobalt silicide layer to form a contact having a laminated film structure.

이로써, 후속의 비트 라인 형성에 있어 정렬 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있으며, 향후 고집적 로직 소자 및 플래시 메모리 소자에서 광범위하게 적용될 수 있다. As a result, alignment margins may be secured in subsequent bit line formation, thereby improving process reliability, and may be widely applied in high density logic devices and flash memory devices in the future.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

Claims (25)

반도체 기판 상부에 형성된 제1 층간 절연막 내에 콘택 홀을 형성하는 단계;Forming a contact hole in the first interlayer insulating layer formed on the semiconductor substrate; 상기 콘택 홀의 하부가 채워지도록 제1 콘택물질막을 형성하는 단계;Forming a first contact material film to fill a lower portion of the contact hole; 상기 제1 콘택물질막 상부 및 상기 상부로 노출된 상기 콘택 홀의 표면을 따라 상변화물질막을 형성하는 단계;Forming a phase change material film on the upper surface of the first contact material film and on the surface of the contact hole exposed to the upper portion; 상기 상변화물질막을 포함한 상기 반도체 기판에 대해 제1 차 열처리 공정을 실시하여 상기 제1 콘택물질막을 제1 차 상변화 시키는 단계;Performing a first heat treatment process on the semiconductor substrate including the phase change material film to change the first contact material film firstly; 상기 상변화 되지 않은 상기 제1 콘택 물질막을 제거하는 단계;Removing the first contact material layer which is not phase changed; 상기 제1 차 상변화된 상기 제1 콘택물질막을 포함한 상기 반도체 기판에 대해 제2 차 열처리 공정을 실시하여 상기 제1 차 상변화된 제1 콘택물질막을 제2 차 상변화시키는 단계; 및Performing a second heat treatment process on the semiconductor substrate including the first phase change first contact material layer to change the first phase change first contact material layer to a second phase change; And 상기 제2 차 상변화된 제1 콘택물질막 상부의 상기 콘택 홀을 채우도록 제2 콘택물질막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And forming a second contact material layer to fill the contact hole on the second phase-change first contact material layer. 제 1 항에 있어서,The method of claim 1, 상기 제1 콘택물질막은 폴리실리콘막으로 형성되는 반도체 소자의 제조 방법.The first contact material film is a method of manufacturing a semiconductor device formed of a polysilicon film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 콘택물질막은 상기 콘택 홀 전체 높이의 30 내지 40% 높이로 잔류하도록 형성되는 반도체 소자의 제조 방법.And the first contact material layer is formed to remain at a height of 30 to 40% of the entire height of the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 상변화물질막은 코발트막으로 형성되는 반도체 소자의 제조 방법.The phase change material film is a method of manufacturing a semiconductor device formed of a cobalt film. 제 1 항 또는 제 4 항에 있어서,The method according to claim 1 or 4, 상기 상변화물질막은 200 내지 300Å 두께로 형성되는 반도체 소자의 제조 방법.The phase change material film is a manufacturing method of a semiconductor device formed to a thickness of 200 to 300Å. 제 5 항에 있어서,The method of claim 5, wherein 상기 상변화물질막은 CVD 또는 PVD 방법을 이용하여 형성되는 반도체 소자의 제조 방법.The phase change material film is a semiconductor device manufacturing method using a CVD or PVD method. 제 1 항에 있어서,The method of claim 1, 상기 상변화물질막을 형성하는 단계 후에, 상기 상변화물질막 상에 캡핑막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a capping film on the phase change material film after the forming of the phase change material film. 제 7 항에 있어서,The method of claim 7, wherein 상기 상변화물질막 및 상기 캡핑막 형성 시 인시튜로 진행되는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device that proceeds in situ when the phase change material film and the capping film are formed. 제 7 항에 있어서, The method of claim 7, wherein 상기 캡핑막은 티타늄질화막으로 형성되는 반도체 소자의 제조 방법.The capping film is a method of manufacturing a semiconductor device formed of a titanium nitride film. 제 7 항에 있어서,The method of claim 7, wherein 상기 캡핑막은 100 내지 150Å로 형성되는 반도체 소자의 제조 방법.The capping film is a manufacturing method of a semiconductor device formed of 100 to 150Å. 제 1 항에 있어서,The method of claim 1, 상기 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시되는 반도체 소자의 제조 방법.The first heat treatment process is a method of manufacturing a semiconductor device carried out at a temperature of 450 to 600 ℃. 제 1 항 또는 제 11 항에 있어서,The method according to claim 1 or 11, wherein 상기 제1 차 열처리 공정으로 상기 제1 콘택물질막이 상기 제1 차 상변화되어 CoSi막으로 형성되는 반도체 소자의 제조 방법.And a first phase change of the first contact material film to form a CoSi film by the first heat treatment process. 제 1 항에 있어서,The method of claim 1, 상기 제2 차 열처리 공정은 800 내지 950℃ 온도에서 실시되는 반도체 소자의 제조 방법.The second heat treatment process is a method of manufacturing a semiconductor device carried out at a temperature of 800 to 950 ℃. 제 1 항 또는 제 13 항에 있어서,The method according to claim 1 or 13, 상기 제2 차 열처리 공정으로 상기 제1 차 상변화된 상기 제1 콘택물질막이 상기 제2 차 상변화되어 CoSi2막으로 형성되는 반도체 소자의 제조 방법.The first contact material film, the first phase change of the first phase change by the second heat treatment process, is formed of a CoSi 2 film by changing the second phase. 제 1 항에 있어서,The method of claim 1, 상기 제2 차 상변화시키는 단계 후에, 상기 제2 차 상변화된 제1 콘택물질막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.After the second phase change, forming a barrier film along an upper surface of the second phase change first contact material layer and a surface of the contact hole exposed to the upper side. 제 15 항에 있어서,The method of claim 15, 상기 베리어막은 티타늄질화막으로 형성되는 반도체 소자의 제조 방법.The barrier film is a method of manufacturing a semiconductor device formed of a titanium nitride film. 제 1 항에 있어서,The method of claim 1, 상기 제2 콘택물질막은 텅스텐막으로 형성되는 반도체 소자의 제조 방법.And the second contact material film is formed of a tungsten film. 제 1 항에 있어서,The method of claim 1, 상기 제2 콘택물질막을 형성하는 단계 후에, 상기 제2 콘택물질막을 포함한 상기 반도체 기판상에 제2 층간절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.After the forming of the second contact material film, forming a second interlayer insulating film on the semiconductor substrate including the second contact material film. 제 1 항에 있어서,The method of claim 1, 상기 제2 콘택물질막을 형성하는 단계는,The forming of the second contact material film may include: 상기 제2 차 상변화된 상기 제1 콘택물질막 상부의 상기 콘택 홀이 채워지도록 제2 콘택물질막을 형성하는 단계; 및Forming a second contact material layer to fill the contact hole on the second phase-change first contact material layer; And 상기 제1 층간절연막이 노출되도록 상기 제2 콘택물질막을 평탄화하는 단계를 포함하는 반도체 소자의 제조 방법.And planarizing the second contact material film to expose the first interlayer insulating film. 반도체 기판 상부에 형성된 층간 절연막 내에 콘택 홀을 형성하는 단계;Forming a contact hole in the interlayer insulating film formed on the semiconductor substrate; 상기 콘택 홀의 하부가 채워지도록 코발트실리사이드막을 형성하는 단계;Forming a cobalt silicide layer to fill a lower portion of the contact hole; 상기 코발트실리사이드막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 금속베리어막을 형성하는 단계; 및Forming a metal barrier layer on the cobalt silicide layer and along the surface of the contact hole exposed to the upper portion; And 상기 코발트실리사이드막 상부의 상기 콘택 홀을 채우도록 상기 금속베리어막 상에 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a tungsten film on the metal barrier film so as to fill the contact hole above the cobalt silicide film. 반도체 기판 상부에 형성된 층간 절연막 내의 콘택 홀;A contact hole in the interlayer insulating film formed over the semiconductor substrate; 상기 콘택 홀의 하부가 채워지도록 형성된 제1 콘택물질막;A first contact material film formed to fill a lower portion of the contact hole; 상기 제1 콘택물질막 상부 및 상기 상부로 노출된 콘택 홀의 표면을 따라 형성된 금속베리어막; 및A metal barrier layer formed on the first contact material layer and along the surface of the contact hole exposed to the upper portion; And 상기 제1 콘택물질막 상부의 상기 콘택 홀을 채우도록 상기 금속베리어막 상에 형성된 제2 콘택물질막을 포함하는 반도체 소자.And a second contact material film formed on the metal barrier film to fill the contact hole on the first contact material film. 제 21 항에 있어서,The method of claim 21, 상기 제1 콘택물질막은 코발트실리사이드막으로 형성된 반도체 소자.The first contact material layer is a semiconductor device formed of a cobalt silicide layer. 제 21 항에 있어서,The method of claim 21, 상기 제1 콘택물질막은 상기 콘택 홀 전체 높이의 30 내지 40% 높이로 잔류하도록 형성된 반도체 소자.The first contact material layer is formed to remain at 30 to 40% of the height of the entire contact hole. 제 21 항에 있어서,The method of claim 21, 상기 금속베리어막은 티타늄질화막으로 형성된 반도체 소자.The metal barrier film is a semiconductor device formed of a titanium nitride film. 제 19 항에 있어서,The method of claim 19, 상기 제2 콘택물질막은 텅스텐막으로 형성된 반도체 소자.The second contact material film is a semiconductor device formed of a tungsten film.
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