KR20090099798A - Buffer circuit - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 버퍼 회로에 관한 것으로, 보다 자세하게는 저전력용 메모리 장치에서 전력 소모를 줄일 수 있는 버퍼 회로에 관한 것이다.The present invention relates to a buffer circuit of a semiconductor memory device, and more particularly, to a buffer circuit capable of reducing power consumption in a low power memory device.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있다. 이러한 반도체 메모리 장치는 다수의 메모리 셀로 구성되며, 기준 타이밍을 제공하는 외부클럭신호와 함께 내부에는 원하는 데이터를 정확히 판독하거나 기록하기 위한 다수의 동작신호가 존재한다.In recent years, the semiconductor memory device has been continuously integrated with high speed and high speed according to the development of technology. Such a semiconductor memory device is composed of a plurality of memory cells, and there are a plurality of operation signals therein for accurately reading or writing desired data together with an external clock signal providing reference timing.
이와 같은 동작신호는 메모리 컨트롤러에서 메모리 장치로 전송되는데, 데이터신호는 리드(read)/라이트(write) 동작에 따라 메모리 컨트롤러와 메모리 장치 사이에서 쌍방향 전송된다. 따라서, 메모리 장치에는 메모리 컨트롤러로부터 전송되는 외부클럭신호, 데이터신호 및 어드레스신호를 입력받기 위한 버퍼 회로가 각각 구비된다.The operation signal is transmitted from the memory controller to the memory device, and the data signal is bidirectionally transmitted between the memory controller and the memory device according to a read / write operation. Therefore, the memory device includes a buffer circuit for receiving an external clock signal, a data signal, and an address signal transmitted from the memory controller, respectively.
도1은 종래기술에 따른 버퍼 회로를 보인 블럭도이고, 도2는 도1의 회로도이다.1 is a block diagram showing a buffer circuit according to the prior art, Figure 2 is a circuit diagram of FIG.
도1에 도시된 바와 같이 종래의 버퍼 회로는 클럭입력부(10), 어드레스입력 부(20), 셋업/홀드부(30) 및 어드레스 래치부(40)를 포함하여 구성된다.As shown in FIG. 1, the conventional buffer circuit includes a
클럭입력부(10)는 도2에 도시된 바와 같이, 외부클럭신호(CLK1)에 응답하여 노드(n1)를 구동하는 제1구동부(11)와, 인에이블신호(ENB1)에 응답하여 노드(n1)를 구동하는 PMOS트랜지스터(PM2)와, 인에이블신호(ENB1)에 응답하여 구동되는 NMOS트랜지스터(NM2)와, 노드(n1)에 생성된 신호를 버퍼링하여 노드(n2)에 내부클럭신호(CLK2)를 생성하는 버퍼부(12)로 구성된다.As illustrated in FIG. 2, the
제1구동부(11)는 외부클럭신호(CLK1)에 응답하여 구동되는 PMOS트랜지스터(PM1)와, 외부클럭신호(CLK1)에 응답하여 구동되는 NMOS트랜지스터(NM1)로 구성된다.The
버퍼부(12)는 다수의 인버터(IV1,IV2)로 구성된다.The
어드레스입력부(20)는 도2에 도시된 바와 같이, 어드레스신호(ADD1)에 응답하여 노드(n3)를 구동하는 제2구동부(11)와, 인에이블신호(ENB1)에 응답하여 구동되는 노드(n3)를 구동하는 PMOS트랜지스터(PM4)와, 인에이블신호(ENB1)에 응답하여 구동되는 NMOS트랜지스터(NM4)로 구성된다.As illustrated in FIG. 2, the
제2구동부(21)는 어드레스신호(ADD1)에 응답하여 구동되는 PMOS트랜지스터(PM3)와, 어드레스신호(ADD1)에 응답하여 구동되는 NMOS트랜지스터(NM3)로 구성된다.The
셋업/홀드부(30)는 다수의 인버터(IV3∼IV6) 및 저항(R1,R2)으로 구성된다.The setup /
어드레스 래치부(40)는 클럭입력부(10)에서 생성된 내부클럭신호(CLK2)에 응답하여 구동되는 전달부(41)와, 전달부(41)를 통해 어드레스신호(ADD3)를 전달받아 내부클럭신호(CLK2)에 응답하여 래치하는 래치(42)로 구성된다.The
전달부(41)는 내부클럭신호(CLK2)에 응답하여 구동되는 인버터(IV9)로 구성된다.The
래치(42)는 내부클럭신호(CLK2)에 응답하여 구동되는 인버터(IV11)와, 인버터(IV11)가 인에이블된 경우 인버터(IV11)와 함께 어드레스신호(ADD3)를 래치하는 인버터(IV10)로 구성된다.The
이와 같이 구성된 종래의 어드레스 버퍼 회로의 동작은 다음과 같다.The operation of the conventional address buffer circuit configured as described above is as follows.
먼저, 클럭입력부(10)는 외부클럭신호(CLK1)를 입력받아 내부클럭신호(CLK2)를 생성한다. 좀 더 구체적으로, 제1구동부(11)는 하이레벨의 인에이블신호(ENB1)에 응답하여 NMOS트랜지스터(NM2)가 턴-온되면서 인에이블된다. 제1구동부(11)는 외부클럭신호(CLK1)에 응답하여 노드(n1)에 전원전압(VDDI) 레벨의 신호를 생성한다. 버퍼부(12)는 노드(n1)에 생성된 신호를 버퍼링하여 내부클럭신호(CLK2)를 생성한다.First, the
어드레스입력부(20)는 어드레스신호(ADD1)를 입력받아 어드레스신호(ADD2)를 생성한다. 좀 더 구체적으로, 제2구동부(21)는 하이레벨의 인에이블신호(ENB1)에 응답하여 NMOS트랜지스터(NM4)가 턴-온되면서 인에이블된다. 제2구동부(21)는 어드레스신호(ADD1)에 응답하여 노드(n3)에 전원전압(VDDI) 레벨의 어드레스신호(ADD2)를 생성한다.The
셋업/홀드부(150)는 셋업 및 홀드시간을 확보하기 위해 입력된 어드레스신호(ADD2)를 지연시킨 어드레스신호(ADD3)를 생성한다.The setup /
어드레스 래치부(40)는 내부클럭신호(CLK2)에 응답하여 셋업/홀드부(30)로부터 어드레스신호(ADD3)를 전달받아 래치한다. 보다 자세하게는, 전달부(41)가 내부클럭신호(CLK2)에 응답하여 인에이블된 경우 래치(42)는 디세이블되어 어드레스신호(ADD3)는 인버터(IV12)를 통해 그대로 어드레스신호(ADD4)로 출력된다. 반면, 전달부(41)가 디세이블된 경우 래치(42)는 인에이블되어 어드레스신호(ADD3)는 래치부(42)에 래치됨과 아울러, 어드레스신호(ADD4)로 출력된다.The
앞서 살펴본 바와 같이 클럭입력부(10)와 어드레스입력부(20)는 전원전압(VDDI)으로 동작되고, 셋업/홀드부(30)와 어드레스 래치부(40)는 내부전압(VPERI)으로 동작된다.As described above, the
종래의 버퍼 회로는 저전력용 메모리 장치, 특히, 모바일 메모리 장치의 처리속도 증가에 따라 전력 사용량도 증가하여 메모리 장치가 탑재된 기기의 전체적인 작동능력이 저하되는 문제점이 있었다.Conventional buffer circuits have a problem in that power consumption increases with increasing processing speed of low-power memory devices, in particular, mobile memory devices, thereby degrading the overall operating capability of devices equipped with memory devices.
따라서, 본 발명은 외부클럭신호, 어드레스신호 및 데이터신호 등의 동작신호를 종래의 전원전압(VDDI)보다 낮은 레벨의 전원전압(VDDQ)으로 구동되는 입력버퍼를 통해 전송받아 동작신호 전송에 소비되는 전력 소모를 줄일 수 있는 버퍼 회로를 개시한다.Accordingly, the present invention receives an operation signal such as an external clock signal, an address signal and a data signal through an input buffer driven at a power supply voltage VDDQ of a level lower than that of the conventional power supply voltage VDDI, and consumed to transmit the operation signal. A buffer circuit that can reduce power consumption is disclosed.
이를 위해 본 발명의 실시예는 외부신호를 입력받아 전원전압 레벨의 내부신호를 생성하는 신호입력부와, 상기 내부신호를 내부전압 레벨로 레벨 시프팅하여 출력하는 레벨시프터와, 상기 내부전압으로 구동되어 상기 레벨시프터의 출력신호를 소정 구간 지연시키는 지연부를 포함하여 구성되는 버퍼 회로를 제공한다.To this end, an embodiment of the present invention is a signal input unit for receiving an external signal to generate an internal signal of a power supply voltage level, a level shifter for level shifting the internal signal to an internal voltage level, and driven by the internal voltage. A buffer circuit including a delay unit for delaying an output signal of the level shifter by a predetermined period is provided.
본 발명의 실시예에서, 상기 외부신호는 데이터신호 또는 어드레스신호인 것이 바람직하다.In an embodiment of the present invention, the external signal is preferably a data signal or an address signal.
본 발명의 실시예에서, 상기 전원전압은 상기 내부전압보다 낮은 레벨인 것이 바람직하다.In an embodiment of the present invention, the power supply voltage is preferably at a level lower than the internal voltage.
본 발명의 실시예에서, 상기 내부전압은 반도체 메모리 장치의 주변회로 영역에 사용되는 VPERI전압인 것이 바람직하다.In an embodiment of the present invention, the internal voltage is preferably a VPERI voltage used in a peripheral circuit region of a semiconductor memory device.
본 발명의 실시예에서, 상기 신호입력부는 상기 외부신호에 응답하여 상기 내부신호를 전원전압 레벨로 구동하는 구동부와, 인에이블신호에 응답하여 상기 구 동부를 구동시키는 인에이블소자를 포함하여 구성된다.In an embodiment of the present invention, the signal input unit includes a driving unit for driving the internal signal at a power supply voltage level in response to the external signal, and an enable element for driving the bulb in response to an enable signal. .
본 발명의 실시예에서, 상기 지연부는 상기 레벨시프터의 출력신호의 셋업 및 홀드시간을 확보하기 위한 지연구간을 생성하는 것이 바람직하다.In an embodiment of the present invention, the delay unit preferably generates a delay section for securing the setup and hold time of the output signal of the level shifter.
또한, 본 발명의 실시예는 제1클럭신호를 입력받아 전원전압 레벨의 제2클럭신호를 생성하는 클럭입력부와, 상기 제2클럭신호를 내부전압 레벨로 레벨 시프팅하여 출력하는 제1레벨시프터와, 제1신호를 입력받아 전원전압 레벨의 제2신호를 생성하는 신호입력부와, 상기 제2신호를 내부전압 레벨로 레벨 시프팅하여 출력하는 제2레벨시프터와, 상기 내부전압으로 구동되어 상기 제2레벨시프터의 출력신호를 소정구간 지연시키는 지연부와, 상기 내부전압으로 구동되어 상기 제2클럭신호에 응답하여 상기 지연부의 출력신호를 래치하는 래치부를 포함하여 구성되는 버퍼 회로를 제공한다.According to an embodiment of the present invention, a clock input unit receives a first clock signal and generates a second clock signal having a power supply voltage level, and a first level shifter for level shifting and outputting the second clock signal to an internal voltage level. And a signal input unit configured to receive the first signal and generate a second signal having a power supply voltage level, a second level shifter for level shifting the second signal to an internal voltage level, and a second level shifter for driving the internal voltage. A delay circuit for delaying an output signal of a second level shifter by a predetermined period and a latch unit driven by the internal voltage to latch an output signal of the delay unit in response to the second clock signal are provided.
본 발명의 실시예에서, 상기 제1신호는 어드레스신호 또는 데이터신호인 것이 바람직하다.In an embodiment of the present invention, the first signal is preferably an address signal or a data signal.
본 발명의 실시예에서, 상기 전원전압은 상기 내부전압보다 낮은 레벨인 것이 바람직하다.In an embodiment of the present invention, the power supply voltage is preferably at a level lower than the internal voltage.
본 발명의 실시예에서, 상기 신호입력부는 상기 제1신호에 응답하여 제2신호를 전원전압 레벨로 구동하는 제1구동부와, 인에이블신호에 응답하여 상기 구동부를 구동시키는 제1인에이블소자를 포함하여 구성된다.In an embodiment of the present disclosure, the signal input unit may include a first driver for driving a second signal at a power supply voltage level in response to the first signal, and a first enable element for driving the driver in response to an enable signal. It is configured to include.
본 발명의 실시예에서, 상기 클럭입력부는 상기 제1클럭신호에 응답하여 상기 제2클럭신호를 전원전압 레벨로 구동하는 제2구동부와, 인에이블신호에 응답하 여 상기 제2구동부를 구동시키는 제2인에이블소자를 포함하여 구성된다.In an embodiment of the present invention, the clock input unit may drive a second driver to drive the second clock signal to a power supply voltage level in response to the first clock signal, and to drive the second driver in response to an enable signal. It is comprised including a 2nd enable element.
본 발명의 실시예에서, 상기 지연부는 상기 제2레벨시프터의 출력신호의 셋업 및 홀드시간을 확보하기 위한 지연구간을 생성하는 것이 바람직하다.In an embodiment of the present invention, the delay unit preferably generates a delay section for securing the setup and hold time of the output signal of the second level shifter.
본 발명의 실시예에서, 상기 래치부는 상기 제2클럭신호에 응답하여 구동되는 전달부와, 상기 전달부를 통해 상기 지연부의 출력신호를 전달받아 상기 제2클럭신호에 응답하여 래치하는 래치를 포함하여 구성된다.In an exemplary embodiment of the present invention, the latch unit includes a transfer unit driven in response to the second clock signal, and a latch configured to receive an output signal of the delay unit through the transfer unit to latch in response to the second clock signal. It is composed.
본 발명의 실시예에서, 상기 전달부 및 래치는 상기 제2클럭신호에 응답하여 어느 하나만 인에이블되는 것이 바람직하다.In one embodiment of the present invention, preferably, only one of the transfer unit and the latch is enabled in response to the second clock signal.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
도3은 본 발명의 실시예에 따른 버퍼 회로를 보인 블럭도이고, 도4는 도3의 회로도이다.3 is a block diagram illustrating a buffer circuit according to an exemplary embodiment of the present invention, and FIG. 4 is a circuit diagram of FIG. 3.
먼저, 도3에 도시된 바와 같이 본 발명의 실시예에 따른 버퍼 회로는 클럭입력부(110), 레벨시프터(120,140), 어드레스입력부(130), 셋업/홀드부(150) 및 어드레스 래치부(160)를 포함하여 구성된다.First, as shown in FIG. 3, the buffer circuit according to the embodiment of the present invention includes a
클럭입력부(110)는 도4에 도시된 바와 같이, 외부클럭신호(CLK11)에 응답하여 노드(n11)를 구동하는 제1구동부(111)와, 인에이블신호(ENB11)에 응답하여 노드(n11)를 구동하는 PMOS트랜지스터(PM12)와, 인에이블신호(ENB11)에 응답하여 제1 구동부(111)를 인에이블시키는 NMOS트랜지스터(NM12)를 포함하여 구성된다.As illustrated in FIG. 4, the
제1구동부(111)는 외부클럭신호(CLK11)에 응답하여 구동되는 PMOS트랜지스터(PM11)와, 외부클럭신호(CLK11)에 응답하여 구동되는 NMOS트랜지스터(NM11)로 구성된다.The
제1레벨시프터(120)는 내부클럭신호(CLK12)에 응답하여 구동되는 NMOS트랜지스터(NM16)와, 내부전압(VPERI)에 응답하여 턴-온되는 NMOS트랜지스터(NM15)와, NMOS트랜지스터(NM15)와 연결된 노드(n13)에 의해 구동되는 PMOS트랜지스터(PM16)와, NMOS트랜지스터(NM16)와 연결된 노드(n14)에 의해 구동되는 PMOS트랜지스터(PM15)를 포함하여 구성된다.The
어드레스입력부(130)는 어드레스신호(ADD11)에 응답하여 노드(n12)를 구동하는 제2구동부(131)와, 인에이블신호(ENB11)에 응답하여 노드(n12)를 구동하는 PMOS트랜지스터(PM14)와, 인에이블신호(ENB11)에 응답하여 제2구동부(131)를 인에이블시키는 NMOS트랜지스터(NM14)를 포함하여 구성된다. The
제2구동부(131)는 어드레스신호(ADD11)에 응답하여 구동되는 PMOS트랜지스터(PM13)와, 어드레스신호(ADD11)에 응답하여 구동되는 NMOS트랜지스터(NM13)로 구성된다.The
제2레벨시프터(140)는 어드레스신호(ADD12)에 응답하여 구동되는 NMOS트랜지스터(NM18)와, 내부전압(VPERI)에 응답하여 턴-온되는 NMOS트랜지스터(NM17)와, NMOS트랜지스터(NM17)와 연결된 노드(n16)에 의해 구동되는 PMOS트랜지스터(PM18)와, NMOS트랜지스터(NM18)와 연결된 노드(n17)에 의해 구동되는 PMOS트랜지스 터(PM17)를 포함하여 구성된다.The
셋업/홀드부(150)는 어드레스신호(ADD13)를 버퍼링하는 다수의 인버터(IV22∼IV26)와, 어드레스신호(ADD13)를 지연시키는 다수의 저항(R11,R12)으로 구성된다.The setup /
어드레스 래치부(160)는 내부클럭신호(CLK13)에 응답하여 구동되는 전달부(161)와, 전달부(161)를 통해 어드레스신호(ADD14)를 전달받아 내부클럭신호(CLK13)에 응답하여 래치하는 래치부(162)를 포함하여 구성된다.The
전달부(161)는 내부클럭신호(CLK13)에 응답하여 구동되는 인버터(IV29)를 포함하여 구성된다.The
래치부(162)는 내부클럭신호(CLK13)에 응답하여 구동되는 인버터(IV31)와, 인버터(IV31)가 인에이블된 경우 인버터(IV31)와 함께 어드레스신호(ADD14)를 래치하는 인버터(IV30)를 포함하여 구성된다.The
이와 같이 구성된 어드레스 버퍼 회로의 동작은 다음과 같다.The operation of the address buffer circuit configured as described above is as follows.
우선, 클럭입력부(110)는 외부클럭신호(CLK11)를 입력받아 내부클럭신호(CLK11)를 생성한다. 좀 더 구체적으로, 제1구동부(111)는 하이레벨의 인에이블신호(ENB11)에 응답하여 NMOS트랜지스터(NM12)가 턴-온되면서 인에이블되고, 인에이블된 제1구동부(111)는 외부클럭신호(CLK11)를 버퍼링하여 노드(n11)에 내부클럭신호(CLK12)를 생성한다. 이때, 생성되는 내부클럭신호(CLK12)는 전원전압(VDDQ) 및 접지전압(VSSQ) 사이를 스윙(swing)하는 신호이다. 이와 같이, 클럭입력부(110)는 종래보다 낮은 레벨의 전원전압(VDDQ)로 동작하므로, 입력되는 외부클럭신 호(CLK11)는 종래보다 낮은 레벨이어도 무방하다. 따라서, 외부클럭신호(CLK11)를 생성하여 클럭입력부(110)에 전송하는데 소비되는 전력 소모가 감소된다. 여기서, 전원전압(VDDQ)는 약 1.2V로 설정되어 종래에 사용되는 약 1.8V의 전원전압(VDDI)보다 낮은 레벨이다.First, the
다음, 제1레벨시프터(120)는 전원전압(VDDQ)과 접지전압(VSSQ) 사이를 스윙하는 내부클럭신호(CLK12)를 입력받아 내부전압(VPERI)과 접지전압(VSS) 사이를 스윙하는 내부클럭신호(CLK13)를 생성한다.Next, the
한편, 어드레스입력부(130)는 어드레스신호(ADD11)를 입력받아 어드레스신호(ADD12)를 생성한다. 좀 더 구체적으로, 제2구동부(131)는 NMOS트랜지스터(NM14)가 하이레벨의 인에이블신호(ENB11)에 응답하여 턴-온되면서 인에이블된다. 이때, 제2구동부(131)는 어드레스신호(ADD11)를 입력받아 전원전압(VDDQ)으로 버퍼링하여 노드(n12)에 어드레스신호(ADD12)를 생성한다. 이때, 생성되는 어드레스신호(ADD12)는 전원전압(VDDQ) 및 접지전압(VSSQ) 사이를 스윙하는 신호이다. 이와 같이, 어드레스입력부(130)는 클럭입력부(110)와 마찬가지로 종래보다 낮은 레벨의 전원전압(VDDQ)로 동작하므로, 입력되는 어드레스신호(ADD11)는 종래보다 낮은 레벨이어도 무방하다. 따라서, 어드레스신호(ADD11)를 생성하여 어드레스입력부(130)에 전송하는데 소비되는 전력 소모가 감소된다.On the other hand, the
제2레벨시프터(140)는 전원전압(VDDQ)과 접지전압(VSSQ) 사이를 스윙하는 어드레스신호(ADD12)를 입력받아 내부전압(VPERI)과 접지전압(VSS) 사이를 스윙하는 어드레스신호(ADD13)를 생성한다.The
셋업/홀드부(150)는 셋업 및 홀드시간을 확보하기 위해 입력된 어드레스신호(ADD13)를 지연시켜 어드레스신호(ADD14)를 생성한다.The setup /
어드레스 래치부(160)는 내부클럭신호(CLK13)에 응답하여 셋업/홀드부(150)로부터 어드레스신호(ADD14)를 전달받아 래치한다. 보다 자세하게는, 전달부(161)가 내부클럭신호(CLK13)에 응답하여 인에이블된 경우 래치(162)는 디세이블되어 어드레스신호(ADD14)는 인버터(IV20) 및 인버터(IV22)에 의해 버퍼링되어 어드레스신호(ADD15)로 출력된다. 반면, 전달부(161)가 디세이블된 경우 래치(162)는 인에이블되어 어드레스신호(ADD14)를 래치함과 아울러, 인버터(IV32)를 통해 어드레스신호(ADD15)를 출력한다.The
앞서 살펴본 바와 같이, 내부전압(VPERI)보다 낮은 레벨의 전압인 전원전압(VDDQ)으로 버퍼링된 내부클럭신호(CLK12) 및 어드레스신호(ADD12)를 내부전압(VPERI)으로 동작하는 셋업/홀드부(150)와 어드레스 래치부(160) 등에 입력할 경우 회로 구성에 사용되는 PMOS트랜지스터의 오프시 전류 누설이 발생한다. 따라서, 본 발명의 실시예에서와 같이 내부클럭신호(CLK12) 및 어드레스신호(ADD12)를 내부전압(VPERI) 레벨로 레벨 시프팅하여 PMOS트랜지스터의 전류 누설을 억제할 수 있다.As described above, the setup / hold unit which operates the internal clock signal CLK12 and the address signal ADD12 buffered with the power voltage VDDQ, which is a voltage lower than the internal voltage VPERI, operates as the internal voltage VPERI. When input to the 150 and the
도1은 종래기술에 따른 버퍼 회로를 보인 블럭도이다.1 is a block diagram showing a buffer circuit according to the prior art.
도2는 도1의 회로도이다.2 is a circuit diagram of FIG.
도3은 본 발명의 실시예에 따른 버퍼 회로를 보인 블럭도이다.3 is a block diagram illustrating a buffer circuit according to an exemplary embodiment of the present invention.
도4는 도3의 회로도이다.4 is a circuit diagram of FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
110: 클럭입력부 120,140: 레벨시프터110:
130: 어드레스입력부 150: 셋업/홀드부130: address input section 150: setup / hold section
160: 어드레스 래치부 CLK11: 외부클럭신호160: address latch unit CLK11: external clock signal
CLK12,CLK13: 내부클럭신호 ADD11∼ADD15: 어드레스신호CLK12, CLK13: Internal clock signal ADD11 to ADD15: Address signal
VDDQ: 전원전압 VPERI: 내부전압VDDQ: Supply Voltage VPERI: Internal Voltage
VSS: 접지전압VSS: Ground Voltage
Claims (14)
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080024989A KR100924351B1 (en) | 2008-03-18 | 2008-03-18 | Buffer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020080024989A KR100924351B1 (en) | 2008-03-18 | 2008-03-18 | Buffer circuit |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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Families Citing this family (1)
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Family Cites Families (1)
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- 2008-03-18 KR KR1020080024989A patent/KR100924351B1/en not_active IP Right Cessation
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