KR20090099775A - 기둥형 전하저장전극을 구비한 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명의 캐패시터의 제조 방법은 기판 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계; 상기 복수의 패턴 각각의 내부에 기둥형 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 기둥형 전하저장전극의 상부를 노출시키는 단계; 이웃하는 상기 기둥형 전하저장전극의 노출된 상부를 동시에 잡아주는 제1유전막(메시 구조)을 형성하는 단계; 상기 제1유전막 아래에 남아있는 희생막을 모두 제거하는 단계; 상기 제1유전막을 포함한 전면에 제2유전막을 형성하는 단계; 및 상기 제2유전막 상에 상부전극을 형성하는 단계를 포함하고, 상술한 본 발명은 메시형 유전막을 이용하므로써 기둥형 전하저장전극 형성시 높이 증가에 따른 종횡비가 12:1 이상으로 증가하더라도 전하저장전극의 리닝현상을 방지할 수 있다. 이로써, 50nm 급 이하의 반도체 캐패시터 소자 집적시, 전하저장전극의 유효면적 증가 효과에 의해 충전용량(cell capacitor)을 증가시킬 수 있다.
캐패시터, 기둥형 전하저장전극, 메시, 리닝
Description
본 발명은 반도체소자 제조 방법에 관한 것으로서, 특히 기둥형 전하저장전극을 구비한 캐패시터의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황하에서 HfO2 및 ZrO2 등과 같은 고유전막이 개발되어 10±2Å 정도 내외의 등가산화막 두께(Tox : Equivalent Oxide Thickness)를 확보하여 60nm 급 이하의 금속배선 공정이 적용되는 반도체 DRAM 제품군에서는 도 1과 같이 원통형(Cylinder type) 구조를 채용한 MIM 형태의 캐패시터를 채용하여 제품 개발이 이루고 있는 상황이다.
도 1은 종래기술에 따른 원통형 구조의 전하저장전극을 도시한 도면으로서, 하부층(11) 상에 원통형 전하저장전극(12)이 복수개 형성된다. 원통형 전하저장전극(12) 구조를 만들기 위해서는 희생막의 습식 식각 공정(이를 풀딥아웃(Full dip out) 공정이라 함) 및 건조과정을 필수적으로 진행한다.
그러나, 원통형 구조를 갖는 전하저장전극의 경우 높이(H)와 바닥(W)의 크기 비율(종횡비)이 12:1를 초과하면 원통형 전하저장전극 구조를 만들기 위한 습식각 공정을 거치는 단계의 건조과정에서 인접 전하저장전극(Storage Node) 사이에 존재해 있던 물반점(water marker)들이 증발하면서 리닝(leaning) 현상이 유발된다.
도 2는 종래기술에 따른 전하저장전극 브릿지를 나타낸 도면이다.
도 2를 참조하면, 인접한 전하저장전극간의 리닝으로 인해 브릿지(도면부호 'B' 참조)가 발생하고 있음을 알 수 있다.
도 2와 같이, 전하저장전극간 브릿지(SN bridge)는 듀얼비트페일(dual bit fail)을 초래하기 때문에 전하저장전극의 높이를 증가시켜 25fF/cell 이상의 충전용량을 안정적으로 얻는 방법도 그 한계점에 도달하였다. 또한 캐패시터의 크기가 감소하여 전하저장전극의 바닥 위에 유전막 및 상부전극 증착시 바닥까지 피복도(step-coverage)를 나타낼 수 없어 캐패시터의 동작에 문제를 유발하고 있다.
따라서, 50nm 급 이하에서는 이러한 한계성을 극복할 수 있는 대체 기술이 절실히 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 인접한 전하저장전극간의 리닝을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 기판 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계; 상기 복수의 패턴 각각의 내부에 기둥형 전하저장전극을 형성하는 단계; 상기 희생막을 일부 제거하여 상기 기둥형 전하저장전극의 상부를 노출시키는 단계; 이웃하는 상기 기둥형 전하저장전극의 노출된 상부를 동시에 잡아주는 제1유전막을 형성하는 단계; 상기 제1유전막 아래에 남아있는 희생막을 모두 제거하는 단계; 상기 제1유전막을 포함한 전면에 제2유전막을 형성하는 단계; 및 상기 제2유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1유전막은, 메시(Mesh) 구조로 형성하고, 상기 제1유전막과 제2유전막은, Al2O3, HfO2, ZrO2, Ta2O5, STO 및 BST로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한 본 발명의 캐패시터 제조 방법은 셀지역과 주변회로지역을 구비하는 기판의 상기 셀지역 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계; 상기 복수 의 패턴 각각 내부에 기둥형 전하저장전극을 매립시키는 단계; 상기 희생막을 일부 제거하여 상기 기둥형 전하저장전극의 상부를 노출시키는 단계; 이웃하는 상기 기둥형 전하저장전극의 노출된 상부를 동시에 잡아주는 제1유전막을 형성하는 단계; 상기 제1유전막을 포함한 전면에 캡핑막을 형성하는 단계; 상기 주변회로지역의 캡핑막과 희생막을 제거하는 단계; 상기 셀지역에 남아있는 캡핑막과 희생막을 모두 제거하는 단계; 및 상기 제1유전막 및 기둥형 전하저장전극 상부를 덮는 제2유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 메시형 유전막을 이용하므로써 기둥형 전하저장전극 형성시 높이 증가에 따른 종횡비가 12:1 이상으로 증가하더라도 전하저장전극의 리닝현상을 방지할 수 있다. 이로써, 50nm 급 이하의 반도체 캐패시터 소자 집적시, 전하저장전극의 유효면적 증가 효과에 의해 충전용량(cell capacitor)을 증가시킬 수 있다.
50nm 급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 기둥형 전하저장전극을 구비하는 캐패시터 소자에서 전하저장전극의 종횡비의 한계 수준인 12:1을 극복할 수 있는 본 발명의 전하저장전극 형성 방법을 채용하면, 생산 수율 향상 측면에서 결함들을 최소화 할 수 있어 보다 큰 대용량의 충전용량을 확보하면서 동시에 제품의 내구성과 신뢰성을 동시에 향상시킬 수 있다.
원통형(Cylinder) 구조의 전하저장전극을 만들기 위해서는 필수적으로 희석된 불산(diluted HF) 또는 BOE(Buffered Oxide Etchant: NH4F 와 HF 의 혼합 용액) 용액을 사용한 습식각 공정과 건조공정을 반드시 거쳐야 된다. 이때, 전하저장전극은 소수성의 특성을 가지므로 상기한 용액에 담군 다음 린스용기(Rinse bath)로 이동 중에 물 반점이 형성되면 인접 전하저장전극 간에 브릿지를 형성시키므로 린스용기로 이동 중에 물 반점이 발생하지 않도록 하거나, 그 다음 단계인 건조(Dry) 공정에서도 물 반점이 형성되지 않아야 한다. 그러나, 현실적으로 습식 식각과 건조 과정에서 상기에서 언급한 전하저장전극 리닝의 원인이 되는 물반점 형성을 완전히 방지하고 있지는 못하고 있다.
또한, 50nm급에서는 종횡비(Aspect Ratio)가 약 20:1 정도의 값을 가지기 때문에 원통형 캐패시터의 리닝을 방지하는 것은 불가능하다.
본 발명에서는 50nm 이하급에서는 원통형 구조를 적용하면 캐패시터 크기가 감소하여 문제를 유발하므로, 원통형에서 기둥형(Pillar type) 구조의 전하저장전극으로 사용하는 방법을 적용한다.
그리고, 높은 종횡비에 의한 전하저장전극의 바닥선폭(Bottom CD)의 감소 원인을 극복하기 위하여 희생막의 구조를 PSG막 등의 도핑산화막과 PETEOS막을 적층한다. 이후, 건식식각 후에 바닥선폭을 크게하기 위하여 상부의 PETEOS막 대비 하부의 PSG막 식각이 큰 습식식각 케미컬을 이용하여 바닥 부위만을 선택적으로 식각 하여 종횡비를 감소시키면서 충전용량(Cs)을 향상시키는 방법을 적용한다.
그리고, 기둥형(Pillar) 전하저장전극 형성을 위한 도전막 증착시 심(Seam)이 발생하는데, 본 발명에서는 심에 갭필막을 채워주므로써 후속의 딥아웃공정시 케미컬이 침투하는 경로를 억제하고, 아울러 후속 유전막 증착시 피복도(Step-coverage)를 개선할 수 있다.
그리고, 습식식각 및 건조공정을 거치는 과정에서 전하저장전극의 리닝이 발생하지 않도록 전하저장전극들 사이를 물리적인 힘으로 지지해 줄 수 있는 메시형 유전막(Mesh type dielectric)을 적용한다.
특히, 메시형 유전막을 사용함으로써 딥아웃 공정후에도 제거할 필요가 없으므로 리닝에 의한 불량에 의해서 제품의 수율을 크게 떨어뜨리는 경화성(hard) 불량 요인을 효과적으로 제어할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 높이 대 바닥의 비율이 12:1 이상이 되는 높은 종횡비(high aspect-ratio)를 갖는 캐패시터 제조 방법이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인(도시 생략), 비트라인(도시 생략)이 형성된 기판(21)을 준비한다. 기판(21)은 셀지역(Cell)과 주변회로지역(Peri.)으로 구분되고 셀지역은 A-A' 지역과 B-B' 지역으로 구분된다. 여기서, A-A' 지역과 B-B' 지역은 캐패시터의 전하저장전극이 지그재그(Zig-zag) 형태로 배치되는 것을 가정하여 구분한 것으로서, A-A' 지역은 이웃한 전하저장전극간 간격이 넓은 부분(S1)이고, B-B' 지역은 이웃한 전하저장전극간 간격이 좁은 부분(S2)이다.
이어서, 기판(21) 상부에 층간절연막(22)을 형성한 후 셀지역에 스토리지노드콘택플러그(23) 공정을 진행한다. 스토리지노드콘택플러그(23)는 층간절연막(22)을 식각하여 콘택홀을 형성한 후 폴리실리콘막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백공정을 순차적으로 실시하여 형성한다. 또한, 스토리지노드콘택플러그(23)의 표면에는 배리어메탈인 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막이 형성될 수 있다.
이어서, 기판(21) 상에 식각배리어막(24)과 희생막(25)을 적층한다. 이때, 식각배리어막(24)은 질화막을 포함하며, 희생막(25)은 실리콘산화막계열의 산화막을 포함한다. 희생막(25)은 PE-TEOS(Plasma Enhanced Tetra Etyl Ortho Silicate), BPSG(Boro Phopho Silicate Glass), PSG(Phosphorous Silicate Glass) 또는 USG(Undoped Silicate Glass) 중에서 선택된 적어도 어느 하나 또는 둘 이상의 조합일 수 있다. 바람직하게, 희생막(25)은 PSG막(25A)과 PETEOS막(25B)의 적층구조일 수 있다. 여기서, PSG막(25A)은 PETEOS막(25B)보다 습식식각속도가 빠른 산화막이다. 이는 PSG막(25A)이 불순물이 도핑된 도핑산화막(Doping oxide)이고, PETEOS막(25B)이 불순물이 도핑되지 않은 언도핑 산화막(Undoping oxide)이기 때문이다. 통상적으로, 산화막에 불순물이 도핑되면 불순물이 도핑되지 않은 경우보다 습식식 각속도가 더 빠르다. 도핑산화막으로는 PSG막외에 BSPG막을 사용할 수 있고, 언도핑산화막으로는 PETEOS막외에 USG막을 사용할 수도 있다. 따라서, 희생막(25)은 도핑산화막과 언도핑산화막의 적층구조가 가능한데, 예컨대, PSG/PETEOS, PSG/USG, BPSG/PETEOS, BPSG/USG가 가능하다.
이어서, 식각배리어막(24)에서 식각이 정지하도록 희생막(25)을 건식식각하여 셀지역에 제1패턴(26A)을 형성한다. 한편, 도시하지 않았지만, 제1패턴(26A) 형성을 위해 희생막(25) 상에 SiON 및 비정질카본층을 증착한 후 감광막패턴을 이용하여 비정질카본층과 SiON을 식각하고, 비정질카본층을 하드마스크로 이용하여 건식식각을 진행할 수 있다. 제1패턴(26A)은 전하저장전극이 형성될 공간을 제공하는 홀(Hole) 형태이다.
도 3b에 도시된 바와 같이, 습식식각을 진행하여 제1패턴(26A)의 하부영역 선폭을 넓힌다('CD1' 참조). 즉, 산화막식각용액인 희석된 불산 또는 BOE 용액을 이용하여 습식식각을 진행하면, 습식식각속도가 빠른 PSG막(25A)이 PETEOS막(25B)보다 더 빨리 식각되어 제1패턴의 하부영역(PSG막에 정의됨)이 넓어진다. 이로써, 하부영역의 선폭이 큰 제2패턴(26B)이 형성되며, 습식식각시 질화막 재질의 식각배리어막(24)은 식각되지 않는다.
이와 같이, 제2패턴(26B)을 형성하는 이유는 후속 전하저장전극의 표면적을 증대시킴과 동시에 전하저장전극의 바닥면적을 넓히기 위함이다.
이어서, 식각배리어막(24)을 식각하여 스토리지노드콘택플러그(23)의 표면을 노출시킨다.
도 3c에 도시된 바와 같이, 제2패턴(26B)의 내부를 매립하도록 전면에 도전막(27)을 증착한다. 이때, 도전막(27)은 전하저장전극으로 사용되는 물질로서 TiN, Ru, RuO2, TaN, W, W N, Ir, IrO2 및 Pt로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전막(27)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 펄스드화학기상증착법(Pulsed CVD), SFD(Sequential Flow Deposition) 또는 MALD(Modified ALD) 중 어느 하나의 증착법을 이용하여 증착할 수 있다. 도전막(27)을 제2패턴(26B)의 내부를 매립하도록 증착하는 이유는 전하저장전극을 기둥 형태로 형성하기 위함이다.
한편, 도전막(27) 증착시 중심지역에 심(Seam)이 발생될 수 있는데, 심은 후속의 습식딥아웃 공정시 케미컬이 침투하여 손실을 유발하거나, 또는 유전막 증착시 피복도(Step-coverage) 불량을 유발하는 문제가 있다.
따라서, 심을 제거하기 위해 본 발명은 갭필막(28)을 증착하여 심을 채운다. 이때, 갭필막(28)은 저압화학기상증착법(LPCVD)을 이용하여 질화막으로 증착한다.
도 3d에 도시된 바와 같이, 전면 건식식각(Blanket Etch-Back) 방식으로 전하저장전극 분리 공정을 진행한다. 이로써, 제2패턴 내부에는 기둥형 전하저장전극(27A)이 형성되고, 기둥형 전하저장전극(27A)의 중심지역에는 갭필막(28A)이 잔류한다. 전하저장전극 분리 공정은 CMP(Chemical Mechanical Polishing)를 이용할 수도 있다.
도 3e에 도시된 바와 같이, 희석된 불산 또는 BOE를 이용하여 습식딥아웃을 진행한다. 이때, 습식딥아웃은 부분적으로 진행하여 PETEOS막(25B)을 일부 제거한다.
따라서, 부분 습식딥아웃 공정후에 PETEOS막(25B)은 PSG막(25A) 위에서 얇은 두께를 갖고 잔류한다. 한편, PETEOS막(25B)을 모두 제거하여 PSG막(25A)만 잔류시킬 수도 있다.
부분 습식딥아웃에 의해 전하저장전극(27A)의 상부영역이 노출된다.
한편, 부분 습식딥아웃 공정에 의해 주변회로지역에서도 PETEOS막(25B)이 일부 제거될 수 있고, 주변회로지역에서 남는 PETEOS막(25B)은 셀지역에 남는 PETEOS막(25B)보다 더 두꺼울 수 있다. 이는 부분 습식딥아웃공정시 주변회로지역은 셀지역보다 더 넓은 부분에서 진행되어 그만큼 식각속도가 느리기 때문이다.
도 3f에 도시된 바와 같이, 노출된 전하저장전극(27A)의 상부영역을 포함한 전면에 제1유전막(29)을 500∼1500Å 두께로 증착한다.
예를 들어, 제1유전막(29)은 Al2O3, HfO2, ZrO2, Ta2O5, STO 및 BST로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이처럼, 제1유전막(29)으로 사용된 물질들은 캐패시터의 유전막으로 사용되는 물질이므로, 유전율 증가에 기여할 수 있다.
이와 같이 제1유전막(29)을 증착하면, 전하저장전극간 간격이 좁은 부분(S2)과 간격이 넓은 부분(S1)에서 프로파일(Profile)이 다르게 된다. 먼저, 간격이 좁은 부분(S2)에서는 제1유전막(29)이 중복 증착되어 전하저장전극(27A) 사이를 일부 채우는 형태로 두껍게 증착되고, 간격이 넓은 부분(S1)에서는 간격이 좁은 부분(S2)에 비해 전하저장전극(27A) 사이를 채우지 않고 얇게 증착된다.
이와 같이 증착두께가 다른 것은 피복도(step-coverage)를 인위적으로 불량하게 하여 증착하기 때문이며, 피복도는 70% 이하가 되도록 한다.
다음으로, 전면 건식 식각(Blanket Etch-Back) 방식으로 제1유전막(29)을 스페이서식각(Spacer Etch)하여 메시(mesh) 형태를 갖는 메시형 제1유전막(29A)을 만들어 준다. 메시 형태는 피복도(step-coverage)가 70% 이하로 나쁘다는 점에 착안하여 응용한 기술로 비교적 간단히 구현이 가능하다.
위와 같은 메시형 제1유전막(29A)은 이웃하는 전하저장전극(27A)의 노출된 상부를 동시에 잡아주는 형태이다.
메시형 제1유전막(29A)을 형성하는 구체적인 방법은 다음과 같다.
제1유전막(29)을 증착한 상태에서 전면 건식 식각(Blanket Etch-Back) 과정을 통해 식각시간(Etch Time)을 제어하여 타겟식각(Target Etch)을 실시하면, B-B' 지역에 위치하는 전하저장전극과 전하저장전극 사이에 증착된 제1유전막은 남기고 부분습식딥아웃 과정에서 일부 희생막이 제거된 A-A' 지역의 전하저장전극 사이의 기저면(바닥)에 증착된 제1유전막은 자연스럽게 제거할 수 있다.
따라서, 스페이서식각이 진행된 후, 비록 간격이 넓은 부분에서 저면부가 노출된다고 하더라도 간격이 좁은 부분에서 서로 연결되는 메시형 제1유전막(29A)이 형성되므로, 각각의 전하저장전극의 상부를 지지하는 제1유전막은 전체적으로 연결된 일체형 메시 구조이다.
도 4는 메시형 제1유전막이 형성된 후의 결과를 도시한 평면도로서, 간격이 좁은 부분에서 서로 연결되는 메시형 제1유전막(29A)이 형성되므로, 각각의 전하저장전극(27A)의 상부를 지지하는 제1유전막(29A)은 전체적으로 연결된 일체형 메시 구조임을 알 수 있다.
도 3g에 도시된 바와 같이, 전면에 캡핑절연막(Capping oxide, 30)을 형성한다. 이때, 캡핑절연막(30)은 USG(Undoped Silicate Glass) 산화막을 500∼3000Å 두께로 전면 증착하므로써, 전하저장전극(27A)의 상부영역을 덮는 형태가 된다. 즉, 전하저장전극(27A) 사이의 공간을 완전히 채우는 것이 아니라, 전하저장전극(27A)의 상부영역 사이에 빈 공간(30A)을 남기도록 증착한다.
위와 같은 캡핑절연막(30)은 후속 감광막패턴 제거시에 그 아래의 메시형 제1유전막(29A)이 손상되는 것을 방지하기 위한 것이며, 또한 감광막패턴의 제거과정에서 전하저장전극(27A)의 내부가 손상되는 것을 방지하기 위한 것이다.
이어서, 캡핑절연막(30) 상에 감광막패턴(31)을 형성한다. 여기서, 감광막패턴(31)은 주변회로지역오픈마스크(Peri-Open Mask, POM)라고 일컫는데, 셀지역은 보호하고, 그 외의 주변회로지역은 캡핑산화막(30)을 노출시키게 된다.
이어서, 노출되어 있는 주변회로지역의 캡핑절연막(30)을 건식식각(Dry Etch)으로 제거한다. 따라서, 캡핑절연막(30)은 셀지역 상부에만 잔류한다.
계속해서, 주변회로지역의 희생막을 대부분 제거한다. 즉, 주변회로지역에 남아있는 PETEOS막(25B)을 모두 제거하고, PSG막(25A)을 최대한 얇게 잔류시킨다. 이처럼, 주변회로지역에서 희생막을 제거하는 이유는 후속 셀지역에 대한 풀딥아웃 공정을 시간을 단축시키기 위함이다.
도 3h에 도시된 바와 같이, 셀지역을 덮고 있는 감광막패턴(31)을 제거한다.
이어서, 전하저장전극(27A) 사이에 남아있던 PETEOS막(25B)과 PSG막(25A)을 모두 제거한다.
이처럼 모두 제거하는 과정은 희석된 불산 또는 BOE를 이용한 풀 딥아웃(Full dip out) 공정을 사용하는 것이 아니라, 불산 증기(Vapor HF) 처리를 적용한다. 불산 증기 처리를 적용하면 실리콘산화막 계열인 PSG막(25A), PETEOS막(25B) 및 캡핑절연막(30)이 모두 제거되며, 메시형 제1유전막(29A)은 제거되지 않고 그대로 남게 된다. 메시형 제1유전막(29A)은 불산증기를 이용한 식각시 PSG막(25A), PETEOS막(25B) 및 캡핑절연막(30)보다 높은 선택비를 가져 제거되지 않는다. 따라서, 메시형 제1유전막(29A)은 불산증기에 의해 식각되지 않는 물질로 형성하는 것이 바람직하다.
불산증기는 가스 상태의 불산을 일컫는 것으로서, 불산 가스(HF gas)에 이소프로필알콜(Iso Propyl Alcohol, IPA) 또는 수증기(H2O vapor)가 혼합되어 있을 수 있다.
불산증기처리 후에, 추가로 순수를 이용한 린스(DIW Rinse) 및 건조 과정을 진행한다. 또는 이소프로필알콜과 순수를 혼합한 린스 및 건조공정을 진행한다. 여기서, 이소프로필알콜외에 메탄올, 에탄올, 부탄올을 사용할 수도 있다.
위와 같이 불산증기처리가 완료된 상태에서도 전하저장전극(27A)은 쓰러지지 않음을 알 수 있다. 이는 메시형 제1유전막(29A)이 이웃하는 전하저장전극(27A)들을 잡아주기 때문이다.
결과적으로 이같은 메시형 제1유전막(29A) 때문에 캐패시터의 높이가 기존 수준보다 증가하여 전하저장전극의 종횡비가 14:1 이상으로 증가하더라도 이웃한 전하저장전극간 리닝 현상을 물리적으로 방지할 수 있다.
도 3i에 도시된 바와 같이, 셀지역에 제2유전막(32)과 상부전극(33)을 형성한다. 여기서, 제2유전막(32)은 Al2O3, HfO2, ZrO2, Ta2O5, STO 및 BST로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제1유전막(29A)과 제2유전막(32)이 동일한 물질이므로, 제1유전막또한 캐패시터의 유전막으로 기능하여 유전율 증대에 기여한다.
상부전극(33)은 TiN, Ru, RuO2, TaN, W, W N, Ir, IrO2 및 Pt로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 원통형 구조의 전하저장전극을 도시한 도면.
도 2는 종래기술에 따른 전하저장전극 브릿지를 나타낸 도면.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도.
도 4는 메시형 제1유전막이 형성된 후의 결과를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
27A : 기둥형 전하저장전극 28A : 갭필막
29A : 제1유전막 32 : 제2유전막
33 : 상부전극
Claims (28)
- 기판 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계;상기 복수의 패턴 각각의 내부에 기둥형 전하저장전극을 형성하는 단계;상기 희생막을 일부 제거하여 상기 기둥형 전하저장전극의 상부를 노출시키는 단계;이웃하는 상기 기둥형 전하저장전극의 노출된 상부를 동시에 잡아주는 제1유전막을 형성하는 단계;상기 제1유전막 아래에 남아있는 희생막을 모두 제거하는 단계;상기 제1유전막을 포함한 전면에 제2유전막을 형성하는 단계; 및상기 제2유전막 상에 상부전극을 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1유전막은, 메시(Mesh) 구조로 형성하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1유전막과 제2유전막은 동일 물질로 형성하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 제1유전막과 제2유전막은,Al2O3, HfO2, ZrO2, Ta2O5, STO 및 BST로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 희생막은 불산증기(Vapor HF)에 의해 제거되는 물질로 형성하고, 상기 제1유전막은 상기 불산증기를 이용한 식각시 높은 선택비를 갖는 물질로 형성하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 희생막은 실리콘산화막계열의 산화막을 포함하는 캐패시터 제조 방법.
- 제6항에 있어서,상기 희생막은 PSG, BPSG, PETEOS 또는 USG 중에서 선택된 적어도 어느 하나 를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 희생막을 일부 제거하는 단계는 적어도 불산을 포함하는 용액을 이용한 부분 습식딥아웃 공정으로 진행하고, 상기 희생막을 모두 제거하는 단계는 불산증기를 이용하여 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 기둥형 전하저장전극을 형성하는 단계는,상기 패턴의 내부를 채울때까지 전면에 도전막을 형성하는 단계;상기 도전막에 발생된 심을 채우는 갭필막을 형성하는 단계; 및상기 희생막 표면이 드러날때까지 상기 갭필막과 도전막을 전면 건식식각으로 식각하는 단계를 포함하는 캐패시터 제조 방법.
- 제9항에 있어서,상기 갭필막은 저압화학기상증착법(LPCVD)을 이용한 질화막으로 형성하는 캐 패시터 제조 방법.
- 제1항에 있어서,상기 복수의 패턴은 인접하는 패턴간의 간격이 좁은 부분과 인접하는 패턴간의 간격이 넓은 부분이 존재하는 지그재그(Zig zag) 형태로 배치되는 홀 패턴이고, 상기 전하저장전극은 상기 홀패턴 내부를 매립하여 형성되는 캐패시터 제조 방법.
- 제1항에 있어서,상기 희생막은 불순물이 도핑된 도핑절연막과 불순물이 도핑되지 않은 언도핑절연막을 구비하는 다층 절연막을 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 복수의 패턴을 갖는 희생막을 형성하는 단계는,상기 기판 상부에 식각배리어막, 도핑산화막 및 언도핑산화막을 적층하는 단계;상기 언도핑산화막과 도핑산화막을 건식식각하여 제1패턴을 형성하는 단계;상기 제1패턴에 대해 습식식각을 진행하여 제2패턴을 형성하는 단계; 및상기 제2패턴 바닥의 식각배리어막을 식각하는 단계를 포함하는 캐패시터 제조 방법.
- 제13항에 있어서,상기 도핑산화막은 PSG 또는 BPSG이고, 상기 언도핑산화막은 PETEOS 또는 USG인 캐패시터 제조 방법.
- 셀지역과 주변회로지역을 구비하는 기판의 상기 셀지역 상부에 복수의 패턴을 갖는 희생막을 형성하는 단계;상기 복수의 패턴 각각 내부에 기둥형 전하저장전극을 매립시키는 단계;상기 희생막을 일부 제거하여 상기 기둥형 전하저장전극의 상부를 노출시키는 단계;이웃하는 상기 기둥형 전하저장전극의 노출된 상부를 동시에 잡아주는 제1유전막을 형성하는 단계;상기 제1유전막을 포함한 전면에 캡핑막을 형성하는 단계;상기 주변회로지역의 캡핑막과 희생막을 제거하는 단계;상기 셀지역에 남아있는 캡핑막과 희생막을 모두 제거하는 단계; 및상기 제1유전막 및 기둥형 전하저장전극 상부를 덮는 제2유전막과 상부전극 을 차례로 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 제1유전막은, 메시(Mesh) 구조로 형성하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 제1유전막과 제2유전막은 동일 물질로 형성하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 제1유전막과 제2유전막은,Al2O3, HfO2, ZrO2, Ta2O5, STO 및 BST로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 희생막은 불산증기(Vapor HF)에 의해 제거되는 물질로 형성하고, 상기 제1유전막은 상기 불산증기를 이용한 식각시 높은 선택비를 갖는 물질로 형성하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 희생막은 실리콘산화막계열의 산화막을 포함하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 희생막은 PSG, BPSG, PETEOS 또는 USG 중에서 선택된 적어도 어느 하나를 포함하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 희생막을 일부 제거하는 단계는 적어도 불산을 포함하는 용액을 이용한 부분 습식딥아웃 공정으로 진행하고, 상기 희생막을 모두 제거하는 단계는 불산증기를 이용하여 진행하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 기둥형 전하저장전극을 매립시키는 단계는,상기 패턴의 내부를 채울때까지 전면에 도전막을 형성하는 단계;상기 도전막에 발생된 심을 채우는 갭필막을 형성하는 단계; 및상기 희생막 표면이 드러날때까지 상기 갭필막과 도전막을 전면 건식식각으로 식각하는 단계를 포함하는 캐패시터 제조 방법.
- 제23항에 있어서,상기 갭필막은 저압화학기상증착법(LPCVD)을 이용한 질화막으로 형성하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 복수의 패턴은 인접하는 패턴간의 간격이 좁은 부분과 인접하는 패턴간의 간격이 넓은 부분이 존재하는 지그재그(Zig zag) 형태로 배치되는 홀 패턴이고, 상기 전하저장전극은 상기 홀패턴 내부를 매립하여 형성되는 캐패시터 제조 방법.
- 제15항에 있어서,상기 희생막은 불순물이 도핑된 도핑절연막과 불순물이 도핑되지 않은 언도핑절연막을 구비하는 다층 절연막을 포함하는 캐패시터 제조 방법.
- 제15항에 있어서,상기 복수의 패턴을 갖는 희생막을 형성하는 단계는,상기 기판 상부에 식각배리어막, 도핑산화막 및 언도핑산화막을 적층하는 단계;상기 언도핑산화막과 도핑산화막을 건식식각하여 제1패턴을 형성하는 단계;상기 제1패턴에 대해 습식식각을 진행하여 제2패턴을 형성하는 단계; 및상기 제2패턴 바닥의 식각배리어막을 식각하는 단계를 포함하는 캐패시터 제조 방법.
- 제27항에 있어서,상기 도핑산화막은 PSG 또는 BPSG이고, 상기 언도핑산화막은 PETEOS 또는 USG인 캐패시터 제조 방법.
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| KR20110108674A (ko) * | 2010-03-29 | 2011-10-06 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터 |
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