KR20090098134A - Method for patterning dual damascene metal line of a semiconductor device - Google Patents

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Abstract

A method for patterning a dual damascene metal line of a semiconductor device is provided to prevent formation of a sidewall fence around an edge of a via hole by forming a sidewall of a via hole having a negative slope. A diffusion barrier film(320) and an interlayer insulation film(325) are formed on a silicon substrate(310) in which a bottom metal line(315) is formed. A via hole is formed inside the interlayer insulation film in order to expose the diffusion barrier film corresponding to the bottom metal line. A PE-CVD film is deposited on a surface inside the via hole. An organic ARC(Anti-Reflective Coating) is filled inside the via hole in which the PE-CVD film is formed by coating the organic ARC(345) on the interlayer insulation film. A photosensitive pattern for forming a trench pattern on the organic ARC is formed. A trench wider than the via hole is formed inside the interlayer insulation film.

Description

반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법{Method for patterning dual damascene metal line of a semiconductor device}Method for patterning dual damascene metal line of a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a dual damascene metal wiring pattern of a semiconductor device.

반도체 소자 제조시 소자와 소자 간 또는 배선과 배선 사이를 전기적으로 연결시키기 위해 사용되는 금속 물질로는 알루미늄, 텅스텐, 및 구리 등이 사용되고 있다.Aluminum, tungsten, copper, and the like are used as metal materials used to electrically connect devices and devices or wires and wires in the manufacture of semiconductor devices.

알루미늄과 텅스텐은 낮은 융점과 높은 비저항을 갖는 반면에, 구리는 알루미늄 및 텅스텐에 비하여 녹는점이 비교적 높을 뿐만 아니라 비저항도 낮기 때문에 반도체 소자의 고집적화 및 고성능화 실현을 위하여 구리 배선이 부각되고 있다.Aluminum and tungsten have a low melting point and a high resistivity, while copper has a relatively high melting point and low resistivity compared to aluminum and tungsten, so copper wiring has emerged for high integration and high performance of semiconductor devices.

그러나 구리 배선은 식각이 어렵고, 부식이 확산되는 문제점이 있어 실용화에 어려움이 있다. 이를 개선하고 실용화하기 위하여 싱글 또는 듀얼 다마신 공정(single or dual damascene process)을 이용하고 있다. However, copper wiring is difficult to etch and has a problem in that corrosion is diffused, which makes it difficult to use. In order to improve and put this into practical use, single or dual damascene processes are used.

다마신 공정에는 대표적으로 비아퍼스트(via first), 트랜치 퍼스트(trench first), 및 셀프얼라인(self-align) 방법 등이 있다. The damascene process typically includes via first, trench first, and self-align methods.

이러한 방법들은 노광 장비의 적층 능력(overlay)의 한계(예컨대, 0.13 마이크로미터(micrometer) 이하의 고성능 반도체 소자의 금속 배선 공정에서 노광 장비의 적층 능력의 한계)가 문제될 수 있으며, 트랜치 퍼스트 방법에 있어서 트랜치 건식 식각 후 비아 마스크 패턴닝시 트랜치의 에지(edge) 부분에서의 난반사 등으로 인하여 바아 마스크의 형성이 매우 어려워지고, 또한 층간 절연막으로 유전 상수가 낮은 막을 사용하면서 식각 저지층(etch stopping layer, 예컨대 SiC, 또는 SiN)의 사용 제약에 의해 트랜치에 패싯(Facet)이 발생하는 문제점이 있다. These methods may be problematic in that the limit of the stacking capability of the exposure equipment (for example, the limit of the stacking capability of the exposure equipment in the metallization process of a high-performance semiconductor device of 0.13 micrometer or less) may be a problem. When the via mask is patterned after the trench dry etching, the formation of the bar mask becomes very difficult due to the diffuse reflection at the edge of the trench, and an etch stopping layer while using a low dielectric constant film as an interlayer insulating film. For example, there is a problem in that facets are generated in the trenches due to use restrictions of SiC or SiN.

도 1은 트랜치 퍼스트 방법에 의한 듀얼 다마신 공정시 발생되는 패싯을 나타낸다. 도 1을 참조하면, 트랜치 하부 모서리에 패싯(10)이 발생된다.1 illustrates facets generated during the dual damascene process by the trench first method. Referring to FIG. 1, the facet 10 is generated at the lower edge of the trench.

이러한 문제점을 극복하기 위하여 비아 퍼스트 방법을 사용하지만, 상기 비아 퍼스트 방법은 층간 절연막 내에 비아 홀(via hole)을 형성한 후 상기 층간 절연막 내에 트랜치 건식 식각을 위하여 트랜치 감광막 패턴 형성을 형성한다.In order to overcome this problem, the via first method is used. However, the via first method forms a via hole in the interlayer insulating film, and then forms a trench photoresist pattern for trench dry etching in the interlayer insulating film.

상기 트랜치 감광막 패턴 형성의 프로파일을 양호하게 하기 위하여 상기 트랜치 감광막 패턴 하부에 유기 BARC(Organic Bottom AntiReflective Coatings)를 사용하는데, 이렇게 상기 트랜치 감광막 패턴 형성을 위하여 상기 유기 BARC를 사용할 경우 상기 비아 홀 내부에 유기 BARC가 채워지게 되며, 상기 바아 홀에 채워져 있는 유기 BARC로 인하여 상기 트랜치 감광막 패턴을 이용하여 상기 층간 절연막을 건식 식각할 때, 상기 비아 홀 상부에 뾰족하게 사이드월 펜스(sidewall fence)가 형성되며, 이러한 사이드월 펜스는 후속 RF 스퍼터 공정에서도 쉽게 제거되지 않는다.Organic BARC (Organic Bottom AntiReflective Coatings) is used under the trench photoresist pattern in order to improve the profile of the trench photoresist pattern formation, and when the organic BARC is used to form the trench photoresist pattern, it is organic in the via hole. When the BARC is filled and dry etching the interlayer insulating layer using the trench photoresist pattern due to the organic BARC filled in the bar hole, a sidewall fence is sharply formed on the via hole. These sidewall fences are not easily removed in subsequent RF sputter processes.

도 2는 비아 퍼스트 방법에 의한 듀얼 다마신 공정시 발생되는 사이드월 펜스를 나타낸다. 도 2를 참조하면, 트랜치 건식 식각 완료 후 바아 홀 상부에 사이드월 펜스(20)가 발생될 수 있다. 이러한 사이드월 펜스(20)는 구리 배선 형성시 배리어/시드 및 구리 일렉트로 플렌팅(electro-planting) 공정에 불안정성 요인을 발생시켜 일렉트로 마이그레이션(elextro migration), 스트레스 마이그레이션(stress migration) 등과 같은 구리 배선에 대한 신뢰성을 저하시키는 요인이 된다.Figure 2 shows the sidewall fence generated during the dual damascene process by the via first method. Referring to FIG. 2, the sidewall fence 20 may be generated on the bar hole after the trench dry etching is completed. The sidewall fence 20 may cause instability in the barrier / seed and copper electro-planting processes when forming copper wires, thereby forming copper wires such as electro migration and stress migration. It is a factor that lowers the reliability.

또한 O2 가스를 첨가하여 사이드월 펜스를 식각하여 제거하는 경우 트랜치 형성을 위해 패턴화된 포토레지스트의 측벽 또한 손실되어 트랜치의 상부가 손상을 받게 되어 손상을 받은 트랜치에 구리 배선을 형성하는 경우 인접 트랜치들의 상부 사이에 브릿지(bridge)를 유발시킬 수 있다.In addition, when sidewall fences are etched and removed by adding O 2 gas, sidewalls of the patterned photoresist are also lost to form trenches, resulting in damage to the upper portions of the trenches, thus forming adjacent copper interconnects in the damaged trenches. It may cause a bridge between the tops of the trenches.

본 발명이 이루고자 하는 기술적 과제는 사이드월 펜스의 발생을 방지할 수 있는 바아 퍼스트 듀얼 다마신 공정에 의한 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming metal wirings of a semiconductor device by a bar first dual damascene process capable of preventing the occurrence of sidewall fences.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법은 하부 금속 배선이 형성된 실리콘 기판 상 에 확산 방지막 및 층간 절연막을 형성하는 단계, 상기 하부 금속 배선에 대응하여 상기 확산 방지막을 노출시키는 비아 홀을 상기 층간 절연막 내부에 형성하는 단계, PE-CVD의 스텝 커버리지 특성을 이용하여 상기 비아 홀의 양 측벽 각각의 상부 모서리에서 하부 모서리로 갈수록 증착 두께가 감소하도록 상기 비아 홀 내부 표면에 PE-CVD막을 증착하는 단계, 상기 층간 절연막 상에 유기 ARC를 코팅하여 상기 PE-CVD막이 형성된 비아 홀 내부에 유기 ARC를 매립하고, 상기 코팅된 유기 ARC 상에 트랜치 패턴 형성을 위한 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 유기 ARC, 상기 PE-CVD막 및 상기 층간 절연막을 식각하여 상기 층간 절연막 내에 상기 비아 홀보다 넓은 트랜치를 형성하는 단계, 및 상기 트랜치 형성 후 잔류하는 감광막 패턴 및 상기 비아 홀 내부의 유기 ARC와 상기 PE-CVD막을 제거하는 단계를 포함한다.According to an exemplary embodiment of the present inventive concept, a dual damascene metal wiring pattern forming method of a semiconductor device may include forming a diffusion barrier layer and an interlayer insulating layer on a silicon substrate on which a lower metal wiring is formed. Forming a via hole in the interlayer insulating layer to expose the diffusion barrier layer in response to the diffusion barrier layer, and using a step coverage characteristic of PE-CVD, the deposition thickness decreases from the upper edge to the lower edge of each sidewall of the via hole. Depositing a PE-CVD film on the inner surface of the via hole, coating an organic ARC on the interlayer insulating film to fill an organic ARC in the via hole in which the PE-CVD film is formed, and forming a trench pattern on the coated organic ARC Forming a photoresist pattern for the substrate, using the photoresist pattern as an etching mask; Etching the ARC, the PE-CVD layer, and the interlayer insulating layer to form a trench wider than the via hole in the interlayer insulating layer, and to form a photoresist pattern remaining after forming the trench and the organic ARC and the PE inside the via hole. Removing the CVD film.

본 발명의 실시 예에 따른 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법은 PE-CVD의 스탭 커버리지 특성을 이용하여 비아 홀 내부에 상기 PE-CVD막(340, 예컨대, TEOS)을 증착하여 상기 비아 홀의 측벽 기울기가 내거티브 슬로프(negative slope)를 갖도록 함으로써, 트랜치 식각 후 남은 비아 홀 상부 모서리 부근에 사이드월 펜스가 형성되는 것을 방지하여 금속 배선 공정의 신뢰성을 높일 수 있는 효과가 있다.In the method of forming a dual damascene metal wiring pattern of a semiconductor device according to an embodiment of the present invention, the PE-CVD layer 340 (eg, TEOS) is deposited inside the via hole by using the step coverage characteristics of PE-CVD. By making the sidewall slope of the hole have a negative slope, the sidewall fence is prevented from being formed near the upper edge of the via hole remaining after the trench etching, thereby increasing the reliability of the metal wiring process.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법을 나타내는 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a dual damascene metal wiring pattern of a semiconductor device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 실리콘 기판(310)에 하부 금속 배선(315)을 형성한다. 상기 하부 금속 배선(310)이 형성된 상기 실리콘 기판(315) 상에 확산 방지막(320) 및 층간 절연막(325)을 형성한다. 이때 상기 확산 방지막(320)은 CVD 증착법을 이용하여 300Å ~ 1000Å의 두께를 갖도록 증착될 수 있으며, 상기 층간 절연막(325)은 예컨대, SiOC(CH3) 성분을 포함하는 OSG(Organic Silicate Glass)를 6000Å ~ 18000Å의 두께를 갖도록 증착될 수 있다. 상기 확산 방지막(320)은 SiC, SiON, SiN 중 적어도 하나를 포함하도록 형성할 수 있다. As shown in FIG. 3A, a lower metal wiring 315 is formed on the silicon substrate 310. A diffusion barrier layer 320 and an interlayer insulating layer 325 are formed on the silicon substrate 315 on which the lower metal interconnection 310 is formed. In this case, the diffusion barrier layer 320 may be deposited to have a thickness of 300 μs to 1000 μs using a CVD deposition method. The interlayer insulating layer 325 may include, for example, OSG (Organic Silicate Glass) including SiOC (CH 3 ) component. It may be deposited to have a thickness of 6000 kPa ~ 18000 kPa. The diffusion barrier 320 may be formed to include at least one of SiC, SiON, and SiN.

또한 상기 층간 절연막(325) 상에 SiO2, SiN,SiC, 및 SiON 중 적어도 하나를 추가적으로 증착할 수 있다. In addition, at least one of SiO 2, SiN, SiC, and SiON may be further deposited on the interlayer insulating layer 325.

상기 층간 절연막(325) 상에 유기 난반사 방지막(Organic Bottom AntiReflective Coatings, 330)을 코팅하고, 상기 유기 난반사 방지막(330) 상에 비아 홀(327) 형성을 위한 제1 감광막 패턴(335)을 형성한다.Organic bottom antireflective coatings 330 are coated on the interlayer insulating layer 325, and a first photoresist pattern 335 is formed on the organic anti-reflective coating 330 to form via holes 327. .

상기 제1 감광막 패턴(335)은 포토리쏘그라피(phtolithography) 공정을 수행하여 상기 층간 절연막(325) 내에 상기 하부 금속 배선(310)과 대응하여 상기 비아 홀(327)이 형성될 영역을 패터닝(patterning)하도록 형성될 수 있다.The first photoresist pattern 335 is patterned to form a region in which the via hole 327 is to be formed in the interlayer insulating layer 325 to correspond to the lower metal interconnection 310 by performing a photolithography process. It can be formed to).

상기 유기 난방사 방지막(330)은 상기 제1 감광막 패턴(335)을 형성하기 위한 노광 공정에서 발생되는 정재파(standing wave)에 의해 상기 제1 감광막 패턴(335)의 프로파일(profile)이 나빠지게 되는 것을 방지하는 역할을 한다.The profile of the first photoresist pattern 335 is deteriorated by standing waves generated in an exposure process for forming the first photoresist pattern 335. Serves to prevent this from happening.

다음으로 도 3b에 도시된 바와 같이, 상기 제1 감광막 패턴(335)을 식각 마스크로 이용하여 상기 유기 난방사 방지막(330) 및 상기 층간 절연막(325)을 식각하여 상기 확산 방지막(320)을 노출시키는 비아 홀(327)을 상기 층간 절연막(325) 내부에 형성한 후 상기 제1 감광막 패턴(335)을 제거한다.Next, as shown in FIG. 3B, using the first photoresist layer pattern 335 as an etch mask, the organic heating protection layer 330 and the interlayer insulating layer 325 are etched to expose the diffusion barrier layer 320. After the via hole 327 is formed in the interlayer insulating layer 325, the first photoresist layer pattern 335 is removed.

예컨대, CxHyFz(x,y,및 z는 0 또는 자연수이고, 이때 x,y,및 z가 모두 0은 아니다)를 포함하는 제1 가스를 주식각 가스로 하고, O2, N2, Ar, 및 He 중 적어도 하나를 포함하는 제2 가스를 첨가 가스로 하여 상기 유기 난방사 방지막(330) 및 상기 층간 절연막(325)을 식각하여 상기 비아 홀(327)을 형성할 수 있다. For example, a first angle including C x H y F z (x, y, and z are zero or natural numbers, wherein x, y, and z are not all zeros) is a stock angle gas, and O2, N2 The via hole 327 may be formed by etching the organic heating protection layer 330 and the interlayer insulating layer 325 by using a second gas including at least one of water, Ar, and He as an additive gas.

여기서 y 및 z에 대한 x의 비율을 증가시키면 C/F 비율이 증가하게 되어 상기 확산 방지막(320)에 대한 식각 선택비를 높일 수 있다. 또한 O2, N2, Ar, 및 He의 첨가 비율을 감소시키면 상기 유기 난방사 방지막(330) 및 상기 층간 절연막(325)의 상기 확산 방지막(320)에 대한 식각 선택비를 높일 수 있다. 반면에 그 반대의 경우에는 상기 확산 방지막(320)에 대한 식각 선택비를 낮출 수 있다.In this case, when the ratio of x to y and z is increased, the C / F ratio is increased to increase the etching selectivity with respect to the diffusion barrier 320. In addition, when the addition ratio of O2, N2, Ar, and He is reduced, an etch selectivity of the organic heating yarn protection layer 330 and the interlayer insulating layer 325 with respect to the diffusion barrier layer 320 may be increased. On the contrary, in the opposite case, the etching selectivity of the diffusion barrier layer 320 may be lowered.

다음으로 도 3c에 도시된 바와 같이, PE-CVD(Plasma Enhanced Chemical Vapor Deposition)의 스텝 커버리지(step coverage) 특성을 이용하여 상기 비아 홀(327)의 양 측벽 각각의 상부 모서리에서 하부 모서리로 갈수록 증착 두께가 감 소하도록 상기 비아 홀(327) 내부 표면에 PE-CVD막(예컨대, TEOS(tetraethly orthosilicate), 340))을 증착한다.Next, as shown in FIG. 3C, deposition is performed from the upper edge to the lower edge of each sidewall of the via hole 327 using the step coverage characteristic of the plasma enhanced chemical vapor deposition (PE-CVD). A PE-CVD film (eg, tetraethly orthosilicate (TEOS) 340) is deposited on the inner surface of the via hole 327 to reduce the thickness.

화학기상 증착법(chemical vapor deposition, CVD)은 가스 혼합물의 화학적 반응을 통해서 웨이퍼 표면 위에 고체 박막을 증착하는 공정으로, 반응기라고 부르는 증착실에서 화학 혼합물들이 혼합되고 반응될 때 발생하는 화학적 반응을 이용하여 원자 또는 분자들은 웨이퍼 표면에 증착되고 박막을 형성하는 것을 말한다.Chemical Vapor Deposition (CVD) is a process of depositing a solid thin film on a wafer surface through chemical reaction of a gas mixture, using chemical reactions that occur when chemical mixtures are mixed and reacted in a deposition chamber called a reactor. Atoms or molecules are deposited on the wafer surface to form a thin film.

상기 PE-CVD에서는 CVD 반응을 생성, 유지하는데 필요한 에너지로 플라즈마 에너지가 사용되며, 이러한 PE-CVD 기술에는 이산화규소(Silicon dioxide) PECVD, 질화규소(silicon Nitride) PECVD, 및 실리콘 산화질소막(silicon oxynitride) PECVD 등이 있다.In the PE-CVD, plasma energy is used as energy required to generate and maintain a CVD reaction, and such PE-CVD technology includes silicon dioxide PECVD, silicon nitride trioxide, and silicon oxynitride. ) PECVD.

좁은 틈 내부 표면에 상기 PE-CVD를 이용하여 박막을 증착할 경우, 예컨대, 도 3c에 도시된 바와 같이 비아 홀(327) 내부 표면에 TEOS(tetraethly orthosilicate)를 상기 PE-CVD를 이용하여 증착할 때, 상기 비아 홀(327)의 양 측벽 각각의 상부 모서리(342)에서 하부 모서리로 갈수록 증착 두께가 감소하는 스텝 거버리지 특성을 갖는다.When the thin film is deposited using the PE-CVD on the narrow gap inner surface, for example, TEOS (tetraethly orthosilicate) is deposited on the inner surface of the via hole 327 as shown in FIG. 3C by using the PE-CVD. At this time, the deposition thickness decreases from the upper edge 342 to the lower edge of each of the sidewalls of the via hole 327.

상기 층간 절연막(325) 상에 유기 ARC(345)를 코팅하여 상기 PE-CVD막(340)이 형성된 비아 홀 내부에 상기 유기 ARC(345)를 매립한다. 그리고 상기 유기 ARC(345)가 코팅된 실리콘 기판(310) 상에 트랜치 패턴 형성을 위한 제2 감광막 패턴(350)을 형성한다.The organic ARC 345 is coated on the interlayer insulating layer 325 to fill the organic ARC 345 in the via hole in which the PE-CVD film 340 is formed. A second photoresist pattern 350 is formed on the silicon substrate 310 coated with the organic ARC 345 to form a trench pattern.

상기 제2 감광막 패턴(350)은 포토리쏘그라피 공정을 수행하여 트랜치가 형 성될 영역을 패터닝하기 위해 형성되며, 상기 유기 ARC(345)는 상기 제2 감광막 패턴(350)을 형성하기 위한 노광 공정에서 발생되는 정재파(standing wave)에 의해 상기 제2 감광막 패턴(350)의 프로파일(profile)이 나빠지게 되는 것을 방지하는 역할을 한다.The second photoresist pattern 350 is formed to pattern a region where a trench is to be formed by performing a photolithography process, and the organic ARC 345 is formed in an exposure process to form the second photoresist pattern 350. The standing wave serves to prevent the profile of the second photoresist pattern 350 from deteriorating.

다음으로 도 3d에 도시된 바와 같이 상기 제2 감광막 패턴(350)을 식각 마스크로 이용하여 상기 유기 ARC(345), 상기 PE-CVD막(340) 및 상기 층간 절연막(325)을 식각하여 상기 층간 절연막(325) 내에 상기 비아 홀(327)보다 넓은 트랜치(347)를 형성한다.Next, as illustrated in FIG. 3D, the organic ARC 345, the PE-CVD layer 340, and the interlayer insulating layer 325 are etched using the second photoresist pattern 350 as an etching mask. A trench 347 wider than the via hole 327 is formed in the insulating layer 325.

예컨대, 상기 제2 감광막 패턴(350)을 식각 마스크로 이용하여 상기 층간 절연막(325)의 절반 높이까지 상기 유기 ARC(345), 상기 PE-CVD막(340) 및 상기 층간 절연막(325)을 식각하여 상기 트랜치(347)를 형성할 수 있다.For example, the organic ARC 345, the PE-CVD layer 340, and the interlayer insulating layer 325 are etched to the half height of the interlayer insulating layer 325 by using the second photoresist layer pattern 350 as an etching mask. Thus, the trench 347 may be formed.

이때 상기 제2 감광막 패턴(350)을 식각 마스크로 이용하여 O2, N2, H2 및 He 중 적어도 하나를 포함하는 가스를 식각 가스로 하여 상기 유기 ARC(345)를 건식 식각할 수 있다.In this case, the organic ARC 345 may be dry-etched using a gas including at least one of O 2 , N 2 , H 2, and He as an etching gas using the second photoresist pattern 350 as an etching mask.

또한 상기 제2 감광막 패턴(350)을 식각 마스크로 이용하여 C, H, 및 F 중 적어도 하나가 포함된 제1 가스, 즉 CxHyFz(x,y,및 z는 0 또는 자연수이고, 이때 x,y,및 z가 모두 0은 아니다)인 제1 가스를 주식각 가스로 하고, O2, N2, Ar, 및 He 중 적어도 하나를 포함한 제2 가스를 첨가 가스로 하여 동일한 식각 속도로 상기 PE-CVD막(340, 예컨대, TEOS) 및 상기 층간 절연막(325)을 건식 식각할 수 있다.In addition, using the second photoresist pattern 350 as an etching mask, a first gas including at least one of C, H, and F, that is, C x H y F z (x, y, and z is 0 or a natural number) In this case, the same etching is performed using a first gas having x, y, and z not all zeros) as a stock angle gas, and a second gas including at least one of O 2 , N 2 , Ar, and He as an additive gas. The PE-CVD layer 340 (eg, TEOS) and the interlayer insulating layer 325 may be dry etched at a speed.

이때, y 및 z에 대한 x의 비율을 조절하여 C/F 비율을 설정함으로써, 상기 PE-CVD막(340, 예컨대, TEOS) 및 상기 층간 절연막(325)을 동일한 식각 속도로 건식 식각할 수 있다.In this case, by adjusting the ratio of x to y and z to set the C / F ratio, the PE-CVD film 340 (eg, TEOS) and the interlayer insulating film 325 may be dry etched at the same etching rate. .

도 3c에 도시된 바와 같이 상기 PE-CVD의 스탭 커버리지 특성을 이용하여 상기 비아 홀(327)의 양 측벽 각각의 상부 모서리(342)에서 하부 모서리로 갈수록 증착 두께가 감소하는 형태로 상기 비아 홀(327) 내부에 상기 PE-CVD막(340, 예컨대, TEOS)을 증착하여 상기 비아 홀(327)의 측벽 기울기가 내거티브 슬로프(negative slope)를 갖도록 함으로써 상기 유기 ARC(345), 상기 PE-CVD막(340) 및 상기 층간 절연막(325)을 식각하여 상기 트랜치(347) 형성을 완료하더라도 트랜치 식각 후 남은 비아 홀 상부 모서리 부근에 사이드월 펜스(sidewall fence)가 형성되는 것을 방지할 수 있다.As shown in FIG. 3C, the via hole may be formed in such a manner that the deposition thickness decreases from the upper edge 342 to the lower edge of each sidewall of the via hole 327 using the step coverage characteristic of the PE-CVD. 327, the organic ARC 345 and the PE-CVD are deposited by depositing the PE-CVD film 340 (eg, TEOS) so that the sidewall slope of the via hole 327 has a negative slope. Even when the trench 347 is formed by etching the film 340 and the interlayer insulating layer 325, a sidewall fence may be prevented from being formed near the upper edge of the via hole remaining after the trench etching.

다음으로 도 3e 및 도 3f에 도시된 바와 같이, 상기 트랜치(347)를 형성한 후 잔류하는 상기 제2 감광막 패턴(350) 및 비아 홀(327) 내부의 유기 ARC(356)와 상기 PE-CVD막(357)을 제거하여 상기 확산 방지막(320)을 노출시킨다. 노출된 상기 확산 방지막(320)을 제거하여 상기 하부 금속 배선(315)을 노출시켜 듀얼 다마신 금속 배선 패턴(360)을 형성한다. 이때 상술한 바와 같이 상기 트랜치(347) 형성을 완료하더라도 트랜치 식각 후 남은 비아 홀 상부 모서리 부근(362 및 364)에 사이드월 펜스가 형성되지 않는다.Next, as illustrated in FIGS. 3E and 3F, the organic ARC 356 and the PE-CVD in the second photoresist pattern 350 and the via hole 327 remaining after the trench 347 is formed. The film 357 is removed to expose the diffusion barrier 320. The lower diffusion barrier layer 320 is removed to expose the lower metal interconnection 315 to form a dual damascene metal interconnection pattern 360. At this time, even if the trench 347 is formed as described above, sidewall fences are not formed near the upper edges 362 and 364 of the via holes remaining after the trench etching.

상기 잔류하는 제2 감광막 패턴(350)은 O2 및 N2 중 적어도 하나를 포함한 가스를 이용하여 건식 식각함으로써 제거될 수 있다.The remaining second photoresist pattern 350 may be removed by dry etching using a gas including at least one of O 2 and N 2 .

상기 잔류하는 비아 홀 내부의 유기 ARC(356) 및 상기 PE-CVD막(357)은 HF 또는 옥시드 에천트(oxide etchant)를 이용하여 습식 식각함으로써 제거될 수 있으며, HCL 및 HI 등과 같이 주기율표상 할로겐 원소를 포함하는 용액을 첨가 또는 습식 에천트로 이용하여 습식 식각함으로써 제거될 수 있다.The organic ARC 356 and the PE-CVD film 357 in the remaining via holes may be removed by wet etching using HF or oxide etchant, and may be removed from the periodic table such as HCL and HI. The solution containing the elemental halogen can be removed by wet etching using an addition or a wet etchant.

상기 잔류하는 비아 홀 내부의 유기 ARC(356) 및 상기 PE-CVD막(357)에 대한 습식 식각시 상기 HF 또는 옥시드 에천트(oxide etchant)에 대해 내식성을 갖는 층간 절연막(325, 예컨대, OSG) 및 상기 확산 방지막(320)은 식각되지 않는다.An interlayer insulating layer 325 having corrosion resistance to the HF or oxide etchant during wet etching of the organic ARC 356 and the PE-CVD layer 357 inside the remaining via hole, for example, OSG. ) And the diffusion barrier 320 are not etched.

상기 형성된 듀얼 다마신 금속 배선 패턴(360)에 구리(copper) 등을 매립하여 상부 금속 배선(미도시)을 형성할 수 있다.An upper metal wiring (not shown) may be formed by embedding copper in the dual damascene metal wiring pattern 360.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 트랜치 퍼스트 방법에 의한 듀얼 다마신 공정시 발생되는 패싯을 나타낸다. 1 illustrates facets generated during the dual damascene process by the trench first method.

도 2는 비아 퍼스트 방법에 의한 듀얼 다마신 공정시 발생되는 사이드월 펜스를 나타낸다.Figure 2 shows the sidewall fence generated during the dual damascene process by the via first method.

도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법을 나타내는 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a dual damascene metal wiring pattern of a semiconductor device according to an embodiment of the present invention.

<도면 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

310: 실리콘 기판, 315: 하부 금속 배선,310: silicon substrate, 315: bottom metal wiring;

320: 확산 방지막, 325: 층간 절연막,320: diffusion barrier film, 325: interlayer insulation film,

327: 비아 홀, 330: 유기 난반사 방지막, 327: via hole, 330: organic diffuse reflection prevention film,

335: 제1 감광막 패턴, 340: PECVD막,335: first photosensitive film pattern, 340: PECVD film,

345: 유기 ARC, 347: 트랜치,345: organic ARC, 347: trench,

350: 제2 감광막 패턴, 360: 듀얼 다마신 금속 배선 패턴.350: second photosensitive film pattern, 360: dual damascene metal wiring pattern.

Claims (5)

하부 금속 배선이 형성된 실리콘 기판 상에 확산 방지막 및 층간 절연막을 형성하는 단계;Forming a diffusion barrier and an interlayer insulating layer on the silicon substrate on which the lower metal wirings are formed; 상기 하부 금속 배선에 대응하여 상기 확산 방지막을 노출시키는 비아 홀을 상기 층간 절연막 내부에 형성하는 단계;Forming a via hole in the interlayer insulating layer to expose the diffusion barrier layer corresponding to the lower metal wire; PE-CVD의 스텝 커버리지 특성을 이용하여 상기 비아 홀의 양 측벽 각각의 상부 모서리에서 하부 모서리로 갈수록 증착 두께가 감소하도록 상기 비아 홀 내부 표면에 PE-CVD막을 증착하는 단계;Depositing a PE-CVD film on the inner surface of the via hole such that the deposition thickness decreases from the upper edge to the lower edge of each sidewall of the via hole using the step coverage characteristic of PE-CVD; 상기 층간 절연막 상에 유기 ARC를 코팅하여 상기 PE-CVD막이 형성된 비아 홀 내부에 유기 ARC를 매립하고, 상기 코팅된 유기 ARC 상에 트랜치 패턴 형성을 위한 감광막 패턴을 형성하는 단계; Coating organic ARC on the interlayer insulating layer to fill organic ARC in a via hole in which the PE-CVD film is formed, and forming a photoresist pattern for forming a trench pattern on the coated organic ARC; 상기 감광막 패턴을 식각 마스크로 이용하여 상기 유기 ARC, 상기 PE-CVD막 및 상기 층간 절연막을 식각하여 상기 층간 절연막 내에 상기 비아 홀보다 넓은 트랜치를 형성하는 단계; 및Etching the organic ARC, the PE-CVD layer, and the interlayer insulating layer using the photoresist pattern as an etching mask to form a trench wider than the via hole in the interlayer insulating layer; And 상기 트랜치 형성 후 잔류하는 감광막 패턴 및 상기 비아 홀 내부의 유기 ARC와 상기 PE-CVD막을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법.And removing the photoresist pattern remaining after the trench formation and the organic ARC and the PE-CVD film in the via hole. 제1항에 있어서, 상기 PE-CVD막을 형성하는 단계는,The method of claim 1, wherein the forming of the PE-CVD film, TEOS를 증착하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법.A method for forming a dual damascene metal wiring pattern of a semiconductor device, comprising depositing TEOS. 제2항에 있어서, 상기 트랜치를 형성하는 단계는,The method of claim 2, wherein the forming of the trench comprises: 상기 감광막 패턴을 식각 마스크로 이용하여 O2, N2, H2 및 He 중 적어도 하나를 포함하는 가스를 식각 가스로 하여 상기 유기 ARC를 건식 식각하는 단계; 및Dry etching the organic ARC using a gas including at least one of O 2 , N 2 , H 2, and He as an etching gas using the photoresist pattern as an etching mask; And C, H, 및 F 중 적어도 하나가 포함된 제1 가스를 주식각 가스로 하고, O2, N2, Ar, 및 He 중 적어도 하나를 포함한 제2 가스를 첨가 가스로 하여 상기 PE-CVD막 및 상기 층간 절연막을 동일한 식각 속도로 건식 식각하여 상기 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법.The PE-CVD film using a first gas containing at least one of C, H, and F as a stock angle gas, and a second gas including at least one of O 2 , N 2 , Ar, and He as an additive gas. And dry etching the interlayer insulating layer at the same etching rate to form the trenches. 제2항에 있어서, 상기 트랜치 형성 후 잔류하는 감광막 패턴 및 상기 비아 홀 내부에 형성된 유기 ARC와 상기 PE-CVD막을 제거하는 단계는,The method of claim 2, wherein the removing of the photoresist pattern remaining after the trench formation and the organic ARC and the PE-CVD layer formed in the via hole is performed. O2 및 N2 중 적어도 하나를 포함한 가스를 이용하여 상기 트랜치 형성 후 잔류하는 감광막 패턴을 건식 식각하여 제거하는 단계; 및Dry etching and removing the photoresist pattern remaining after the trench is formed using a gas including at least one of O 2 and N 2 ; And HF 또는 옥시드 에천트(oxide etchant)를 이용하여 상기 트랜치 형성 후 잔류하는 상기 비아 홀 내부의 유기 ARC와 상기 PE-CVD막을 습식 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법. Dual etching the organic ARC and the PE-CVD layer in the via hole remaining after the trench is formed by using HF or an oxide etchant. Method of forming metal wiring pattern drank. 제1항에 있어서, 상기 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법은,The method of claim 1, wherein the dual damascene metal wiring pattern forming method of the semiconductor device comprises: 상기 확산 방지막을 제거하여 상기 하부 금속 배선을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 금속 배선 패턴 형성 방법.And removing the diffusion barrier to expose the lower metal interconnection. 10. The method of claim 1, further comprising exposing the lower metal interconnection.
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