KR20090097556A - 데이터 입출력 라인 테스트 회로 및 그의 테스트 방법 - Google Patents

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Abstract

본 발명에 따른 데이터 입출력 라인 테스트 회로는 순차적으로 배치된 복수개의 데이터 입출력 라인 및 제어 신호에 응답하여 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 복수개의 입출력 라인에 전압을 인가하는 전압 인가부를 구비한다.
글로벌 입출력 라인, 웨이퍼 번인, 파티클(particle)

Description

데이터 입출력 라인 테스트 회로 및 그의 테스트 방법{Data Input/Output Line Test Circuit And Test Method Thereof}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 입출력 라인간의 불량을 테스트할 수 있는 테스트 회로 및 그의 테스트 방법에 관한 것이다.
반도체 집적 회로는 특히, 모바일 디램(DRAM)은 칩에 대한 높은 신뢰성 및 동작의 안정성이 요구된다. 그런데, 모바일 디램 내부의 데이터 입출력 라인간에 미세한 파티클(particle)이 존재하는 경우, 이로 인한 다양한 불량들이 즉시 나타나거나 향후에 제품을 사용하는 도중에 나타날 수 있다. 따라서, 사전에 이러한 불량을 검출할 필요성이 있다. 그러나, 종래의 반도체 집적 회로는 이러한 데이터 입출력 라인 간 발생하는 파티클 불량을 검출할 수 없는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 데이터 입출력 라인 사이에 존재하는 파티클에 의한 불량을 검출할 수 있는 데이터 입출력 라인 테스트 회로 및 테스트 방법을 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 입출력 라인 테스트 회로는 순차적으로 배치된 복수개의 데이터 입출력 라인; 및 제어 신호에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 입출력 라인에 전압을 인가하는 전압 인가부를 구비한다.
본 발명에 따른 데이터 입출력 라인 테스트 방법은 제어 신호의 활성화 여부를 판단하는 단계; 상기 제어 신호가 활성화되면 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 데이터 입출력 라인에 전압을 인가하는 단계; 및 상기 전압을 인가한 상태에서 전류량을 감지하여 상기 복수개의 데이터 입출력 라인의 불량 여부를 판단하는 단계를 포함한다.
본 발명에 따른 데이터 입출력 라인 테스트 회로 및 그의 테스트 방법은 데이터 입출력 라인 사이에 존재하는 파티클(particle)로 인해 발생할 수 있는 잠재 된 불량을 사전에 검출함으로써 제품 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 데이터 입출력 라인 테스트 회로의 일 실시예를 나타낸 회로도이다.
도 1에 도시된 데이터 입출력 라인 테스트 회로는 데이터 입출력 라인 즉, 글로벌 입출력 라인(GIO[0],GIO[1],GIO[2],GIO[3]) 및 전압 인가부(21,22,23,24)를 포함한다.
상기 글로벌 입출력 라인(GIO[0],GIO[1],GIO[2],GIO[3])은 제1 글로벌 입출력 라인(GIO[0]) 내지 제4 글로벌 입출력 라인(GIO[3])을 포함한다. 상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[3])은 순차적으로 배치되며, 하나의 글로벌 입출력 라인마다 1 개 또는 2 개의 글로벌 입출력 라인이 인접하여 배치된다. 예를 들면, 상기 제2 글로벌 입출력 라인(GIO[1])은 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])에 인접하여 위치한다.
상기 전압 인가부(21,22,23,24)는 상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[3])간의 불량을 테스트하기 위한 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제1 및 제3 글로벌 입출력 라인(GIO[0],GIO[2])에 제1 전압 즉, 외부 전압(VDD)을 인가하고, 상기 제2 및 제4 글로벌 입출력 라인(GIO[1],GIO[3])에 상기 제1 전압 레벨과 전위차를 갖는 제2 전압 즉, 접지 전압(VSS)을 인가한다.
상기 번인 테스트 모드 신호(ENTEST)는 복수개의 번인 테스트의 종류 중 상기 글로벌 입출력 라인간의 불량을 테스트하기 위한 신호로서, 예를 들면, 상기 번인 테스트 모드 신호(ENTEST)가 로직 하이가 되면 상기 글로벌 입출력 라인간의 불량을 테스트할 수 있다.
상기 전압 인가부(21,22,23,24)는 풀업부(21,23) 및 풀다운부(22,24)를 포함한다.
상기 풀업부(21,23)는 상기 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2]) 을 상기 외부 전압(VDD) 레벨로 풀업시킨다.
상기 풀업부(21,23)는 제1 풀업부(21) 및 제2 풀업부(23)로 구성된다. 상기 제1 풀업부(21)는 제1 인버터(IV1) 및 제1 트랜지스터(M1)를 포함한다. 상기 제1 인버터(IV1)는 상기 번인 테스트 모드 신호(ENTEST)를 입력받는다. 상기 제1 트랜지스터(M1)는 소스에 상기 외부 전압(VDD)을 입력받고 게이트에 상기 제1 인버터(IV1)의 출력을 입력받고 드레인이 상기 제1 글로벌 입출력 라인(GIO[0])에 연결된다. 상기 제2 풀업부(23)는 제2 인버터(IV2) 및 제3 트랜지스터(M3)를 포함한다. 상기 제2 인버터(IV2)는 상기 번인 테스트 모드 신호(ENTEST)를 입력받는다. 상기 제3 트랜지스터(M3)는 소스에 상기 외부 전압(VDD)을 입력받고 게이트에 상기 제2 인버터(IV2)의 출력을 입력받고 드레인이 상기 제3 글로벌 입출력 라인(GIO[2])에 연결된다.
상기 풀다운부(22,24)는 상기 번인 테스트 모드 신호(ENTEST)가 인에이블됨에 따라 상기 제2 및 제4 글로벌 입출력 라인(GIO[1],GIO[3])을 상기 접지 전압(VSS) 레벨로 풀다운시킨다.
상기 풀다운부(22,24)는 제1 풀다운부(22) 및 제2 풀다운부(24)로 구성된다. 상기 제1 풀다운부(22)는 제2 트랜지스터(M2)를 포함한다. 상기 제2 트랜지스터(M2)는 소스에 상기 제2 전압(VSS)을 입력받고 게이트에 상기 번인 테스트 모드 신호(ENTEST)를 입력받고 드레인이 상기 제2 글로벌 입출력 라인(GIO[1])에 연결된다. 상기 제2 풀다운부(24)는 제4 트랜지스터(M4)를 포함한다. 상기 제4 트랜지스터(M4)는 소스에 상기 제2 전압(VSS)을 입력받고 게이트에 상기 번인 테스트 모드 신호(ENTEST)를 입력받고 드레인이 상기 제4 글로벌 입출력 라인(GIO[3])에 연결된다.
도 2는 본 발명에 따른 번인 테스트 모드의 진행 방식을 설명하기 위한 구조도이다.
상기 제1 글로벌 입출력 라인(GIO[0]) 내지 상기 제4 글로벌 입출력 라인(GIO[4])은 순차적으로 인접하게 배치되어 있다. 글로벌 입출력 라인의 번인 테스트시, 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])의 전위 레벨은 외부 전압(VDD) 레벨이며, 상기 제2 글로벌 입출력 라인(GIO[1]) 및 상기 제4 글로벌 입출력 라인(GIO[3])의 전위 레벨은 접지 전압(VSS) 레벨이다. 따라서, 상기 제2 글로벌 입출력 라인(GIO[1])과 상기 제3 글로 벌 입출력 라인(GIO[2])간에 파티클(particle)이 존재할 경우, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1])의 전위차로 인하여 비정상적인 전류 흐름이 발생할 수 있다.
도 1 내지 도 2를 참조하여, 본 발명에 따른 글로벌 입출력 라인의 테스트 회로의 동작을 설명하면 다음과 같다.
글로벌 입출력 라인의 번인 테스트를 수행하기 위해, 상기 번인 테스트 모드 신호(ENTEST)를 인에이블시킨다. 따라서, 상기 전압 인가부(21,22,23,24)의 제1 풀업부(21) 및 제2 풀업부(23)는 상기 제1 글로벌 입출력 라인(GIO[0]) 및 상기 제3 글로벌 입출력 라인(GIO[2])에 상기 외부 전압(VDD)을 인가하고, 상기 전압 인가부(21,22,23,24)의 제1 풀다운부(22) 및 제2 풀다운부(24)는 상기 제2 글로벌 입출력 라인(GIO[1]) 및 상기 제4 글로벌 입출력 라인(GIO[3])에 접지 전압(VSS)을 인가한다. 상기 제2 글로벌 입출력 라인(GIO[1])과 상기 제3 글로벌 입출력 라인(GIO[2]) 사이에 파티클(particle)이 존재할 경우, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1])이 쇼트(short) 되고, 상기 제3 글로벌 입출력 라인(GIO[2])과 상기 제2 글로벌 입출력 라인(GIO[1]) 사이에 전위차(VDD-VSS)가 존재하므로 과도한 전류가 흐르게 된다. 따라서, 상기 글로벌 입출력 라인 번인 테스트 중 반도체 메모리의 전류 스펙(spec), 예를 들어, IDD2P를 모니터링하여 과도한 전류를 감지함으로써 파티클에 의한 불량을 검출할 수 있다. 또한, 노멀 모드에서는 상기 번인 테스트 모드 신호(ENTEST)가 디스에이블되고, 상기 제1 내지 제4 글로벌 입출력 라인(GIO[0]~GIO[3])은 노멀 모드에서의 데이터를 전송하는 동작을 수행하게 된다.
상기 제1 전압은 상기 외부 전압(VDD) 외에 고전압(VPP)을 사용할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 글로벌 입출력 라인의 테스트 회로의 일 실시예를 나타낸 회로도, 및
도 2는 본 발명에 따른 번인 테스트 모드의 진행 방식을 설명하기 위한 구조도이다.
<도면의 주요 부분에 대한 부호 설명>
21,23 : 제1 풀업부, 제2 풀업부 22,24 : 제1 풀다운부, 제2 풀다운부

Claims (7)

  1. 순차적으로 배치된 복수개의 데이터 입출력 라인; 및
    제어 신호에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 입출력 라인에 전압을 인가하는 전압 인가부를 구비하는 데이터 입출력 라인 테스트 회로.
  2. 제 1 항에 있어서,
    상기 전압 인가부는,
    상기 제어 신호의 활성화에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 홀수번째 데이터 입출력 라인을 제1 전압 레벨로 풀업시키는 풀업부; 및
    상기 제어 신호의 활성화에 응답하여 상기 복수개의 데이터 입출력 라인 중에서 짝수번째 데이터 입출력 라인을 제2 전압 레벨로 풀다운시키는 풀다운부를 포함하는 데이터 입출력 라인 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호는 테스트 모드 신호를 포함하는 데이터 입출력 라인 테스트 회로.
  4. 제 2 항에 있어서,
    상기 제1 전압은 외부 전압을 포함하고 상기 제2 전압은 접지 전압을 포함하는 것을 특징으로 하는 데이터 입출력 라인 테스트 회로.
  5. 제어 신호의 활성화 여부를 판단하는 단계;
    상기 제어 신호가 활성화되면 복수개의 데이터 입출력 라인 중에서 서로 인접한 데이터 입출력 라인들이 정해진 전위차를 갖도록 상기 복수개의 데이터 입출력 라인에 전압을 인가하는 단계; 및
    상기 전압을 인가한 상태에서 전류량을 감지하여 상기 복수개의 데이터 입출력 라인의 불량 여부를 판단하는 단계를 포함하는 데이터 입출력 라인 테스트 방법.
  6. 제 5 항에 있어서,
    상기 제어 신호는 테스트 모드 신호를 포함하는 데이터 입출력 라인 테스트 방법.
  7. 제 5 항에 있어서,
    상기 전압을 인가하는 단계는,
    상기 서로 인접한 데이터 입출력 라인 중에서 어느 하나에는 외부 전압을 인가하고, 다른 하나에는 접지 전압을 인가하는 것을 특징으로 하는 데이터 입출력 라인 테스트 방법.
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* Cited by examiner, † Cited by third party
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CN110728937A (zh) * 2019-10-31 2020-01-24 京东方科技集团股份有限公司 阵列基板潜在故障激发及检测方法、显示面板及显示装置

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