KR20090088170A - Semiconductor device having patterns with different distance and method of manufacturing the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to control a void open in flattening a following interlayer insulation film by forming a void of a uniform shape between metal lines. A semiconductor substrate(100) has a first region and a second region. A plurality of first patterns is arranged on the first region with a first gap. A plurality of second patterns is arranged on the second region with a second gap wider than the first gap. A dummy pattern is positioned between the first pattern and the second pattern positioned in a boundary of the first region and the second region. An interlayer insulation film(180) is formed on a top part of the semiconductor substrate in which metal lines(175a,175b,175c) are formed. A void(185) of the same shape is formed between the metal lines.

Description

상이한 간격을 갖는 패턴을 구비한 반도체 소자 및 그 제조방법{Semiconductor Device Having Patterns with Different Distance and Method of Manufacturing The Same}Semiconductor device having patterns with different distances and method of manufacturing the same

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 상이한 간격을 갖는 패턴을 구비한 상변화 메모리 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a phase change memory device having a pattern having different intervals and a method for manufacturing the same.

상변화 메모리 소자(Phase change random access memory, 이하 PRAM)는 온도에 따라 결정 상태가 가변되는 상변화 물질을 이용하여 데이터를 저장한다. 즉, 상변화 물질은 온도에 따라 결정 상태 또는 비정질 상태로 변하고, 결정 상태의 변화에 따라 상변화 물질의 저항이 변화된다. 또한, 상변화 물질은 상호 가역적인 변화가 가능하므로, 메모리 소자의 저장 매체로서 사용할 수 있다. 이러한 상변화 물질로는 예컨대, GST(GeSbTe)와 같은 칼코게나이드 물질이 이용될 수 있다. Phase change random access memory (PRAM) stores data using a phase change material whose crystal state varies with temperature. That is, the phase change material changes to a crystalline state or an amorphous state with temperature, and the resistance of the phase change material changes with the change of the crystal state. In addition, since the phase change material can be mutually reversible, it can be used as a storage medium of a memory device. As the phase change material, for example, chalcogenide material such as GST (GeSbTe) may be used.

이러한 상변화 메모리 소자는 크게 스위칭 소자 및 상변화 물질들이 형성되는 셀 영역, 및 상기 스위칭 소자를 구동시키게 하기 위한 주변 회로가 형성되는 주변 영역으로 구분될 수 있다. The phase change memory device may be classified into a cell region in which a switching element and a phase change material are formed, and a peripheral region in which a peripheral circuit for driving the switching element is formed.

상변화 메모리 소자의 셀 영역에는 다른 메모리 소자와 마찬가지로 매우 높은 집적도를 가지고 상변화 물질과 연결된 스위칭 소자들이 배치되는 한편, 그것의 주변 영역에는 셀 영역 보다는 낮은 집적도를 가지고 구동 소자들이 형성되고 있다. In the cell region of the phase change memory device, like other memory devices, switching devices connected to a phase change material with a very high degree of integration are disposed, while driving elements are formed in the peripheral area thereof with a lower integration level than the cell area.

이에 따라, 셀 영역에 형성되는 금속 배선 역시, 주변 영역에 형성되는 금속 배선의 경우보다 매우 좁은 피치로 형성된다. Accordingly, the metal wirings formed in the cell region are also formed with a much narrower pitch than the case of the metal wirings formed in the peripheral region.

도 1은 일반적인 상변화 메모리 소자의 금속 배선 구조를 보여주는 단면도이다. 1 is a cross-sectional view illustrating a metal wiring structure of a general phase change memory device.

도 1을 참조하면, 셀 영역(cell) 및 주변 영역(peri)이 구분된 반도체 기판(10) 상부에 제 1 베리어 금속막(11)/메인 금속막(15)/제 2 베리어 금속막(20)/난반사 방지막(28)으로 구성된 금속 배선(28a,28b)이 형성된다. 여기서, 셀 영역(cell)에 형성되는 제 1 금속 배선(28a)은 상대적으로 좁은 간격(d1) 및 좁은 선폭을 가지고 균일하게 배열되고, 주변 영역(peri)에 형성되는 제 2 금속 배선(28b)은 상대적으로 넓은 간격(d2) 및 넓은 선폭을 가지고 균일하게 배열된다. 이때, 제 1 및 제 2 금속 배선(28a,28b)은 약 3000 내지 4000Å의 높이를 갖는다. Referring to FIG. 1, a first barrier metal film 11 / main metal film 15 / a second barrier metal film 20 is disposed on a semiconductor substrate 10 in which a cell region and a peripheral region peri are divided. Metal wirings 28a and 28b composed of the anti-reflective film 28 are formed. Here, the first metal wires 28a formed in the cell region are uniformly arranged with a relatively narrow gap d1 and a narrow line width, and the second metal wires 28b formed in the peripheral region peri. Are uniformly arranged with a relatively wide spacing d2 and a wide line width. At this time, the first and second metal wires 28a and 28b have a height of about 3000 to 4000 kPa.

이렇게 셀 영역(cell)에 형성되는 제 1 금속 배선(28a)은 상대적으로 좁은 선폭을 가지면서, 상기와 같이 3000 내지 4000Å의 매우 큰 높이를 가지므로, 주변 영역(peri)에 형성되는 제 2 금속 배선(28b)보다 더 큰 어스펙트 비(aspect ratio)를 갖는다. 여기서, 어스펙트 비는 알려진 바와 같이 패턴의 높이에 대한 간격의 비를 나타내는 것이다. 이에 따라, 후속의 층간 절연막(30) 형성시, 제 1 금속 배 선(28a) 사이의 층간 절연막(30)에 보이드(void, 혹은 씨임:30a)가 발생된다. 한편, 상대적으로 어스펙트비가 낮은 제 2 금속 배선(28b) 사이의 층간 절연막(30)에는 보이드가 발생되지 않는다. Thus, the first metal wiring 28a formed in the cell region has a relatively narrow line width and has a very large height of 3000 to 4000 와 as described above, and thus the second metal formed in the peripheral region peri. It has a larger aspect ratio than the wiring 28b. Here, the aspect ratio represents the ratio of the spacing to the height of the pattern as known. Accordingly, in the subsequent formation of the interlayer insulating film 30, voids or seams 30a are generated in the interlayer insulating film 30 between the first metal wires 28a. On the other hand, no void is generated in the interlayer insulating film 30 between the second metal wirings 28b having a relatively low aspect ratio.

현재 층간 절연막(30)으로는 층간 매립 특성이 우수한 HDP(High density plasma) 절연막이 이용되고 있다. HDP 절연막(30)은 우수한 매립 특성을 갖는 한편 압축성(compressive) 스트레스를 갖는다고 알려져 있다. 이러한 압축성 스트레스는 균형을 이룰 때, 즉 동일한 양(두께)의 HDP 절연막(30)이 양방향(횡방향)으로 대립되는 경우 서로 상쇄되어 균형을 이룬다. 그러므로, 제 1 금속 배선(28a)이 일정 간격으로 배열된 셀 영역(cell)의 경우, 압축성 스트레스가 균형을 이루게 되어, 제 1 금속 배선(28a) 사이의 층간 절연막(30)내에 균일한 형태의 보이드(30a)들이 형성된다. 알려진 바와 같이, 보이드(30a)는 패턴 사이의 절연막내에 자연적으로 형성되는 동공(洞空)으로서, 일반적인 보이드(30a)는 반도체 소자에 있어서 결함 요소로 작용하지만, 외부로 노출되지만 않는다면, 전기적으로 문제가 없다. Currently, a high density plasma (HDP) insulating film having excellent interlayer embedding characteristics is used as the interlayer insulating film 30. The HDP insulating film 30 is known to have excellent buried characteristics and compressive stress. These compressive stresses are balanced when they are balanced, i.e. when the same amount (thickness) of the HDP insulating film 30 is opposed in both directions (lateral direction). Therefore, in the case of a cell region in which the first metal wirings 28a are arranged at regular intervals, the compressive stress is balanced, so that a uniform form is formed in the interlayer insulating film 30 between the first metal wirings 28a. The voids 30a are formed. As is known, the void 30a is a cavity naturally formed in the insulating film between the patterns, and the general void 30a acts as a defective element in the semiconductor device, but is not electrically exposed unless exposed to the outside. There is no.

그런데, 셀 영역(cell)과 주변 영역(peri)과의 경계에 위치한 셀 영역(cell)의 보이드(30b)의 경우, 상기 보이드(30b)가 형성되는 셀 영역(cell)의 층간 절연막(30) 및 그와 인접하는 보이드가 형성되지 않는 주변 영역(peri)의 층간 절연막(30) 사이에서 압축성 스트레스 균형이 깨지게 되어, 주변 영역(peri)과 경계에 위치한 셀 영역(cell)의 보이드(30b)의 형태가 상부로 길게 늘어나는 형태로 변형된다. 즉, 셀 영역(cell)과 주변 영역(peri)의 경계 부근에 형성되는 제 1 금속 배선(28a)간의 간격(d1) 및 제 1 금속 배선(28a)과 제 2 금속 배선(28b)간의 간 격(d2)의 차이로 인해, 경계 부분에 위치하는 보이드(30b)의 형상이 변형되는 것이다. However, in the case of the void 30b of the cell region located at the boundary between the cell region and the peripheral region peri, the interlayer insulating layer 30 of the cell region in which the void 30b is formed And the compressive stress balance is broken between the interlayer insulating film 30 of the peripheral region peri where no void is formed adjacent thereto, so that the void 30b of the cell region located at the boundary with the peripheral region peri is broken. The shape is transformed into a shape that elongates upwards. That is, the interval d1 between the first metal wiring 28a formed near the boundary between the cell region cell and the peripheral region peri, and the interval between the first metal wiring 28a and the second metal wiring 28b. Due to the difference in (d2), the shape of the void 30b positioned at the boundary portion is deformed.

이러한 보이드(30b)의 형상 변형은 후속의 층간 절연막(30)의 평탄화 공정시, 보이드(30b)가 노출되는 원인이 된다. 또한, 상기 보이드(30b)가 노출되면, 노출된 보이드(30b) 부분에 이물질 또는 금속 배선 물질이 잔류되어 브릿지(bridge) 등과 같은 전기적 문제를 야기할 수 있다.Such shape deformation of the void 30b causes the void 30b to be exposed during the subsequent planarization of the interlayer insulating film 30. In addition, when the void 30b is exposed, foreign matter or metal wiring material may remain in the exposed void 30b to cause an electrical problem such as a bridge.

따라서, 본 발명의 목적은 서로 다른 간격을 갖는 배선 사이에 보이드의 형상 변형을 방지할 수 있는 반도체 소자를 제공하는 것이다. Accordingly, an object of the present invention is to provide a semiconductor device capable of preventing the shape deformation of voids between wirings having different intervals.

또한, 본 발명의 다른 목적은 상기한 서로 다른 간격을 갖는 배선중 상대적으로 좁은 간격을 갖는 배선 사이의 층간 절연막의 스트레스를 완화할 수 있는 반도체 소자의 제조방법을 제공하는 것이다. In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device capable of alleviating the stress of the interlayer insulating film between the wirings having a relatively narrow interval among the wirings having different intervals.

상기한 본 발명의 목적을 제공하기 위한 본 발명의 반도체 소자는, 제 1 영역 및 제 2 영역을 갖는 반도체 기판, 상기 제 1 영역에 제 1 간격으로 배열된 복수의 제 1 패턴, 상기 제 2 영역에 상기 제 1 간격보다 넓은 제 2 간격으로 배열된 복수의 제 2 패턴, 및 상기 제 1 영역과 제 2 영역의 경계에 위치하는 상기 제 1 패턴과 그것과 인접하는 제 2 패턴 사이에 위치되는 더미 패턴을 포함한다. The semiconductor device of the present invention for providing the above object of the present invention is a semiconductor substrate having a first region and a second region, a plurality of first patterns arranged at a first interval in the first region, the second region A plurality of second patterns arranged at second intervals wider than the first intervals, and a dummy located between the first pattern positioned at a boundary between the first region and the second region and a second pattern adjacent thereto Contains a pattern.

상기 더미 패턴은, 그것과 인접하는 상기 제 1 패턴과의 간격 및 그것과 인접하는 상기 제 2 패턴과의 간격이 상기 제 1 간격이 되는 위치에 형성될 수 있다. 또한, 상기 더미 패턴 및 그것과 인접하는 상기 제 1 패턴과의 간격, 및 상기더미 패턴 및 그것과 인접하는 상기 제 2 패턴과의 간격은 상기 더미 패턴의 선폭에 의해 결정될 수 있다. The dummy pattern may be formed at a position where an interval between the first pattern adjacent thereto and an interval between the second pattern adjacent thereto becomes the first interval. The gap between the dummy pattern and the first pattern adjacent thereto and the dummy pattern and the second pattern adjacent thereto may be determined by the line width of the dummy pattern.

상기 제 2 영역의 상기 제 2 패턴 사이에 추가로 형성되는 더미 패턴을 더 포함할 수 있다. 상기 추가의 더미 패턴은 상기 제 2 패턴과 상기 더미 패턴 사이 의 간격이 상기 제 1 간격이 되도록 하는 폭을 가질 수 있다.The display device may further include a dummy pattern formed between the second pattern of the second region. The additional dummy pattern may have a width such that an interval between the second pattern and the dummy pattern is the first interval.

상기 제 1 패턴, 상기 제 2 패턴, 및 상기 더미 패턴이 형성된 반도체 기판 상부에 층간 절연막이 더 형성되고, 상기 제 1 패턴, 상기 제 2 패턴, 및 상기 더미 패턴은 동일 높이를 갖고, 상기 제 1 패턴 및 그와 인접하는 상기 더미 패턴간의 높이 및 간격의 비로 정의되는 어스펙트비는 상기 층간 절연막 형성시 상기 제 1 패턴 및 그것과 인접하는 더미 패턴 사이의 층간 절연막내에 자연적으로 보이드가 형성될 수 있을 정도로 설정된다. An interlayer insulating film is further formed on the semiconductor substrate on which the first pattern, the second pattern, and the dummy pattern are formed, wherein the first pattern, the second pattern, and the dummy pattern have the same height, and the first pattern An aspect ratio defined as a ratio of a height and an interval between a pattern and the dummy pattern adjacent thereto may cause voids to be naturally formed in the interlayer insulating film between the first pattern and the dummy pattern adjacent thereto when the interlayer insulating film is formed. Is set to a degree.

또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 준비한다음, 상기 반도체 기판상에 패턴 형성층을 형성한다. 다음, 상기 패턴 형성층을 패터닝하여, 상기 제 1 영역에 제 1 간격으로 배열된 복수의 제 1 패턴, 상기 제 2 영역에 제 1 간격보다 넓은 제 2 간격으로 배열되는 복수의 제 2 패턴, 및 상기 제 1 영역의 경계에 위치하는 제 1 패턴과 그것과 인접하는 상기 제 2 패턴 사이에 더미 패턴을 형성한다. In addition, a method of manufacturing a semiconductor device according to another embodiment of the present invention is as follows. First, a semiconductor substrate having a first region and a second region is prepared, and then a pattern forming layer is formed on the semiconductor substrate. Next, by patterning the pattern forming layer, a plurality of first patterns arranged in a first interval in the first region, a plurality of second patterns arranged in a second interval wider than the first interval in the second region, and the A dummy pattern is formed between the first pattern positioned at the boundary of the first region and the second pattern adjacent thereto.

본 발명에 의하면, 서로 상이한 간격을 갖는 금속 배선들 사이에 더미 배선을 개재하여 금속 배선들 사이의 간격을 균일화한다. 이에 따라, 금속 배선들 사이에 균일한 형태로 보이드가 형성되므로써, 후속의 층간 절연막 평탄화시, 보이드 오픈을 제어할 수 있다. According to the present invention, the gaps between the metal wires are equalized through the dummy wires between the metal wires having different distances from each other. Accordingly, the voids are formed in a uniform form between the metal wires, so that the void open can be controlled during subsequent planarization of the interlayer insulating film.

또한, 상기 더미 패턴은 상기 패턴들과 동시에 형성되므로 별도의 공정이 요 구되지 않는다. In addition, since the dummy pattern is formed simultaneously with the patterns, a separate process is not required.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

먼저, 도 2를 참조하면, 제 1 영역(A1) 및 제 2 영역(A3)을 포함하는 반도체 기판(50)을 준비한다. 제 1 영역(A1) 상부에 상대적으로 좁은 간격(d11) 및 좁은 선폭을 갖는 제 1 패턴(60a)을 형성한다. 제 2 영역(A3) 상부에 상대적으로 넓은 간격(d12) 및 넓은 선폭을 갖는 제 2 패턴(60b)을 형성한다. First, referring to FIG. 2, a semiconductor substrate 50 including a first region A1 and a second region A3 is prepared. A first pattern 60a having a relatively narrow gap d11 and a narrow line width is formed on the first area A1. A second pattern 60b having a relatively wide interval d12 and a wide line width is formed on the second region A3.

이때, 제 1 영역(A1)의 가장자리에 위치하는 제 1 패턴(60a')의 경우, 그 양측에 위치한 패턴들(60a,60b)간의 간격이 상이하다. 즉, 제 1 패턴(60a')을 기준으로 제 1 영역(A1)쪽에 위치하는 제 1 패턴(60a)은 가장자리의 제 1 패턴(60a')과 제 1 간격(d11)으로 이격된 반면, 제 2 영역(A2)쪽에 위치하는 제 2 패턴(60b)은 제 1 간격(d11)보다 큰 제 2 간격(d12)으로 이격된다. 그러므로, 후속의 층간 절연막(도시되지 않음) 형성시, 층간 절연막의 스트레스 불균형으로 인해 서로 다른 형태의 변형된 보이드가 생성될 수 있다. In this case, in the case of the first pattern 60a 'positioned at the edge of the first area A1, the spacing between the patterns 60a and 60b positioned at both sides thereof is different. That is, the first pattern 60a positioned toward the first area A1 based on the first pattern 60a 'is spaced apart from the first pattern 60a' of the edge and the first interval d11, The second pattern 60b positioned toward the second region A2 is spaced apart from the second interval d12 larger than the first interval d11. Therefore, in subsequent formation of an interlayer insulating film (not shown), different types of modified voids may be generated due to the stress imbalance of the interlayer insulating film.

이에 본 실시예에서는 제 1 영역(A1)의 가장자리(경계)에 위치하는 제 1 패턴(60a')과 그것과 인접하는 제 2 패턴(60b) 사이, 및/또는 제 2 패턴(60b) 사이에 더미 패턴(60c)을 각각 형성한다. 더미 패턴(60c)은 각각의 패턴들(60a,60a',60b,60c)간이 동일한 간격을 가질 수 있도록 가장자리 제 1 패턴(60a')과 제 2 패턴(60b) 사이, 및/또는 제 2 패턴(60b) 사이에 중앙에 각각 위 치할 수 있다. 아울러, 상기 가장자리 제 1 패턴(60a')과 더미 패턴(60c)간의 간격 및 더미 패턴(60c)과 제 2 패턴(60b)간의 간격은 상기 더미 패턴(60c)의 선폭에 의해 조절될 수 있다. 여기서, 도면 부호 A2는 보이드가 유발될 수 있는 가장자리 제 1 패턴(60a')과 제 2 패턴(60b) 사이의 간격을 나타낸다. Therefore, in the present exemplary embodiment, between the first pattern 60a 'positioned at the edge (boundary) of the first area A1 and the second pattern 60b adjacent thereto and / or between the second pattern 60b. Dummy patterns 60c are formed, respectively. The dummy pattern 60c is formed between the edge first pattern 60a 'and the second pattern 60b and / or the second pattern such that the respective patterns 60a, 60a', 60b, 60c have the same spacing. Each can be centered between 60b. In addition, an interval between the edge first pattern 60a 'and the dummy pattern 60c and an interval between the dummy pattern 60c and the second pattern 60b may be controlled by the line width of the dummy pattern 60c. Here, reference numeral A2 denotes a gap between the edge first pattern 60a 'and the second pattern 60b in which voids may be caused.

그 후, 도 3에 도시된 바와 같이, 제 1 패턴(60a,60a'), 제 2 패턴(60b) 및 더미 패턴(60c)이 형성된 반도체 기판(50) 상부에 층간 절연막(70)을 형성한다. 이때, 더미 패턴(60c)의 형성에 의해, 제 1 영역(A1)과 마찬가지로 제 2 영역(A3)도 제 1 간격(d11)으로 패턴들이 형성됨에 의해, 각 패턴들(60a,60b,60c) 사이에 균일한 형태의 보이드(70a)가 형성될 수 있다. Thereafter, as shown in FIG. 3, an interlayer insulating layer 70 is formed on the semiconductor substrate 50 on which the first patterns 60a and 60a ', the second pattern 60b, and the dummy pattern 60c are formed. . At this time, by forming the dummy pattern 60c, like the first region A1, the patterns are formed in the second region A3 at a first interval d11, respectively, so that the patterns 60a, 60b, and 60c are formed. A void 70a having a uniform shape may be formed therebetween.

여기서, 상기 제 1 패턴(60a,60a'), 제 2 패턴(60b) 및 더미 패턴(60c)은 동일한 높이를 가질 수 있고, 제 1 패턴(60a,60a')들간의 간격, 가장자리 제 1 패턴(60a')과 더미 패턴(60c)간의 간격 및/또는 더미 패턴(60c)과 제 2 패턴(60b) 간의 간격은 상기 높이를 고려하여(즉, 어스펙트 비를 고려하여) 이후 층간 절연막 형성시 층간 절연막 내에 자연적으로 보이드가 형성될 수 있을 정도의 간격들을 갖는다. 아울러, 상기에서 제 1 패턴(60a,60a')들간의 간격, 가장자리 제 1 패턴(60a')과 더미 패턴(60c)간의 간격 및/또는 더미 패턴(60c)과 제 2 패턴(60b) 간의 간격은 동일하다고 하였으나, 실질적으로는 상기 간격들내에서 동일한 형태의 보이드가 형성될 수 있는 정도의 간격 범위내에서 자유롭게 변경가능하다. Here, the first patterns 60a and 60a ', the second pattern 60b and the dummy pattern 60c may have the same height, and the interval between the first patterns 60a and 60a' and the first pattern of the edges. The gap between 60a 'and the dummy pattern 60c and / or the gap between the dummy pattern 60c and the second pattern 60b may be considered when the interlayer insulating film is formed in consideration of the height (i.e., the aspect ratio). The gaps are such that voids can be naturally formed in the interlayer insulating film. In addition, the gap between the first patterns 60a and 60a ', the gap between the edge first pattern 60a' and the dummy pattern 60c, and / or the gap between the dummy pattern 60c and the second pattern 60b. Although is said to be the same, it is substantially freely changeable within the space | interval range with which the void of the same type can be formed in the said space | interval.

이와 같이 균일한 형태의 보이드(70a)의 형성으로, 후속의 층간 절연막(70) 평탄화시, 보이드(70)가 노출되지 않도록 평탄화도를 조절하므로써, 부분적인 보이 드(70)의 노출을 방지할 수 있다. By forming the void 70a having a uniform shape as described above, during the subsequent planarization of the interlayer insulating film 70, the degree of planarization is controlled so that the void 70 is not exposed, thereby preventing partial exposure of the void 70. Can be.

도 4 내지 도 7은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도이다.4 to 7 are cross-sectional views of respective processes for explaining a method of forming metal wirings of a phase change memory device according to another exemplary embodiment of the present invention.

도 4를 참조하면, 셀 영역(cell) 및 주변 영역(peri)이 한정된 반도체 기판(100)을 준비한다음, 반도체 기판(100)의 셀 영역(cell)에 스위칭 소자로서 PN 다이오드(115)가 형성된 제 1 절연막(110)을 형성한다. PN 다이오드(115)와 전기적으로 연결되도록 하부 전극 콘택(125)이 형성된 제 2 절연막(120)을 형성한다음, 제 2 절연막(120) 상부에 상변화 물질층을 형성한다. 여기서, PN 다이오드(115) 및/또는 하부 전극 콘택(125)을 하부 전극이라 칭할 수 있다. 상변화 물질층(130)으로는 GaSb, InSb, InSe, Sb2Te3, GeTe와 같은 2원소 화합물; GeSbTe, GaSbTe, InSbTe, SnSb2Te4, InSbTe와 같은 3원소 화합물; 및 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2와 같은 4원소 화합물 중 선택되는 하나가 이용될 수 있으며, 본 실시예에서는 Ge, Sb 및/또는 Te 성분을 포함하는 GeSbTe막을 이용하였다. 상변화 물질층 상부에 상부 전극층을 형성한다음, 상변화 물질층과 상부 전극층을 패터닝하여, 상변화층(130) 및 상부 전극(135)을 형성한다. 다음, 상부 전극(135)과 전기적으로 콘택되도록 상부 전극 콘택(145)이 형성된 제 3 절연막(140)을 형성한다. 그 후, 제 3 절연막(140) 상부에 제 4 절연막(150)을 형성한다. 이때, 도면에는 도시되지는 않았으나, 제 4 절연막(147)내에는 상기 상부 전극 콘택(145)과 연결되는 비트 라인이 더 형성될 수 있다. Referring to FIG. 4, after preparing a semiconductor substrate 100 in which a cell region and a peri region are defined, a PN diode 115 is formed in a cell region of the semiconductor substrate 100 as a switching element. The first insulating film 110 is formed. A second insulating layer 120 having a lower electrode contact 125 formed thereon to be electrically connected to the PN diode 115 is formed, and then a phase change material layer is formed on the second insulating layer 120. Here, the PN diode 115 and / or the lower electrode contact 125 may be referred to as a lower electrode. As the phase change material layer 130, binary elements such as GaSb, InSb, InSe, Sb 2 Te 3, and GeTe; Ternary compounds such as GeSbTe, GaSbTe, InSbTe, SnSb2Te4, InSbTe; And a four-element compound such as AgInSbTe, (GeSn) SbTe, GeSb (SeTe), Te81Ge15Sb2S2 may be used, and in this embodiment, a GeSbTe film containing Ge, Sb and / or Te components was used. After forming the upper electrode layer on the phase change material layer, the phase change material layer and the upper electrode layer are patterned to form the phase change layer 130 and the upper electrode 135. Next, the third insulating layer 140 on which the upper electrode contact 145 is formed is formed to be in electrical contact with the upper electrode 135. Thereafter, a fourth insulating layer 150 is formed on the third insulating layer 140. Although not shown in the drawing, a bit line connected to the upper electrode contact 145 may be further formed in the fourth insulating layer 147.

다음, 제 4 절연막(147) 상부에 제 1 베리어 금속막(150), 메인 금속막(155), 제 2 베리어 금속막(160) 및 난반사 방지막(165)을 순차적으로 적층한다. 상기 제 1 및 제 2 베리어 금속막(150,160)은 예를 들어 200 내지 400Å 두께의 Ti/TiN막이 이용될 수 있고, 메인 금속막(155)으로는 예를 들어 2000 내지 3000Å 두께의 Al 금속막 또는 Al 합금막등과 같이 도전 특성이 우수한 물질이 이용될 수 있다. 난반사 방지막(165)으로는 2000 내지 2500Å 두께의 SiON 또는 SiN막이 이용될 수 있다. Next, the first barrier metal film 150, the main metal film 155, the second barrier metal film 160, and the diffuse reflection prevention film 165 are sequentially stacked on the fourth insulating film 147. As the first and second barrier metal layers 150 and 160, for example, a Ti / TiN film having a thickness of 200 to 400 μs may be used, and as the main metal film 155, for example, an Al metal film having a thickness of 2000 to 3000 μm or A material having excellent conductive properties, such as an Al alloy film, can be used. As the anti-reflective film 165, a SiON or SiN film having a thickness of 2000 to 2500 kV may be used.

도 5를 참조하면, 난반사 방지막(165) 상부에 공지의 포토리소그라피 공정에 의해 포토레지스트 패턴(170,171,172)을 형성한다. 여기서, 도면부호 171은 셀 영역(cell)에 형성되는 배선을 한정하기 위한 포토레지스트 패턴이고, 171은 주변 영역(peri) 영역에 형성되는 배선을 한정하기 위한 포토레지스트 패턴이다. 또한, 172는 셀 영역(cell)에 형성되는 포토레지스트 패턴(170)과 주변 영역(peri)에 형성되는 포토레지스트 패턴(171) 사이에 형성되는 더미 포토레지스트 패턴이다. 더미 포토레지스트 패턴(172)은 균일한 포토레지스트 패턴(170,171,172)간의 간격을 제공하기 위하여 형성되며, 상기 간격은 상기 더미 포토레지스트 패턴(172) 폭에 의해 조절가능하다. 본 실시예에서는 상기 포토레지스트 패턴(170,171,172)들간의 간격이 약 80 내지 90nm가 되도록 더미 포토레지스트 패턴(172)의 폭을 조절한다. Referring to FIG. 5, photoresist patterns 170, 171, and 172 are formed on the diffuse reflection prevention layer 165 by a known photolithography process. Here, reference numeral 171 denotes a photoresist pattern for defining wirings formed in a cell region, and 171 denotes a photoresist pattern for defining wirings formed in a peripheral region peri. In addition, 172 is a dummy photoresist pattern formed between the photoresist pattern 170 formed in the cell region and the photoresist pattern 171 formed in the peripheral region peri. The dummy photoresist pattern 172 is formed to provide a gap between the uniform photoresist patterns 170, 171, and 172, and the gap is adjustable by the width of the dummy photoresist pattern 172. In this embodiment, the width of the dummy photoresist pattern 172 is adjusted so that the gap between the photoresist patterns 170, 171, and 172 is about 80 to 90 nm.

도 6에 도시된 바와 같이, 포토레지스트 패턴(170,171,172)을 마스크로 이용하여, 난반사 방지막(165), 제 2 베리어 금속막(160), 메인 금속막(155) 및 제 1 베리어 금속막(150)을 패터닝하여, 셀 영역(cell)에 제 1 금속 배선(175a)을 형성 하고, 주변 영역(peri)에 제 2 금속 배선(175b)을 형성함과 동시에, 셀 영역(cell)과 주변 영역(peri)의 경계 부분에 형성되는 제 1 금속 배선(175a)과 그것과 인접하는 제 2 금속 배선(175b) 사이 및/또는 제 2 금속 배선(175b) 사이에 더미 배선(175c)을 형성한다. 그 후, 포토레지스트 패턴(170,171,172)을 공지의 방식으로 제거한다. 더미 배선(175)의 형성에 따라, 셀 영역(cell)과 주변 영역(peri)의 경계에 있는 제 1 금속 배선(175a)과 더미 배선(175c) 및 제 2 금속 배선(175b)과 더미 배선(175c)은 모두 동일한 간격을 갖게 된다. As shown in FIG. 6, the antireflective film 165, the second barrier metal film 160, the main metal film 155, and the first barrier metal film 150 using photoresist patterns 170, 171, and 172 as masks. The first metal wiring 175a is formed in the cell region, the second metal wiring 175b is formed in the peripheral region peri, and at the same time, the cell region and the peripheral region peri are formed. The dummy wiring 175c is formed between the first metal wiring 175a and the second metal wiring 175b adjacent thereto and / or between the second metal wiring 175b formed at the boundary portion of the (). Thereafter, the photoresist patterns 170, 171, 172 are removed in a known manner. According to the formation of the dummy wiring 175, the first metal wiring 175a, the dummy wiring 175c, the second metal wiring 175b, and the dummy wiring () at the boundary between the cell region and the peripheral region peri are formed. 175c) all have the same spacing.

다음, 도 7에 도시된 바와 같이, 금속 배선들(175a,175b,175c)이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(180)을 형성한다. 층간 절연막(180)으로는 예컨대, HDP 절연막이 이용될 수 있다. 이때, 금속 배선들(175a,175b,175c)은 모두 실질적으로 동일한 간격을 유지하기 때문에, 금속 배선들(175a,175b,175c) 사이에 동일한 형태의 보이드(185)가 형성된다. 그러므로, 후속의 층간 절연막(180)의 평탄화시, 어느 하나의 보이드(185)라도 노출되지 않도록 제어가 용이해진다. 결과적으로, 보이드(185) 노출이 방지되어, 금속 배선 신뢰성이 개선된다. Next, as shown in FIG. 7, the interlayer insulating layer 180 is formed on the resultant of the semiconductor substrate 100 on which the metal lines 175a, 175b, and 175c are formed. As the interlayer insulating layer 180, for example, an HDP insulating layer may be used. At this time, since the metal wires 175a, 175b, and 175c all maintain substantially the same distance, a void 185 having the same shape is formed between the metal wires 175a, 175b, and 175c. Therefore, during subsequent planarization of the interlayer insulating film 180, control is facilitated so that no void 185 is exposed. As a result, the void 185 exposure is prevented, and the metal wiring reliability is improved.

본 발명은 상기한 실시예에 한정되는 것만은 아니다.The present invention is not limited to the above embodiment.

본 실시예에서는 간격이 상이한 패턴으로서, 셀 영역의 가장자리에 위치하는 패턴(혹은 배선)과 그와 인접하는 주변 영역의 패턴(혹은 배선)을 예를 들어 설명하였지만, 여기에 한정되지 않고, 양측 간격이 상이한 패턴을 형성하는 경우 모두 적용할 수 있다. In the present embodiment, the patterns (or wirings) positioned at the edges of the cell regions and the patterns (or wirings) of the peripheral regions adjacent thereto are described as examples of patterns having different intervals, but the present invention is not limited thereto. All of these cases can be applied to form different patterns.

또한, 본 실시예에서는 1차적으로 형성되는 1차 금속 배선을 예를 들어 설명 하였지만, 높은 어스펙트 비를 가지면서 필연적으로 보이드가 발생되는 모든 배선 공정에 모두 적용될 수 있음은 물론이다. In addition, in the present embodiment, the primary metal wiring formed primarily as an example has been described, but of course, it can be applied to all wiring processes inevitably generating voids having a high aspect ratio.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

도 1은 일반적인 반도체 소자의 금속 배선 구조를 보여주는 단면도,1 is a cross-sectional view showing a metal wiring structure of a general semiconductor device;

도 2 및 도 3은 본 발명의 일 실시예에 따른 상이한 간격을 갖는 복수의 패턴들을 구비한 반도체 소자의 제조방법을 보여주는 단면도, 2 and 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a plurality of patterns having different spacing according to an embodiment of the present invention;

도 4 내지 도 7은 본 발명의 다른 실시예에 따른 상이한 간격의 금속 배선을 구비하는 상변화 메모리 소자의 제조방법을 보여주는 단면도이다. 4 to 7 are cross-sectional views illustrating a method of manufacturing a phase change memory device having metal wirings having different intervals according to another exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

50, 100 : 반도체 기판 60a : 제 1 패턴50, 100: semiconductor substrate 60a: first pattern

60a' : 가장자리 제 1 패턴 60b : 제 2 패턴 60a ': edge first pattern 60b' second pattern

60c : 더미 패턴 70, 180 : 층간 절연막60c: dummy pattern 70, 180: interlayer insulating film

70a,185 : 보이드 175a : 제 1 금속 배선70a, 185: void 175a: first metal wiring

175b : 제 2 금속 배선 175c : 더미 배선175b: second metal wiring 175c: dummy wiring

Claims (17)

제 1 영역 및 제 2 영역을 갖는 반도체 기판;A semiconductor substrate having a first region and a second region; 상기 제 1 영역에 제 1 간격으로 배열된 복수의 제 1 패턴;A plurality of first patterns arranged in the first region at first intervals; 상기 제 2 영역에 상기 제 1 간격보다 넓은 제 2 간격으로 배열된 복수의 제 2 패턴; 및A plurality of second patterns arranged in the second region at second intervals wider than the first intervals; And 상기 제 1 영역과 제 2 영역의 경계에 위치하는 상기 제 1 패턴과 그것과 인접하는 제 2 패턴 사이에 위치되는 더미 패턴을 포함하는 반도체 소자. And a dummy pattern positioned between the first pattern positioned at a boundary between the first region and the second region and a second pattern adjacent thereto. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은, 그것과 인접하는 상기 제 1 패턴과의 간격 및 그것과 인접하는 상기 제 2 패턴과의 간격이 상기 제 1 간격이 되는 위치에 형성되는 반도체 소자. And the dummy pattern is formed at a position where an interval between the first pattern adjacent thereto and an interval between the second pattern adjacent thereto becomes the first interval. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 더미 패턴 및 그것과 인접하는 상기 제 1 패턴과의 간격, 및 상기더미 패턴 및 그것과 인접하는 상기 제 2 패턴과의 간격은 상기 더미 패턴의 선폭에 의해 결정되는 반도체 소자. The gap between the dummy pattern and the first pattern adjacent thereto, and the gap between the dummy pattern and the second pattern adjacent thereto is determined by the line width of the dummy pattern. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 2 영역의 상기 제 2 패턴 사이에 추가로 형성되는 더미 패턴을 더 포함하는 반도체 소자. The semiconductor device further comprises a dummy pattern formed between the second pattern of the second region. 제 3 항에 있어서, The method of claim 3, wherein 상기 추가의 더미 패턴은 상기 제 2 패턴과 상기 더미 패턴 사이의 간격이 상기 제 1 간격이 되도록 하는 폭을 갖는 반도체 소자. And the additional dummy pattern has a width such that a gap between the second pattern and the dummy pattern is the first gap. 제 1 항에 있어서, The method of claim 1, 상기 제 1 패턴, 상기 제 2 패턴, 및 상기 더미 패턴은, 순차적으로 적층된 제 1 베리어막, 메인 금속막, 제 2 베리어막, 및 난반사 방지막을 포함하는 반도체 소자.The first pattern, the second pattern, and the dummy pattern each include a first barrier film, a main metal film, a second barrier film, and an anti-reflection film that are sequentially stacked. 제 1 항에 있어서, The method of claim 1, 상기 제 1 간격은 80 내지 100nm인 반도체 소자. The first gap is a semiconductor device of 80 to 100nm. 제 1 항에 있어서,The method of claim 1, 상기 제 1 영역은 셀 영역이고, 상기 제 2 영역은 주변 영역인 반도체 소자. The first region is a cell region, and the second region is a peripheral region. 제 1 항에 있어서, The method of claim 1, 상기 제 1 패턴, 상기 제 2 패턴, 및 상기 더미 패턴이 형성된 반도체 기판 상부에 층간 절연막이 더 형성되는 반도체 소자. The interlayer insulating film is further formed on the semiconductor substrate on which the first pattern, the second pattern, and the dummy pattern are formed. 제 8 항에 있어서,The method of claim 8, 상기 제 1 패턴, 상기 제 2 패턴, 및 상기 더미 패턴은 동일 높이를 갖고, The first pattern, the second pattern, and the dummy pattern have the same height, 상기 제 1 패턴 및 그와 인접하는 상기 더미 패턴간의 높이 및 간격의 비로 정의되는 어스펙트비는 상기 층간 절연막 형성시 상기 제 1 패턴 및 그것과 인접하는 더미 패턴 사이의 층간 절연막내에 자연적으로 보이드가 형성될 수 있을 정도로 설정되는 반도체 소자. An aspect ratio defined as a ratio of a height and an interval between the first pattern and the dummy pattern adjacent thereto is such that voids are naturally formed in the interlayer insulating film between the first pattern and the dummy pattern adjacent thereto when the interlayer insulating film is formed. The semiconductor device is set to be enough. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판, 및 상기 제 1 패턴, 제 2 패턴과 상기 더미 패턴 사이에, Between the semiconductor substrate and the first pattern, the second pattern, and the dummy pattern, 하부전극,Bottom electrode, 상기 하부 전극과 전기적으로 연결되는 상변화막; 및A phase change layer electrically connected to the lower electrode; And 상기 상변화막 상부에 형성되는 상부 전극으로 구성된 상변화 메모리 소자가 더 개재되는 반도체 소자. And a phase change memory device including an upper electrode formed on the phase change film. 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a first region and a second region; 상기 반도체 기판상에 패턴 형성층을 형성하는 단계; 및Forming a pattern formation layer on the semiconductor substrate; And 상기 패턴 형성층을 패터닝하여, 상기 제 1 영역에 제 1 간격으로 배열된 복수의 제 1 패턴, 상기 제 2 영역에 제 1 간격보다 넓은 제 2 간격으로 배열되는 복수의 제 2 패턴, 및 상기 제 1 영역의 경계에 위치하는 제 1 패턴과 그것과 인접하는 상기 제 2 패턴 사이에 더미 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법. By patterning the pattern forming layer, a plurality of first patterns arranged in a first interval in the first region, a plurality of second patterns arranged in a second interval wider than a first interval in the second region, and the first Forming a dummy pattern between the first pattern positioned at the boundary of the region and the second pattern adjacent thereto. 제 12 항에 있어서, The method of claim 12, 상기 패턴 형성층을 패터닝하는 단계시, 상기 제 2 영역의 상기 제 2 패턴 사이에도 상기 더미 패턴이 형성되도록 상기 패턴 형성층을 패터닝하는 반도체 소자의 제조방법. And patterning the pattern forming layer so that the dummy pattern is also formed between the second patterns of the second region during the patterning of the pattern forming layer. 제 12 항에 있어서, The method of claim 12, 상기 패턴 형성층을 형성하는 단계는, Forming the pattern forming layer, 상기 반도체 기판 상부에 도전층을 형성하는 단계인 반도체 소자의 제조방법. Forming a conductive layer on the semiconductor substrate. 제 12 항에 있어서,The method of claim 12, 상기 패턴 형성층을 형성하는 단계는, Forming the pattern forming layer, 상기 반도체 기판 상부에 제 1 베리어막을 형성하는 단계;Forming a first barrier film on the semiconductor substrate; 상기 제 1 베리어막 상부에 메인 금속막을 형성하는 단계;Forming a main metal film on the first barrier film; 상기 메인 금속막 상부에 제 2 베리어막을 형성하는 단계; 및Forming a second barrier film on the main metal film; And 상기 제 2 베리어막 상부에 난반사 방지막을 형성하는 단계를 포함하는 반도체 소자의 제조방법. Forming a diffuse reflection prevention layer on the second barrier layer; 제 15 항에 있어서,The method of claim 15, 상기 패턴 형성층을 패터닝하는 단계는, Patterning the pattern forming layer, 상기 난반사 방지막 상부에 상기 제 1 패턴용 마스크 패턴, 상기 제 2 패턴용 마스크 패턴 및 상기 더미 패턴용 마스크 패턴을 형성하는 단계; Forming a mask pattern for the first pattern, a mask pattern for the second pattern, and a mask pattern for the dummy pattern on the diffuse reflection prevention layer; 상기 제 1 패턴용 마스크 패턴, 상기 제 2 패턴용 마스크 패턴 및 상기 더미 패턴용 마스크 패턴의 형태로 상기 패턴 형성층을 식각하는 단계; 및Etching the pattern forming layer in the form of the mask pattern for the first pattern, the mask pattern for the second pattern, and the mask pattern for the dummy pattern; And 상기 마스크 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법. Removing the mask patterns. 제 12 항에 있어서,The method of claim 12, 상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법. And forming an interlayer insulating film on the semiconductor substrate product.
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CN104064523A (en) * 2013-03-19 2014-09-24 株式会社东芝 Semiconductor Device And Manufacturing Method Of Semiconductor Device
CN108538845A (en) * 2017-03-03 2018-09-14 三星电子株式会社 Semiconductor storage unit including stress relief area

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