KR20090084218A - Resistance changeable memory device - Google Patents

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KR20090084218A
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배준수
히데키 호리이
박미림
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삼성전자주식회사
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Abstract

A variable resistance memory device is provided to suppress the resistance drift phenomenon by suppressing the volume expansion in the state change. The first conductive pattern(112) is formed on a substrate(100). A resistance alteration pattern(124) is formed on the first conductive pattern. The first stress buffer pattern(122) contacts with the resistance alteration pattern. The second conductive pattern(132) is formed on the resistance alteration pattern. The second stress buffer pattern contacts with the side of the resistance alteration pattern or a part among the lower surface of the resistance alteration pattern.

Description

가변 저항 메모리 장치 {RESISTANCE CHANGEABLE MEMORY DEVICE}Variable Resistor Memory Device {RESISTANCE CHANGEABLE MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 가변 저항 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly to a variable resistance memory device.

일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.Generally, a semiconductor memory device is a volatile memory device in which stored information is lost when power is interrupted, and a nonvolatile memory device that can maintain stored information even when power is interrupted. Are distinguished.

가변 저항 메모리 장치(예를 들면, 상변화 메모리 장치)는 비휘발성 메모리 장치로서, 플래시 메모리 장치를 대체할 수 있는 차세대 메모리로 연구되고 있다. 상기 가변 저항 메모리 장치는 상변화 물질을 포함한다. 상기 상변화 물질은 가열 및 냉각에 의하여 다른 저항 상태로 변할 수 있으므로, 상변화 물질은 가열로써 프로그램된다. A variable resistance memory device (for example, a phase change memory device) is a nonvolatile memory device and is being researched as a next generation memory that can replace a flash memory device. The variable resistance memory device includes a phase change material. Since the phase change material may change to another resistance state by heating and cooling, the phase change material is programmed with heating.

상변화 메모리 장치에서 안정적인 데이터를 얻기 위해서는 프로그래밍한 뒤 수 ns후의 저항값과, 프로그래밍한 뒤 수십시간 혹은 수십일이 지난 후의 저항 값이 차이가 없어야 한다. 그러나 상변화물질은 시간에 따라 저항값이 증가하는 저항 드리프트(resistance drift)가 존재하여 안정적인 데이터를 얻는 데에 어려움이 있다. 멀티-레벨 메모리의 경우, 더욱 문제가 되고 있다. To obtain stable data from a phase-change memory device, there must be no difference between the resistance after several ns of programming and the resistance after tens of hours or tens of days after programming. However, the phase change material has a resistance drift in which the resistance value increases with time, making it difficult to obtain stable data. In the case of multi-level memories, this becomes more problematic.

이에 대한 원인은 여러가지 일 수 있지만, 저항 변화 물질 내부의 부피 팽창에 의한 압축응력이 하나의 원인 일 수 있다. 예를 들어, 상변화 물질의 결정질 상태에서의 에너지 밴드 갭은 약 0.5 eV, 비정질의 그것은 약 0.7eV이나 비정질이 압축응력을 받을 경우 약 120meV 정도 에너지 갭이 줄어든다. 이를 정리하면 다음의 표와 같다.There may be various causes for this, but one cause may be a compressive stress due to volume expansion inside the resistance change material. For example, the energy band gap in the crystalline state of a phase change material is about 0.5 eV, the amorphous one is about 0.7 eV, but when the amorphous is subjected to compressive stress, the energy gap is reduced by about 120 meV. This is summarized in the following table.

<표> 압축 응력에 의한 에너지 밴드 갭의 감소<Table> Reduction of energy band gap due to compressive stress

결정질Crystalline 비정질Amorphous 압축응력하의 비정질Amorphous under compressive stress 에너지 밴드 갭Energy band gap 0.5 eV0.5 eV 0.7 eV0.7 eV ~ 0.6 eVTo 0.6 eV

위의 표에서처럼 압축 응력에 의해 에너지 밴드 갭이 결정질의 그것에 가깝게 줄어든다는 것은 저항값이 줄어든다는 것과 같은 의미이다. 따라서 비정질 초기에는 상변화물질의 리셋 저항값이 매우 낮게 얻어진다. 시간이 지남에 따라서 상변화물질 내부에 구조적인 변화가 일어남으로써 압축응력을 자체적으로 해소하여 저항변화가 일어날 수 있다. 이처럼 자체적인 구조변화를 통해 압축 응력을 해소함으로써 에너지 밴드 갭도 원래의 비정질의 값을 향해 증가하게 되고, 따라서 저항값이 증가하는 저항 드리프트 현상이 나타난다. As shown in the table above, the reduction in energy band gap close to that of crystalline by compressive stress is equivalent to the decrease in resistance. Therefore, the reset resistance value of the phase change material is obtained very low in the amorphous phase. As time goes by, structural changes occur in the phase change material, so that the compressive stress itself can be solved and resistance change can occur. By solving the compressive stress through the structural change as described above, the energy band gap also increases toward the original amorphous value, and thus a resistance drift phenomenon occurs in which the resistance value increases.

또한, 저항 변화층의 부피 팽창에 따라 도전패턴과의 접촉 면적에 변화가 생겨 저항의 변화가 유발될 수 있다. 상기의 이유로, 상변화 메모리 장치의 데이터가 안정 적이지 못하여 읽기 에러를 유발될 수 있다.In addition, the volume change of the resistance change layer may cause a change in the contact area with the conductive pattern, thereby causing a change in resistance. For the above reason, the data of the phase change memory device is not stable and may cause a read error.

본 발명의 실시예들은 저항 변화층의 저항 드리프트 현상을 억제하여 신뢰성이 향상된 가변 저항 메모리 장치를 제공한다. Embodiments of the present invention provide a variable resistance memory device having improved reliability by suppressing a resistance drift phenomenon of a resistance change layer.

본 발명은 저항 변화패턴의 상부, 하부 또는 측면에 접하는 응력완충패턴을 제공함으로써 가변 저항 메모리 소자의 저항 드리프트를 억제한다. The present invention suppresses the resistance drift of the variable resistance memory device by providing a stress buffer pattern in contact with the upper, lower or side surfaces of the resistance change pattern.

본 발명의 실시예들에 따른 가변 저항 메모리 장치는: 제 1 도전 패턴이 형성되어 있는 기판; 상기 제 1 도전 패턴 상의 저항 변화패턴; 상기 저항 변화패턴과 접하는 응력 완충패턴; 그리고 상기 저항변화패턴 상의 제 2 도전 패턴을 포함한다.In an embodiment, a variable resistance memory device may include: a substrate on which a first conductive pattern is formed; A resistance change pattern on the first conductive pattern; A stress buffer pattern in contact with the resistance change pattern; And a second conductive pattern on the resistance change pattern.

본 발명의 실시예들에 의하면, 삽입된 응력 완충층에 의해 상태 변화시 부피 팽창이 완충되어 저항 드리프트 현상이 억제된다. 따라서, 상변화 메모리 장치에서 저장된 데이터들이 안정적으로 보존될 수 있고, 읽기 에러가 줄어들 수 있다. According to embodiments of the present invention, the volume expansion is buffered when the state is changed by the inserted stress buffer layer to suppress the resistance drift phenomenon. Therefore, data stored in the phase change memory device can be stably preserved, and a read error can be reduced.

이하, 도면을 참조하여 본 발명의 구체적인 실시예들을 제공하고자 한다. 본 발명은 여기에 한정되지 않고, 본 발명의 기술적 사상, 목적 및 범위내에서 다른 형태로 변형이 가능하다. 도면들에 있어서 층, 패턴의 두께는 명확한 설명을 위해 과장된 것이다. 또한 기판 상에, 저항 변화층 상에, 도전 패턴 상에 등 특정 구조 '상에' 형성/제공된다는 용어는 그 특정 구조 상에 바로 형성/제공된다는 의미는 물론 그 특정 구조 상에 또 다른 층 또는 물질이 게재될 수 있다는 의미로 사용되었다. 중복되는 장치의 구조 및 형성방법에 대해서는 설명을 생략하였다. 본 명세서에서 '및/또는'은 이 용어 전후의 내용들 중 적어도 하나 이상을 가리키는 뜻으로 사용되었다. 본 명세서에서 제 1 , 제 2 등의 표현은 물질, 층을 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질, 층을 다른 물질 또는 층과 구별시키기 위해서 사용된 것이므로, 이에 의해 한정되어서는 안 된다. Hereinafter, with reference to the drawings to provide specific embodiments of the present invention. The present invention is not limited to this, and modifications can be made in other forms within the spirit, object, and scope of the present invention. In the drawings, the thicknesses of layers and patterns are exaggerated for clarity. Also, the term 'formed' or provided on a substrate, on a resistive change layer, on a conductive pattern, etc., means that it is formed / provided directly on that particular structure, as well as another layer on that particular structure, or It was used to mean that the substance could be published. The description of the structure and the formation method of the overlapping apparatus is omitted. In this specification, 'and / or' is used to mean at least one or more of the contents before and after this term. The expressions first, second, etc. are used herein to describe materials, layers, but are not intended to be limiting, as they are merely used to distinguish any particular material, layer from other materials or layers.

도 1를 참조하여, 본 발명의 제 1 실시예에 따른 가변 저항 메모리 장치가 설명된다. 1, a variable resistance memory device according to a first embodiment of the present invention will be described.

도 1를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 기반구조를 가리키며, 임의의 도전 영역 및/또는 절연영역이 형성된 것일 수 있다. 상기 기판(100) 상에 제 1 도전 패턴(112)을 포함하는 제 1 층간 절연막(110)이 제공된다. 상기 제 1 층간 절연막(110) 상에 제 1 응력완충패턴(122)이 제공된다. 상기 제 1 응력완충패턴(122) 상에 저항 변화패턴(124)이 제공된다. 상기 제 1 응력완충패턴(122) 및 상기 저항 변화패턴(124)은 제 2 층간절연막(120)에 의해 정의된 영역에 위치할 수 있다. 상기 제 1 응력완충패턴(122) 및 상기 저항 변화패턴(124)의 측벽들은 서로 자기 정렬될 수 있다. 상기 저항 변화패턴(124) 상에 제 2 도전 패턴(132)이 제공된다. Referring to FIG. 1, a substrate 100 is provided. The substrate 100 refers to any semiconductor infrastructure having a silicon surface, and any conductive and / or insulating regions may be formed. A first interlayer insulating layer 110 including a first conductive pattern 112 is provided on the substrate 100. A first stress buffer pattern 122 is provided on the first interlayer insulating layer 110. A resistance change pattern 124 is provided on the first stress buffer pattern 122. The first stress buffer pattern 122 and the resistance change pattern 124 may be located in a region defined by the second interlayer insulating layer 120. Sidewalls of the first stress buffer pattern 122 and the resistance change pattern 124 may be self aligned with each other. The second conductive pattern 132 is provided on the resistance change pattern 124.

상기 제 1 도전패턴(112)은 가변 저항 메모리 소자의 하부전극, 하부전극콘 택 또는 가열전극일 수 있다. 상기 제 2 도전패턴(132)은 상부전극일 수 있다. 상기 제 1 및 제 2 도전패턴들(112, 132)은 티타늄(Ti), 텅스텐(W)을 포함하는 금속, 금속산화물, 금속질화물, 도핑된 폴리실리콘 또는 이들의 조합일 수 있다. 상기 제 2 도전패턴(132)은 응력완충물질을 포함하여, 응력완충층으로 기능할 수 있다. 상기 응력완충물질은 비정질탄소(amorphous carbon), 질화탄소(CN), 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 또는 이들의 조합일 수 있다. The first conductive pattern 112 may be a lower electrode, a lower electrode contact, or a heating electrode of the variable resistance memory device. The second conductive pattern 132 may be an upper electrode. The first and second conductive patterns 112 and 132 may be a metal including titanium (Ti) or tungsten (W), a metal oxide, a metal nitride, a doped polysilicon, or a combination thereof. The second conductive pattern 132 may include a stress buffer material and function as a stress buffer layer. The stress buffer material may be amorphous carbon, carbon nitride (CN), silicon (Si), germanium (Ge), silicon germanium (SiGe), or a combination thereof.

상기 제 1 응력완충패턴(122)은 비정질탄소, 질화탄소, 실리콘, 게르마늄, 실리콘게르마늄, 또는 이들의 조합일 수 있다. 도 1과 같이 상기 제 1 응력완충패턴(122)은 저항변화패턴(124) 아래에 위치할 수 있지만, 상기 제 1 응력완충패턴(122) 없이 상기 제 2 도전패턴(132)이 응력완충층으로 기능할 수 있다.The first stress buffer pattern 122 may be amorphous carbon, carbon nitride, silicon, germanium, silicon germanium, or a combination thereof. As shown in FIG. 1, the first stress buffer pattern 122 may be located under the resistance change pattern 124, but the second conductive pattern 132 functions as a stress buffer layer without the first stress buffer pattern 122. can do.

상기 저항변화패턴(124)은 저항변화물질을 포함한다. 상기 저항변화물질은 상변화물질일 수 있다. 예를 들면, 상기 상변화물질은 Ge-Sb-Te(GST), Ge-Bi-Te(GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 주기율표의 5A족 원소-Sb-Te, 주기율표의 6A족 원소-Sb-Te, 주기율표의 5A족 원소-Sb-Se, 주기율표의 6A족 원소-Sb-Se 등의 칼코겐 화합물 또는 이상에서 열거한 칼코겐 화합물에 불순물이 도핑된 칼코겐 화합물일 수 있다. 상기 저항변화패턴(124)은 상부면의 면적과 하부면의 면적이 서로 다를 수 있다. The resistance change pattern 124 includes a resistance change material. The resistance change material may be a phase change material. For example, the phase change material is Ge-Sb-Te (GST), Ge-Bi-Te (GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn -Sb-Te, Ag-In-Sb-Te, Group 5A elements of the periodic table -Sb-Te, Group 6A elements of the periodic table -Sb-Te, Group 5A elements of the periodic table -Sb-Se, Group 6A elements of the periodic table -Sb It may be a chalcogen compound such as -Se or a chalcogen compound doped with impurities to the chalcogen compounds listed above. The resistance change pattern 124 may have an area of an upper surface and an area of a lower surface thereof different from each other.

도 2를 참조하여, 본 발명의 제 2 실시예에 따른 가변저항 메모리 장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112) 및 제 1 응력완충패턴(122)를 포함하는 제 1 층간절연막(110)이 제공된다. 상기 제 1 도전패턴(112) 및 상기 제 1 응력 완충패턴(122)은 서로 자기 정렬될 수 있다. 상기 제 1 층간절연막(110) 상에 저항 변화패턴(124)이 제공된다. 상기 저항변화패턴(124)은 제 2 층간절연막(120)에 의해 정의된 영역에 제공될 수 있다. 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 제공된다.Referring to FIG. 2, a variable resistance memory device according to a second embodiment of the present invention is provided. A first interlayer insulating film 110 including a first conductive pattern 112 and a first stress buffer pattern 122 is provided on the substrate 100. The first conductive pattern 112 and the first stress buffer pattern 122 may be self aligned with each other. A resistance change pattern 124 is provided on the first interlayer insulating film 110. The resistance change pattern 124 may be provided in a region defined by the second interlayer insulating layer 120. The second conductive pattern 132 is provided on the resistance change pattern 124.

도 3를 참조하여, 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간절연막(110)이 제공된다. 상기 제 1 도전패턴(112)상에 저항변화패턴(124)이 위치한다. 상기 저항 변화패턴(124)은 제 2 층간절연막(120)에 의해 정의된 영역에 위치한다. 상기 저항변화패턴(124)의 측면에 제 2 응력완충패턴(127)이 위치한다. 즉, 상기 저항변화패턴(124)과 상기 제 2 층간절연막(120) 사이에 제 2 응력완충패턴(127)이 개재된다. 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 위치한다. Referring to FIG. 3, a variable resistance memory device according to a third embodiment of the present invention is provided. The first interlayer insulating film 110 including the first conductive pattern 112 is provided on the substrate 100. The resistance change pattern 124 is positioned on the first conductive pattern 112. The resistance change pattern 124 is positioned in a region defined by the second interlayer insulating layer 120. The second stress buffer pattern 127 is positioned on the side of the resistance change pattern 124. That is, a second stress buffer pattern 127 is interposed between the resistance change pattern 124 and the second interlayer insulating layer 120. The second conductive pattern 132 is positioned on the resistance change pattern 124.

상기 제 2 응력완충패턴(127)은 마그네슘옥사이드, 알루미늄옥사이드, 티타늄옥사이드, 티타늄란탄옥사이드, 크롬옥사이드, 지르코늄옥사이드, 틴옥사이드, 하프늄옥사이드, 란탄옥사이드, 하프늄란탄옥사이드, 탄탈륨옥사이드 또는 이들의 조합을 포함할 수 있다. The second stress buffer pattern 127 includes magnesium oxide, aluminum oxide, titanium oxide, titanium lanthanum oxide, chromium oxide, zirconium oxide, tin oxide, hafnium oxide, lanthanum oxide, hafnium lanthanum oxide, tantalum oxide, or a combination thereof. can do.

도 4를 참조하여, 본 발명의 제 4 실시예에 따른 가변저항 메모리장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간절연막(110)이 제공된다. 상기 제 1 도전패턴(112)상에 저항변화패턴(124)이 위치한다. 상기 저항 변화패턴(124)은 제 1 부분(124a)과 제 1 부분보다 넓은 면적 및 부피를 갖는 제 2 부분(124b)을 포함할 수 있다. 상기 저항 변화패턴(124)은 제 2 층간절연막(120)에 의해 정의된 영역에 위치한다. 상기 저항변화패턴(124)의 제 2 부분(124b)의 측면과 하부면, 그리고 제 1 부분(124a)의 측면에 제 2 응력완충패턴(127)이 제공된다. 상기 제 2 응력완충패턴(127)은 상기 저항변화패턴의 제 1 부분(124a)과 접하는 제 1 부분(127a)과 상기 저항변화패턴의 제 2 부분(124b)과 접하는 제 2 부분(127b)을 포함할 수 있다. 상기 제 2 응력완충패턴(127)은 상기 제 1 층간절연막(110)과 상기 저항변화패턴(124) 사이에 개재될 수 있다. 상기 저항변화패턴(124)상에 제 2 도전패턴(132)이 제공된다.Referring to FIG. 4, a variable resistance memory device according to a fourth exemplary embodiment of the present invention is provided. The first interlayer insulating film 110 including the first conductive pattern 112 is provided on the substrate 100. The resistance change pattern 124 is positioned on the first conductive pattern 112. The resistance change pattern 124 may include a first portion 124a and a second portion 124b having a larger area and volume than the first portion. The resistance change pattern 124 is positioned in a region defined by the second interlayer insulating layer 120. The second stress buffer pattern 127 is provided on the side and bottom surfaces of the second portion 124b of the resistance change pattern 124 and the side surface of the first portion 124a. The second stress buffer pattern 127 may include a first portion 127a in contact with the first portion 124a of the resistance change pattern and a second portion 127b in contact with the second portion 124b of the resistance change pattern. It may include. The second stress buffer pattern 127 may be interposed between the first interlayer insulating layer 110 and the resistance change pattern 124. The second conductive pattern 132 is provided on the resistance change pattern 124.

도 5를 참조하여, 본 발명의 제 5 실시예에 따른 가변 저항 메모리 장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간 절연막(110)이 제공된다. 상기 제 1 도전패턴(112) 상에 제 1 응력완충패턴(122)이 제공된다. 상기 제 1 응력완충패턴(122) 상에 저항변화패턴(124)이 제공된다. 상기 제 1 도전패턴(112) 및 상기 제 1 응력완충패턴(122)은 서로 자기정렬될 수 있다. 상기 저항변화패턴(124)의 측면에는 제 2 응력완충패턴(127)이 제공된다. 즉, 상기 제 2 응력완충패턴(127)은 상기 저항변화패턴(124)과 제 2 층간절연막(120) 사이에 제공될 수 있다. 상기 제 1 응력완충패턴(122), 상기 저항변화패턴(124) 및 상기 제 2 응력완충패턴(127)은 상기 제 2 층간절연막(120)에 의해 정의된 영역에 위치할 수 있다. 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 제공된다. Referring to FIG. 5, a variable resistance memory device according to a fifth exemplary embodiment of the present invention is provided. The first interlayer insulating layer 110 including the first conductive pattern 112 is provided on the substrate 100. A first stress buffer pattern 122 is provided on the first conductive pattern 112. A resistance change pattern 124 is provided on the first stress buffer pattern 122. The first conductive pattern 112 and the first stress buffer pattern 122 may be self-aligned with each other. A second stress buffer pattern 127 is provided on the side of the resistance change pattern 124. That is, the second stress buffer pattern 127 may be provided between the resistance change pattern 124 and the second interlayer insulating layer 120. The first stress buffer pattern 122, the resistance change pattern 124, and the second stress buffer pattern 127 may be located in a region defined by the second interlayer insulating layer 120. The second conductive pattern 132 is provided on the resistance change pattern 124.

도 6을 참조하여, 본 발명의 제 6 실시예에 따른 가변저항 메모리 장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112) 및 제 1 응력완충패턴(122)을 포함하는 제 1 층간절연막(110)이 제공된다. 상기 제 1 도전패턴(112) 및 상기 제 1 응력 완충패턴(122)은 서로 자기정렬될 수 있다. 상기 제 1 층간절연막(110) 상에는 저항변화패턴(124)을 포함하는 제 2 층간 절연막(120)이 제공된다. 상기 저항 변화패턴(124)은 제 1 부분(124a)과 제 1 부분보다 넓은 면적 및 부피를 갖는 제 2 부분(124b)을 포함할 수 있다. 상기 저항변화패턴(124)의 제 2 부분(124b)의 측면과 하부면, 그리고 제 1 부분(124a)의 측면에 제 2 응력완충패턴(127)이 제공된다. 상기 제 2 응력완충패턴(127)은 상기 저항변화패턴의 제 1 부분(124a)과 접하는 제 1 부분(127a)과 상기 저항변화패턴의 제 2 부분(124b)과 접하는 제 2 부분(127b)을 포함할 수 있다. 상기 저항변화패턴(124) 상에는 제 2 도전패턴(132)이 제공된다. Referring to FIG. 6, a variable resistance memory device according to a sixth embodiment of the present invention is provided. A first interlayer insulating film 110 including a first conductive pattern 112 and a first stress buffer pattern 122 is provided on the substrate 100. The first conductive pattern 112 and the first stress buffer pattern 122 may be self-aligned with each other. The second interlayer insulating layer 120 including the resistance change pattern 124 is provided on the first interlayer insulating layer 110. The resistance change pattern 124 may include a first portion 124a and a second portion 124b having a larger area and volume than the first portion. The second stress buffer pattern 127 is provided on the side and bottom surfaces of the second portion 124b of the resistance change pattern 124 and the side surface of the first portion 124a. The second stress buffer pattern 127 may include a first portion 127a in contact with the first portion 124a of the resistance change pattern and a second portion 127b in contact with the second portion 124b of the resistance change pattern. It may include. The second conductive pattern 132 is provided on the resistance change pattern 124.

도 7를 참조하여, 본 발명의 제 7 실시예에 따른 가변저항 메모리 장치가 제공된다. 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간절연막(110)이 제공된다. 상기 제 1 도전패턴(112) 상에 저항변화패턴(124)을 포함하는 제 2 층간절연막(120)이 제공된다. 상기 저항변화패턴(124)과 상기 제 1 도전패턴(112) 사이에 제 1 응력완충패턴(112)이 개재된다. 상기 저항변화패턴(124) 하부면의 일부와 상기 제 1 층간절연막(110) 사이 그리고 상기 저항변화패턴(124)의 측면과 제 2 층간절연막(120) 사이에 제 2 응력완충패턴(127)이 제공된다. 상기 제 1 도전패턴(112) 상에 위치하는 상기 제 1 응력완충패턴(112)은 상기 저항변화층(124) 하부면의 일부에 위치하는 상기 제 2 응력완충패턴(127)과 접할 수 있다. 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 제공된다. 7, a variable resistance memory device according to a seventh embodiment of the present invention is provided. The first interlayer insulating film 110 including the first conductive pattern 112 is provided on the substrate 100. A second interlayer insulating layer 120 including a resistance change pattern 124 is provided on the first conductive pattern 112. A first stress buffer pattern 112 is interposed between the resistance change pattern 124 and the first conductive pattern 112. A second stress buffer pattern 127 is formed between a portion of the lower surface of the resistance change pattern 124 and the first interlayer insulating film 110, and between the side surface of the resistance change pattern 124 and the second interlayer insulating film 120. Is provided. The first stress buffer pattern 112 positioned on the first conductive pattern 112 may be in contact with the second stress buffer pattern 127 positioned on a portion of the lower surface of the resistance change layer 124. The second conductive pattern 132 is provided on the resistance change pattern 124.

도 8a, 도 8b 및 도 1을 참조하여, 본 발명의 제 1 실시예에 따른 가변저항 메모리 장치의 형성방법이 제공된다. 도 8a를 참조하여, 기판(100) 상에 제 1 도전 패턴(112)을 포함하는 제 1 층간 절연막(110)이 형성된다. 상기 제 1 층간 절연막(110) 상에 제 1 응력 완충층(121)이 형성된다. 상기 제 1 응력 완충층(121)은 화학기상증착법(CVD), 원자층증착법(ALD) 등 알려진 박막형성법에 의해 증착될 수 있다. 상기 제 1 응력 완충층(121) 상에 저항 변화층(123)이 형성된다. 상기 저항 변화층(123)은 상기 제 1 응력 완충층(122) 상에 게르마늄 전구체, 안티몬 전구체, 텔루르 전구체 등 저항 변화 물질의 전구체를 제공하여, 화학기상증착법, 원자층증착법 등 알려진 박막형성법에 의해 형성될 수 있다. 8A, 8B and 1, a method of forming a variable resistance memory device according to a first embodiment of the present invention is provided. Referring to FIG. 8A, a first interlayer insulating layer 110 including the first conductive pattern 112 is formed on the substrate 100. The first stress buffer layer 121 is formed on the first interlayer insulating layer 110. The first stress buffer layer 121 may be deposited by a known thin film formation method such as chemical vapor deposition (CVD) or atomic layer deposition (ALD). The resistance change layer 123 is formed on the first stress buffer layer 121. The resistance change layer 123 is formed by a known thin film formation method such as a chemical vapor deposition method, an atomic layer deposition method by providing a precursor of a resistance change material such as germanium precursor, antimony precursor, tellurium precursor on the first stress buffer layer 122 Can be.

도 8b를 참조하여, 전술한 단계에 의해 형성된 저항 변화층(123) 및 제 1 응력 완충층(121)의 적층구조가 패터닝되어 저항 변화패턴(124) 및 제 1 응력 완충패턴(122)이 형성된다. 상기 패터닝은 상기 저항 변화층(123) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 적층구조를 식각하여 수행될 수 있다. 다시 도 1을 참조하면, 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성된다. 상기 저항 변화패턴(124) 상에는 제 2 도전패턴(132)이 형성된다. Referring to FIG. 8B, the stacked structure of the resistance change layer 123 and the first stress buffer layer 121 formed by the above-described steps is patterned to form the resistance change pattern 124 and the first stress buffer pattern 122. . The patterning may be performed by forming a mask pattern (not shown) on the resistance change layer 123 and etching the stack structure using the mask pattern as an etch mask. Referring back to FIG. 1, a second interlayer insulating layer 120 is formed on the first interlayer insulating layer 110. The second conductive pattern 132 is formed on the resistance change pattern 124.

도 9a 내지 도 9c 및 도 2를 참조하여, 본 발명의 제 2 실시예에 따른 가변저항 메모리 장치의 형성방법을 제공한다. 도 9a를 참조하여, 기판(100)상에 제 1 도전층(111) 및 제 1 응력 완충층(121)이 형성된다. 도 9b를 참조하여, 상기 제 1 도전층(111) 및 상기 제 1 응력 완충층(121)의 적층구조를 패터닝하여 제 1 도전패턴(112) 및 제 1 응력완충패턴(122)를 형성한다. 상기 기판(100) 상에 제 1 층간 절연막(110)이 형성된다. 상기 제 1 층간 절연막(110)은 상기 기판(100) 상에 절연 체를 증착하여 절연막을 형성한 후, 상기 제 1 응력 완충패턴(122)이 노출될 때까지 연마공정을 수행하여 형성될 수 있다. 9A to 9C and 2, a method of forming a variable resistance memory device according to a second exemplary embodiment of the present invention is provided. Referring to FIG. 9A, a first conductive layer 111 and a first stress buffer layer 121 are formed on the substrate 100. Referring to FIG. 9B, a stacked structure of the first conductive layer 111 and the first stress buffer layer 121 is patterned to form a first conductive pattern 112 and a first stress buffer pattern 122. A first interlayer insulating layer 110 is formed on the substrate 100. The first interlayer insulating layer 110 may be formed by depositing an insulator on the substrate 100 to form an insulating layer, and then performing a polishing process until the first stress buffer pattern 122 is exposed. .

도 9c를 참조하여, 상기 제 1 층간 절연막(110) 상에 개구부(120h)를 포함하는 제 2 층간 절연막(120)이 형성된다. 상기 개구부(120h)는 상기 제 1 층간 절연막(110) 상에 절연막을 형성한 후, 상기 절연막의 일부를, 상기 제 1 층간절연막(110)이 노출될 때까지 제거됨으로써 형성될 수 있다. 상기 개구부(120h) 내에는 저항 변화패턴(124)이 형성될 수 있다. 상기 저항 변화패턴(124)은 화학기상증착, 원자층증착 등 알려진 박막형성법에 의해 형성될 수 있다. 상기 증착 이후 화학기계적 연마(CMP), 에치백(etch back) 등 알려진 연마공정에 의해 저항 변화물질의 일부가 제거될 수 있다. Referring to FIG. 9C, a second interlayer insulating layer 120 including an opening 120h is formed on the first interlayer insulating layer 110. The opening 120h may be formed by forming an insulating film on the first interlayer insulating film 110, and then removing a portion of the insulating film until the first interlayer insulating film 110 is exposed. A resistance change pattern 124 may be formed in the opening 120h. The resistance change pattern 124 may be formed by a known thin film formation method, such as chemical vapor deposition, atomic layer deposition. After the deposition, a part of the resistance change material may be removed by a known polishing process such as chemical mechanical polishing (CMP) or etch back.

상기 저항 변화패턴(124) 및 상기 제 2 층간 절연막(120)은 다른 방법에 의해서 형성될 수 있다. 상기 저항 변화패턴(124)은 상기 제 1 도전패턴(112) 및 상기 제 1 응력 완충패턴(122)을 포함하는 상기 제 1 층간 절연막(110) 상에 저항 변화물질을 증착한 후, 패터닝하여 형성될 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성된다. 상기 제 2 층간 절연막(120)은 상기 제 1 층간 절연막(110) 상에 절연물질이 증착된 후, 상기 저항변화패턴(124)이 노출될 때까지 절연물질을 제거하는 것으로 형성될 수 있다. The resistance change pattern 124 and the second interlayer insulating layer 120 may be formed by another method. The resistance change pattern 124 is formed by depositing and patterning a resistance change material on the first interlayer insulating layer 110 including the first conductive pattern 112 and the first stress buffer pattern 122. Can be. A second interlayer insulating layer 120 is formed on the first interlayer insulating layer 110. The second interlayer insulating layer 120 may be formed by removing the insulating material until the resistance change pattern 124 is exposed after the insulating material is deposited on the first interlayer insulating layer 110.

다시 도 2를 참조하여, 상기 저항 변화패턴(124) 상에는 제 2 도전패턴(132)이 형성된다.Referring to FIG. 2 again, a second conductive pattern 132 is formed on the resistance change pattern 124.

도 10a, 10b 및 도 3을 참조하여, 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치의 형성방법이 제공된다. 도 10a를 참조하여, 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간 절연막(110)이 형성된다. 상기 제 1 도전패턴(112) 상에 저항 변화 패턴(124)이 형성된다. 상기 저항 변화 패턴(124) 상에 제 2 응력 완충층(126)이 콘포말하게 형성된다. 도 10b를 참조하여, 알려진 스페이서 형성 공정에 의하여 상기 제 2 응력 완충충(126)은 일부가 식각되어 상기 저항 변화 패턴(124)의 측면과 접하는 부분이 남겨질 수 있다. 이에 따라, 제 2 응력완충패턴(127)이 형성된다.10A, 10B and 3, a method of forming a variable resistance memory device according to a third embodiment of the present invention is provided. Referring to FIG. 10A, a first interlayer insulating layer 110 including a first conductive pattern 112 is formed on a substrate 100. A resistance change pattern 124 is formed on the first conductive pattern 112. The second stress buffer layer 126 is conformally formed on the resistance change pattern 124. Referring to FIG. 10B, a portion of the second stress buffer 126 may be etched by a known spacer forming process to leave a portion in contact with the side surface of the resistance change pattern 124. As a result, the second stress buffer pattern 127 is formed.

다시 도 3을 참조하여, 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성된다. 상기 제 2 층간 절연막(120)은 절연체를 증착한 후, 상기 저항 변화패턴(124)이 노출될 때까지 상기 절연체의 일부를 제거함으로써 형성될 수 있다. 상기 저항변화패턴(124) 상에는 제 2 도전패턴(132)이 형성된다. Referring to FIG. 3 again, a second interlayer insulating film 120 is formed on the first interlayer insulating film 110. The second interlayer insulating layer 120 may be formed by depositing an insulator and then removing a portion of the insulator until the resistance change pattern 124 is exposed. The second conductive pattern 132 is formed on the resistance change pattern 124.

도 11을 참조하여, 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치의 형성방법의 다른 예가 제공된다. 제 1 도전패턴(112)을 포함하는 제 1 층간 절연막(110) 상에, 개구부(120h)를 포함하는 제 2 층간 절연막(120)이 형성된다. 상기 제 2 층간 절연막(120) 및 상기 개구부(120h)는 상기 제 1 층간 절연막(110) 상에 절연막을 형성한 후, 상기 제 1 도전패턴(112)을 노출시킬 때까지 상기 제 2 층간절연막(120)의 일부를 제거하여 형성될 수 있다. 상기 개구부(120h) 내에 제 2 응력 완충층(126)이 형성된다. 상기 제 2 응력 완충층(126)은 상기 개구부의 바닥 및 측벽을 덮는 것일 수 있다. 다시 도 3를 참조하면, 잘 알려진 스페이서 형성공정에 의하여, 상기 제 2 응력 완충층(126)의 일부를 제거하여, 상기 개구부의 측 벽(120s)과 접하는 부분만이 남겨질 수 있다. 상기 개구부(120h) 내에는 저항변화패턴(124)이 형성될 수 있다. 상기 저항 변화패턴(124)은 화학기상증착, 원자층증착 등 알려진 박막형성법에 의해 형성될 수 있다. 상기 증착 이후 화학기계적 연마(CMP), 에치백(etch back) 등 알려진 연마공정에 의해 저항 변화물질의 일부가 제거될 수 있다. 상기 저항 변화패턴(124) 상에는 제 2 도전패턴(132)이 형성된다.11, another example of a method of forming a variable resistance memory device according to a third embodiment of the present invention is provided. On the first interlayer insulating layer 110 including the first conductive pattern 112, a second interlayer insulating layer 120 including the opening 120h is formed. After forming the insulating film on the first interlayer insulating film 110 and the opening 120h, the second interlayer insulating film 120 is formed until the first conductive pattern 112 is exposed. It may be formed by removing a portion of 120). The second stress buffer layer 126 is formed in the opening 120h. The second stress buffer layer 126 may cover the bottom and sidewalls of the opening. Referring again to FIG. 3, by a well-known spacer forming process, a part of the second stress buffer layer 126 may be removed, leaving only a portion in contact with the side wall 120s of the opening. A resistance change pattern 124 may be formed in the opening 120h. The resistance change pattern 124 may be formed by a known thin film formation method, such as chemical vapor deposition, atomic layer deposition. After the deposition, a part of the resistance change material may be removed by a known polishing process such as chemical mechanical polishing (CMP) or etch back. The second conductive pattern 132 is formed on the resistance change pattern 124.

도 12a 내지 도 12c 및 도 4를 참조하여, 본 발명의 제 4 실시예에 따른 가변저항 메모리 장치의 형성방법이 제공된다. 도 12a를 참조하여, 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간 절연막(110)이 형성된다. 상기 제 1 층간 절연막(110) 상에 제 2 예비 응력 완충층(126a)이 형성된다. 상기 제 2 예비 응력 완충층(126a) 중 상기 제 1 도전패턴(112) 상의 영역이 리세스되어, 제 1 도전패턴(112)을 노출하는 홀(126h)이 형성된다. 12A to 12C and 4, a method of forming a variable resistance memory device according to a fourth exemplary embodiment of the present invention is provided. 12A, a first interlayer insulating layer 110 including a first conductive pattern 112 is formed on a substrate 100. A second preliminary stress buffer layer 126a is formed on the first interlayer insulating layer 110. An area on the first conductive pattern 112 is recessed in the second preliminary stress buffer layer 126a to form a hole 126h exposing the first conductive pattern 112.

도 12b를 참조하여, 상기 제 1 도전패턴(112) 및 상기 제 2 예비 응력 완충층(126a) 상에 저항 변화패턴(124)이 형성된다. 상기 저항 변화패턴(124)은 상기 홀(126h)을 채우는 것일 수 있다. 상기 저항 변화패턴(124) 상에 마스크 패턴(125)이 추가적으로 형성될 수 있다. 상기 마스크 패턴(125) 상에 제 2 예비 응력 완충층(126b)이 콘포말하게 형성된다. Referring to FIG. 12B, a resistance change pattern 124 is formed on the first conductive pattern 112 and the second preliminary stress buffer layer 126a. The resistance change pattern 124 may fill the hole 126h. A mask pattern 125 may be additionally formed on the resistance change pattern 124. A second preliminary stress buffer layer 126b is conformally formed on the mask pattern 125.

도 12c를 참조하여, 잘 알려진 스페이서 형성공정에 의해, 상기 제 2 예비 응력 완충층(126b)의 일부가 제거되어 상기 마스크패턴(125)이 노출될 수 있다. 잘 알려진 스페이서 형성공정에 의하여, 상기 제 2 예비 응력 완충층(126a, 126b)은 상기 제 1 층간 절연막(110)이 노출될 때까지 제거되어 제 2 응력완충패턴(127)이 형성될 수 있다. 상기 마스크 패턴(125)은 상기 제거공정에서 상기 저항변화패턴(124)이 손상되는 것을 방지하기 위한 것으로, 상기 제 2 응력완충패턴(127)의 형성 이후, 제거될 수 있다.Referring to FIG. 12C, a portion of the second preliminary stress buffer layer 126b may be removed to expose the mask pattern 125 by a well-known spacer forming process. By the well-known spacer forming process, the second preliminary stress buffer layers 126a and 126b may be removed until the first interlayer insulating layer 110 is exposed to form a second stress buffer pattern 127. The mask pattern 125 is to prevent the resistance change pattern 124 from being damaged in the removal process, and may be removed after the formation of the second stress buffer pattern 127.

다시 도 4를 참조하여,상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성된다. 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 형성된다.Referring to FIG. 4 again, a second interlayer insulating layer 120 is formed on the first interlayer insulating layer 110. The second conductive pattern 132 is formed on the resistance change pattern 124.

도 13 및 도 5를 참조하여, 본 발명의 제 5 실시예에 따른 가변저항 메모리 장치의 형성방법이 제공된다. 도 13을 참조하여, 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간절연막(110)이 형성된다. 상기 제 1 층간 절연막(110) 상에 제 1 응력완충패턴(122) 및 저항변화패턴(124)이 형성된다. 상기 제 1 응력완충패턴(122) 및 상기 저항변화패턴(124)의 적층구조상에 제 2 응력완충층(126)이 콘포말하게 형성된다. 13 and 5, a method of forming a variable resistance memory device according to a fifth embodiment of the present invention is provided. Referring to FIG. 13, a first interlayer insulating film 110 including a first conductive pattern 112 is formed on the substrate 100. A first stress buffer pattern 122 and a resistance change pattern 124 are formed on the first interlayer insulating layer 110. A second stress buffer layer 126 is conformally formed on the stacked structure of the first stress buffer pattern 122 and the resistance change pattern 124.

다시 도 5를 참조하여, 잘 알려진 스페이서 형성공정에 의하여, 상기 제 2 응력완충층(126)의 일부가 제거된다. 이에 따라 상기 제 2 응력완충층(126)은 상기 적층구조의 측벽과 접하는 부분만 남겨져 제 2 응력완충패턴(127)이 형성될 수 있다. 상기 제 1 층간절연막(110) 상에 제 2 층간절연막(120)이 형성된다. 상기 제 2 층간절연막(120)은 상기 제 1 층간절연막(110) 상에 절연층을 형성한 후, 연마공정을 거쳐 형성될 수 있다. 상기 저항변화패턴(124)상에는 제 2 도전패턴(132)이 형성된다.Referring again to FIG. 5, a portion of the second stress buffer layer 126 is removed by a well-known spacer forming process. Accordingly, only the portion of the second stress buffer layer 126 that is in contact with the sidewall of the stack structure may form a second stress buffer pattern 127. A second interlayer insulating film 120 is formed on the first interlayer insulating film 110. The second interlayer insulating layer 120 may be formed through a polishing process after forming an insulating layer on the first interlayer insulating layer 110. The second conductive pattern 132 is formed on the resistance change pattern 124.

도 14a 내지 도 14c 및 도 6을 참조하여, 본 발명의 제 6 실시예에 따른 가 변저항 메모리 장치의 형성방법이 제공된다. 도 14a를 참조하여, 기판(100)상에 제 1 도전패턴(112) 및 제 1 응력완충패턴(122)이 형성된다. 상기 기판(100) 상에 제 1 층간절연막(110)이 형성된다. 상기 제 1 층간절연막(110) 상에 제 2 예비 응력완충층(126a)이 형성된다. 상기 제 2 예비 응력완충층(126a)은 리세스되어 상기 제 1 도전패턴(112)을 노출시키는 홀(126h)이 형성된다. 14A to 14C and 6, a method of forming a variable resistance memory device according to a sixth embodiment of the present invention is provided. Referring to FIG. 14A, a first conductive pattern 112 and a first stress buffer pattern 122 are formed on the substrate 100. The first interlayer insulating layer 110 is formed on the substrate 100. A second preliminary stress buffer layer 126a is formed on the first interlayer insulating film 110. The second preliminary stress buffer layer 126a is recessed to form a hole 126h exposing the first conductive pattern 112.

도 14b를 참조하여, 상기 제 1 도전패턴(112) 및 상기 제 2 예비 응력완충층(126a) 상에 저항변화패턴(124)이 형성된다. 상기 저항변화패턴(124)은 상기 홀(126h)을 채우는 것일 수 있다. 상기 저항변화패턴(124) 상에는 마스크패턴(125)이 형성되어, 상기 저항변화패턴(124)의 손실을 막을 수 있다. 상기 저항변화패턴(124) 및 상기 마스크패턴(125)의 적층구조 상에 제 2 예비 응력완충층(126b)이 콘포말하게 형성된다. Referring to FIG. 14B, a resistance change pattern 124 is formed on the first conductive pattern 112 and the second preliminary stress buffer layer 126a. The resistance change pattern 124 may fill the hole 126h. A mask pattern 125 may be formed on the resistance change pattern 124 to prevent loss of the resistance change pattern 124. A second preliminary stress buffer layer 126b is conformally formed on the stacked structure of the resistance change pattern 124 and the mask pattern 125.

도 14c를 참조하여,알려진 스페이서 형성공정에 의하여 상기 제 2 예비 응력완충층(126a,126b)의 일부가 제거되어, 제 2 응력완충패턴(127)이 형성될 수 있다. 상기 제 2 예비 응력완충층(126a,126b)의 제거로 상기 제 1 층간 절연막(110)이 노출될 수 있다. Referring to FIG. 14C, a part of the second preliminary stress buffer layers 126a and 126b may be removed by a known spacer forming process to form a second stress buffer pattern 127. The first interlayer insulating layer 110 may be exposed by removing the second preliminary stress buffer layers 126a and 126b.

다시 도 6을 참조하면, 상기 제 1 층간절연막(110) 상에 제 2 층간절연막(120)이 형성되고, 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 형성된다.Referring to FIG. 6 again, a second interlayer insulating film 120 is formed on the first interlayer insulating film 110, and a second conductive pattern 132 is formed on the resistance change pattern 124.

도 15a 내지 도 15b 및 도 7을 참조하여, 본 발명의 제 7 실시예에 따른 가변저항 메모리 장치의 형성방법이 제공된다. 도 15a를 참조하여, 기판(100) 상에 제 1 도전패턴(112)을 포함하는 제 1 층간절연막(110)을 형성한다. 상기 제 1 층간절연막(110) 상에 제 2 예비 응력완충층(126a)이 형성된다. 상기 제 2 예비 응력완충층(126a)은 리세스되어 상기 제 1 도전패턴(112)을 노출시키는 홀(126h)이 형성된다. 15A to 15B and 7, a method of forming a variable resistance memory device according to a seventh embodiment of the present invention is provided. Referring to FIG. 15A, a first interlayer insulating film 110 including the first conductive pattern 112 is formed on the substrate 100. A second preliminary stress buffer layer 126a is formed on the first interlayer insulating film 110. The second preliminary stress buffer layer 126a is recessed to form a hole 126h exposing the first conductive pattern 112.

도 15b를 참조하여, 상기 제 1 도전패턴(112) 상에 제 1 응력완충패턴(122)이 형성된다. 상기 제 1 응력완충패턴(122)는 상기 홀(126h)을 채우는 것일 수 있다. 상기 제 1 응력완충패턴(122) 및 상기 제 2 예비 응력완충층(126a) 상에는 저항변화패턴(124)이 형성될 수 있다. 상기 저항변화패턴(124) 상에는 마스크패턴(125)이 형성되어, 상기 저항변화패턴(124)의 손실을 막을 수 있다. 상기 저항변화패턴(124) 및 상기 마스크패턴(125)의 적층구조 상에 제 2 예비 응력완충층(126b)가 콘포말하게 형성된다. Referring to FIG. 15B, a first stress buffer pattern 122 is formed on the first conductive pattern 112. The first stress buffer pattern 122 may fill the hole 126h. A resistance change pattern 124 may be formed on the first stress buffer pattern 122 and the second preliminary stress buffer layer 126a. A mask pattern 125 may be formed on the resistance change pattern 124 to prevent loss of the resistance change pattern 124. A second preliminary stress buffer layer 126b is conformally formed on the stacked structure of the resistance change pattern 124 and the mask pattern 125.

다시 도 7을 참조하여, 알려진 스페이서 형성공정에 의하여 상기 제 2 예비 응력완충층(126 a,126b)의 일부가 제거되어, 제 2 응력완충패턴(127)이 형성된다. 상기 제 2 예비 응력완충층(126a, 126b)의 제거에 의해 상기 제 1 층간절연막(110)이 노출될 수 있다. 상기 제 1 층간절연막(110) 상에 제 2 층간절연막(120)이 형성되고, 상기 저항변화패턴(124) 상에 제 2 도전패턴(132)이 형성된다.Referring to FIG. 7 again, a part of the second preliminary stress buffer layers 126 a and 126 b is removed by a known spacer forming process to form a second stress buffer pattern 127. The first interlayer insulating layer 110 may be exposed by removing the second preliminary stress buffer layers 126a and 126b. A second interlayer insulating film 120 is formed on the first interlayer insulating film 110, and a second conductive pattern 132 is formed on the resistance change pattern 124.

도 16을 참조하여, 본 발명의 실시예들에 따라 저항 드리프트가 감소된 것이 설명된다. 저항 드리프트의 정도를 평가하는 척도로 다음과 같은 식에서 드리프트 지수인 d를 취할 수 있다. d값이 크면 드리프트 정도가 큰 것이고, d값이 작으면 드리프트 정도가 작은 것이다. 하기 수식에서 R은 저항값, R0는 초기저항값, t는 시간, d는 드리프트 지수를 나타낸다. Referring to FIG. 16, it is described that the resistance drift is reduced according to embodiments of the present invention. As a measure of the degree of resistance drift, the drift index d can be taken as follows. A large d value means a large drift degree, and a small d value means a small drift degree. In the following formula, R represents a resistance value, R 0 represents an initial resistance value, t represents time, and d represents a drift index.

R= R0td R = R 0 t d

그래프에서 x축은 초기 저항값(R0)를 나타내고, y축은 드리프트 지수(d)를 나타낸다. ①(reference)라인은 응력 완충패턴이 삽입되지 않은 저항변화패턴의 초기 저항값(R0)에 따른 드리프트 지수를 나타내고, ②(buffer layer)라인은 응력 완충패턴이 삽입된 저항변화패턴의 초기 저항값(R0)에 따른 드리프트 지수를 나타낸다. 응력 완충패턴이 삽입된 저항 변화패턴은 응력 완충패턴이 삽입되지 않은 저항 변화패턴에 비해 크게 감소한 드리프트 지수 d값을 갖는 것을 알 수 있다. In the graph, the x axis represents the initial resistance value (R 0 ) and the y axis represents the drift index (d). The ① (reference) line represents the drift index according to the initial resistance value (R 0 ) of the resistance change pattern without the stress buffer pattern inserted, and the ② (buffer layer) line shows the initial resistance of the resistance change pattern with the stress buffer pattern inserted. It represents the drift index according to the value R 0 . It can be seen that the resistance change pattern in which the stress buffer pattern is inserted has a drift index d value which is significantly reduced compared to the resistance change pattern in which the stress buffer pattern is not inserted.

도 1을 본 발명의 제 1 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.1 is a view showing a variable resistance memory device according to a first embodiment of the present invention.

도 2는 본 발명의 제 2 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.2 is a diagram illustrating a variable resistance memory device according to a second exemplary embodiment of the present invention.

도 3은 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.3 is a diagram illustrating a variable resistance memory device according to a third exemplary embodiment of the present invention.

도 4는 본 발명의 제 4 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.4 is a diagram illustrating a variable resistance memory device according to a fourth exemplary embodiment of the present invention.

도 5는 본 발명의 제 5 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.5 is a diagram illustrating a variable resistance memory device according to a fifth exemplary embodiment of the present invention.

도 6은 본 발명의 제 6 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.6 is a diagram illustrating a variable resistance memory device according to a sixth embodiment of the present invention.

도 7은 본 발명의 제 7 실시예에 따른 가변저항 메모리 장치를 나타내는 도면이다.7 is a diagram illustrating a variable resistance memory device according to a seventh embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 제 1 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면들이다.8A and 8B are diagrams for describing a method of forming a variable resistance memory device according to a first exemplary embodiment of the present invention.

도 9a 내지 도 9c는 본 발명의 제 2 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면들이다.9A to 9C are diagrams for describing a method of forming a variable resistance memory device according to a second exemplary embodiment of the present invention.

도 10a 및 도 10b는 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치의 일 형성방법을 설명하기 위한 도면들이다. 10A and 10B are diagrams for describing a method of forming a variable resistance memory device according to a third exemplary embodiment of the present invention.

도 11은 본 발명의 제 3 실시예에 따른 가변저항 메모리 장치의 형성방법의 다른 예를 설명하기 위한 도면이다.11 is a view for explaining another example of the method of forming the variable resistance memory device according to the third embodiment of the present invention.

도 12a 내지 도 12c는 본 발명의 제 4 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 12A to 12C are diagrams for describing a method of forming a variable resistance memory device according to a fourth exemplary embodiment of the present invention.

도 13은 본 발명의 제 5 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면이다. 13 is a view for explaining a method of forming a variable resistance memory device according to a fifth embodiment of the present invention.

도 14a 내지 도 14c는 본 발명의 제 6 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 14A to 14C are diagrams for describing a method of forming a variable resistance memory device according to a sixth embodiment of the present invention.

도 15a 내지 도 15b는 본 발명의 제 7 실시예에 따른 가변저항 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 15A to 15B are diagrams for describing a method of forming a variable resistance memory device according to a seventh embodiment of the present invention.

도 16은 본 발명의 실시예들에 따라 저항드리프트가 감소한 것을 보여주는 도면이다. 16 is a view showing a decrease in resistance drift according to embodiments of the present invention.

Claims (9)

기판 상의 제 1 도전패턴;A first conductive pattern on the substrate; 상기 제 1 도전패턴 상의 저항변화패턴; A resistance change pattern on the first conductive pattern; 상기 저항 변화패턴과 접하는 제 1 응력 완충패턴(stress buffer pattern); 및A first stress buffer pattern in contact with the resistance change pattern; And 상기 저항 변화패턴 상에 제 2 도전패턴을 포함하는 가변저항 메모리 장치.And a second conductive pattern on the resistance change pattern. 제 1 항에 있어서,The method of claim 1, 상기 저항 변화패턴의 측면과 접하는 제 2 응력 완충패턴을 더 포함하는 가변저항 메모리 장치.And a second stress buffer pattern in contact with a side surface of the resistance change pattern. 제 2 항에 있어서,The method of claim 2, 상기 저항 변화패턴의 하부면 중 일부와 접하는 제 2 응력 완충패턴을 더 포함하는 가변저항 메모리 장치.And a second stress buffer pattern in contact with a portion of the lower surface of the resistance change pattern. 제 1 항에 있어서, The method of claim 1, 상기 저항 변화패턴은 하부면의 면적이 상부면의 면적보다 좁은 것을 특징으로 하는 가변저항 메모리 장치.The resistance change pattern is a variable resistance memory device, characterized in that the area of the lower surface is narrower than the area of the upper surface. 제 2 항 또는 제 3 항에 있어서, The method of claim 2 or 3, 상기 제 2 응력 완충패턴은 마그네슘옥사이드, 알루미늄옥사이드, 티타늄옥사이드, 티타늄란탄옥사이드, 크롬옥사이드, 지르코늄옥사이드, 틴옥사이드, 하프늄옥사이드, 란탄옥사이, 하프늄란탄옥사이드, 탄탈륨옥사이드 또는 이들의 조합을 포함하는 가변저항 메모리 장치. The second stress buffer pattern may include a variable resistance including magnesium oxide, aluminum oxide, titanium oxide, titanium lanthanum oxide, chromium oxide, zirconium oxide, tin oxide, hafnium oxide, lanthanum octane, hafnium lanthanum oxide, tantalum oxide, or a combination thereof. Memory device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 응력 완충패턴은 비정질 탄소(amorphous carbon), 질화탄소(CN), 실리콘, 게르마늄, 실리콘게르마늄 또는 이들의 조합을 포함하는 가변저항 메모리 장치.The first stress buffer pattern may include amorphous carbon, carbon nitride, silicon, germanium, silicon germanium, or a combination thereof. 제 1 항에 있어서,The method of claim 1, 상기 저항 변화패턴은 칼코겐 물질(chalcogenide material)을 포함하는 상변화 물질인 가변저항 메모리 장치.The resistance change pattern is a variable resistance memory device is a phase change material including a chalcogenide material. 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전패턴 또는 제 2 도전패턴은 비정질 탄소(amorphous carbon), 질화탄소(CN), 실리콘, 게르마늄, 실리콘게르마늄 또는 이들의 조합을 포함하는 응력완충물질은 포함하는 것을 특징으로 하는 가변저항 메모리 장치The first conductive pattern or the second conductive pattern may include a stress buffer material including amorphous carbon, carbon nitride, silicon, germanium, silicon germanium, or a combination thereof. Device 제 2 항에 있어서,The method of claim 2, 상기 제 1 응력 완충패턴 및 상기 제 2 응력 완충패턴은 프로그램 시 상기 저항 변화패턴의 부피 팽창을 완충하는 가변저항 메모리 장치.And the first stress buffer pattern and the second stress buffer pattern buffer a volume expansion of the resistance change pattern during programming.
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