KR20090083094A - Resistive memory including nanoparticle and formation method of the same - Google Patents
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Abstract
Description
본 발명은 비휘발성 메모리 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 저항성 메모리 및 그 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory and a method of manufacturing the same, and more particularly to a resistive memory and a method of manufacturing the same.
비휘발성 메모리의 하나인 저항성 메모리(RRAM: Resistive Random Acess 메모리)는 정상적으로는(normally) 절연상태인 유전체(dielectric)에 충분히 높은 전압을 인가하여 필라멘트(filament) 또는 도전성 경로(conduction path)를 형성하는 개념에 기반을 둔다. 일단 필라멘트가 형성되면, 적절한 전압을 인가하여 고저항 상태로 리셋(reset, 도전성 경로의 파괴)하거나, 저저항 상태로 셋(set, 도전성 경로의 재형성)하여 데이터를 기록할 수 있다. 최근 데이터는 단일의 필라멘트가 아니라 다수의 도전성 경로가 관여되는 것으로 제안되고 있다. Resistive Random Access Memory (RRAM), which is one of nonvolatile memories, applies a sufficiently high voltage to a normally insulated dielectric to form a filament or conduction path. Based on the concept Once the filament is formed, it is possible to record the data by applying an appropriate voltage to reset the high resistance state (reset the conductive path) or to set the low resistance state (reform the conductive path). Recent data suggest that multiple conductive pathways are involved rather than a single filament.
저항값의 변화에 의하여 데이터 저장소 역할을 하는 유전층은 전압을 인가하는 하부전극 및 상부전극 사이에 개재되며 보통 2 성분계의 전이금속 산화물(binary transition metal oxide)로 구성된다. 저항성 메모리는 사용되는 물질이 간단하고 기존의 CMOS 소자의 제조 공정에 쉽게 적용할 수 있는 장점이 있어 고집 적, 고밀도 메모리의 제조에 유리하다. The dielectric layer serving as a data storage by the change of the resistance value is interposed between the lower electrode and the upper electrode to which a voltage is applied, and is usually composed of a binary transition metal oxide of two components. Resistive memory is advantageous in the manufacture of highly integrated and high density memory because the material used is simple and can be easily applied to the conventional CMOS device manufacturing process.
그러나 이러한 전이금속 산화물을 메모리로서 실용화하기 위해서는 몇 가지 해결해야 할 과제들이 있으며, 그 중 하나로 스위칭 파라미터(예: Ron, Roff, Vset, Vreset)의 산포(distribution) 개선을 들 수 있다. 스위칭 파라미터의 산포는 도전성 필라멘트 경로의 산발적이고 불규칙한 생성과 소멸에 기인하는 것으로 여겨지며 안정적인 스위칭 동작에 장애가 된다. However, there are some problems to be solved in order to use such transition metal oxide as a memory, and one of them is to improve the distribution of switching parameters (eg, Ron, Roff, Vset, Vreset). The scattering of the switching parameters is believed to be due to sporadic and irregular generation and dissipation of the conductive filament paths and impedes stable switching behavior.
도 1은 종래의 저항성 메모리의 스위칭 과정을 개념적으로 도시한 도면이다. 도 1을 참조하면, 하부 전극(10) 및 상부 전극(30)에 필라멘트 생성 전류나 전압을 인가하여 유전층(20) 내에 필라멘트(22)를 형성한다. 그 후 하부 전극(10) 및 상부 전극(30)에 셋, 리셋 전압을 인가하여 하부 전극(10) 또는 상부 전극(30)과 유전층(20)의 계면에서의 필라멘트의 접속을 조절한다. 즉, 리셋 조건에서는 유전층(20)의 계면에서 필라멘트가 끊어져서 저항이 높아지고, 셋 조건에서는 유전층(20)의 계면에서 필라멘트가 연결되어 저항이 낮아져서 메모리 스위칭이 일어나게 된다. 1 is a diagram conceptually illustrating a switching process of a conventional resistive memory. Referring to FIG. 1, the
그런데 종래의 저항성 메모리는 셀에 따라 필라멘트 경로가 다르게 형성되며, 생성된 필라멘트의 계면에서의 이어짐과 끊어짐이 불특정한 위치에서 산발적으로 일어나는 문제가 있다. 이에 따라 도 1에 나타낸 바와 같이 셀 간의 저항에 차이가 나거나 셋, 리셋 사이클에 따라 저항의 차이가 남에 따라 메모리의 신뢰성이 떨어지는 문제가 발생한다. However, in the conventional resistive memory, the filament path is formed differently according to the cell, and there is a problem that sputtering and breaking at the interface of the generated filament occurs sporadically at an unspecified location. As a result, as shown in FIG. 1, the reliability of the memory may be degraded as the resistance between cells is different or the resistance is different according to three and reset cycles.
본 발명의 목적은 유전층 내의 필라멘트 경로의 형성을 조절하여 메모리 스위칭 특성이 개선된 저항성 메모리를 제공하는 데 있다. An object of the present invention is to provide a resistive memory having improved memory switching characteristics by controlling the formation of filament paths in the dielectric layer.
본 발명의 다른 목적은 유전층 내의 필라멘트 경로의 형성을 조절하여 메모리 스위칭 특성이 개선된 저항성 메모리를 제조하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a resistive memory having improved memory switching characteristics by controlling the formation of a filament path in a dielectric layer.
본 발명의 일 목적을 달성하기 위한 저항성 메모리는 스위칭 소자와 저장 소자를 포함하며, 상기 저장 소자는 하부 전극; 복수의 도전성 나노 입자를 포함하며 저항 상태의 변화에 따라 정보를 저장하는 상기 하부 전극 위의 유전층; 및 상기 유전층 위의 상부 전극; 을 포함한다. Resistive memory for achieving an object of the present invention includes a switching element and a storage element, the storage element is a lower electrode; A dielectric layer on the lower electrode including a plurality of conductive nanoparticles and storing information according to a change in resistance state; An upper electrode on the dielectric layer; It includes.
여기서 상기 복수의 도전성 나노 입자는 상기 상부 전극과 상기 유전층 사이의 계면에 형성되어 있을 수 있다. 또는 상기 복수의 도전성 나노 입자는 상기 하부 전극과 상기 유전층 사이의 계면에 형성되어 있다. 다르게는 상기 복수의 도전성 나노 입자는 상기 상부 전극과 상기 유전층 사이의 계면 및 상기 하부 전극과 상기 유전층 사이의 계면에 형성되어 있을 수 있다. 각 경우에, 상기 유전층의 내부에 복수의 도전성 나노 입자를 더 포함할 수 있다. Here, the plurality of conductive nanoparticles may be formed at an interface between the upper electrode and the dielectric layer. Alternatively, the plurality of conductive nanoparticles are formed at an interface between the lower electrode and the dielectric layer. Alternatively, the plurality of conductive nanoparticles may be formed at an interface between the upper electrode and the dielectric layer and at an interface between the lower electrode and the dielectric layer. In each case, the conductive layer may further include a plurality of conductive nanoparticles.
상기 복수의 도전성 나노 입자는 상기 유전층의 내부에 형성되어 있을 수 있다. The plurality of conductive nanoparticles may be formed in the dielectric layer.
상기 유전층의 내부의 상기 복수의 도전성 나노 입자는 단일층으로 형성되어 있을 수 있거나 상기 유전층의 내부의 상기 복수의 도전성 나노 입자는 복수의 층 으로 형성되어 있을 수 있다. The plurality of conductive nanoparticles inside the dielectric layer may be formed in a single layer, or the plurality of conductive nanoparticles in the dielectric layer may be formed in a plurality of layers.
상기 저항성 메모리의 상기 유전층은 전이금속 산화물을 포함할 수 있다. 이때 상기 전이금속 산화물은 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Zn 또는 Cr의 산화물을 포함할 수 있다. The dielectric layer of the resistive memory may comprise a transition metal oxide. At this time, the transition metal oxide may include an oxide of Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Zn or Cr.
상기 복수의 도전성 나노 입자는 귀금속을 포함할 수 있으며, 상기 귀금속은 금(Au), 은(Ag), 백금(Pt), 탄탈륨(Ta), 팔라듐(Pd), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os) 또는 로듐(Rh)을 포함할 수 있다. The plurality of conductive nanoparticles may include a noble metal, and the noble metal may include gold (Au), silver (Ag), platinum (Pt), tantalum (Ta), palladium (Pd), ruthenium (Ru), and iridium (Ir). ), Osmium (Os) or rhodium (Rh).
상기 복수의 도전성 나노 입자는 10Å ~ 200Å 의 크기를 가질 수 있다. The plurality of conductive nanoparticles may have a size of 10 μs to 200 μs.
상기 상부 전극 또는 상기 하부 전극은 이리듐(Ir), 백금(Pt), 류테늄(Ru), 텅스텐(W), 티타늄 질화물(TiN) 또는 다결정 실리콘을 포함할 수 있다.The upper electrode or the lower electrode may include iridium (Ir), platinum (Pt), ruthenium (Ru), tungsten (W), titanium nitride (TiN) or polycrystalline silicon.
상기 저항성 메모리의 상기 스위칭 소자는 트랜지스터 또는 다이오드를 포함할 수 있다. The switching element of the resistive memory may include a transistor or a diode.
본 발명의 다른 일 목적을 달성하기 위한 스위칭 소자와 저장 소자를 포함하는 저항성 메모리의 제조 방법은 하부 전극을 형성하는 단계; 상기 하부 전극 위에 복수의 도전성 나노 입자를 포함하며 저항 상태의 변화에 따라 정보를 저장하는 유전층을 형성하는 단계; 및 상기 유전층 위에 상부 전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a resistive memory including a switching element and a storage element; Forming a dielectric layer on the lower electrode, the dielectric layer including a plurality of conductive nanoparticles and storing information according to a change in resistance state; And forming an upper electrode over the dielectric layer.
상기 유전층은 전이금속 산화물을 포함할 수 있다. The dielectric layer may include a transition metal oxide.
상기 유전층을 형성하는 단계는 복수의 도전성 나노 입자를 형성하는 단계; 및 상기 복수의 도전성 나노 입자를 커버하도록 전이금속 산화물층을 형성하는 단 계;를 포함할 수 있다. The forming of the dielectric layer may include forming a plurality of conductive nanoparticles; And forming a transition metal oxide layer to cover the plurality of conductive nanoparticles.
다르게는 상기 유전층을 형성하는 단계는 전이금속 산화물층을 형성하는 단계; 및 상기 전이금속 산화물층 위에 복수의 도전성 나노 입자를 형성하는 단계;를 포함할 수 있다. Alternatively, forming the dielectric layer may include forming a transition metal oxide layer; And forming a plurality of conductive nanoparticles on the transition metal oxide layer.
또 다르게는, 상기 유전층을 형성하는 단계는 제1 전이금속 산화물층을 형성하는 단계; 상기 전이금속 산화물층 위에 복수의 도전성 나노 입자를 형성하는 단계; 및 상기 복수의 도전성 나노 입자를 커버하도록 제2 전이금속 산화물층을 형성하는단계; 를 포함할 수 있다. Alternatively, forming the dielectric layer comprises forming a first transition metal oxide layer; Forming a plurality of conductive nanoparticles on the transition metal oxide layer; And forming a second transition metal oxide layer to cover the plurality of conductive nanoparticles. It may include.
도전성 나노 입자의 크기, 위치 및 밀도를 조절함으로써 유전층에 형성되는 필라멘트의 위치, 밀도를 조절하여 형성할 수 있다. 필라멘트의 위치, 밀도를 조절하여 형성함에 따라서 스위칭 파라미터(예: Ron, Roff, Vset, Vreset)를 조절할 수 있다. 또한, 스위칭 시 즉, 셋, 리셋 시 필라멘트의 하부 전극 또는 상부 전극과의 연결 또는 끊어짐이 도전성 나노 입자를 통하여 규칙적으로 일어나므로 셋, 리셋의 전압의 산포를 개선할 수 있다. 나아가, 현재 문제가 되고 있는 리셋 전류를 줄일 수 있다. By adjusting the size, position and density of the conductive nanoparticles can be formed by adjusting the position, density of the filament formed in the dielectric layer. As the filament is formed by adjusting the position and density of the filament, switching parameters (eg, R on , R off , V set , and V reset ) can be adjusted. In addition, since the connection or disconnection of the filament with the lower electrode or the upper electrode at the time of switching, that is, the set and reset occurs regularly through the conductive nanoparticles, it is possible to improve the distribution of the set and reset voltages. Furthermore, the reset current which is currently a problem can be reduced.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the present invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리의 스위칭 과정을 개념적으로 도시한 도면이다. 도 2의 저항성 메모리의 저장 소자는 하부 전극(110)과 상부 전극(130) 사이에 저항 상태의 변화에 따라 정보를 저장하는 유전층(120)으로 구성된다. 그리고 유전층(120)과 상부 전극(130) 사이의 계면에 복수개의 도전성 나노 입자(122)가 형성되어 있다. 셋 상태에서는 유전층(120) 내에서 도전성 경로인 필라멘트(124)가 도전성 나노 입자(122)에 연결되어 있고, 리셋 상태에서는 유전층(120) 내의 필라멘트(124)가 도전성 나노 입자(122)와 끊어져 있다. 도전성 나노 입자(122)는 유전층(120) 내에서 필라멘트(124)가 생성되는 생성핵 역할을 한다. 또한, 도전성 나노 입자(122)는 셋, 리셋 상태에서 필라멘트(124)가 상부 전극(130)과 이어지고 끊어지는 지점이 된다. 셋, 리셋 상태에서 유전층(120)과 상부 전극(130)과의 계면에 있는 도전성 나노 입자(122)들을 통하여 필라멘트(124)가 상부 전극(130)과 이어지거나 끊어짐으로써 유전층(120)의 저항을 변화시켜서 데이터를 저장할 수 있다. 2 is a diagram conceptually illustrating a switching process of a resistive memory according to an embodiment of the present invention. The storage element of the resistive memory of FIG. 2 includes a
유전층(120)은 2 성분계의 전이금속 산화물로 이루어질 수 있으며, 예를 들면, Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Zn 또는 Cr 산화물로 이루어질 수 있다. 필 라멘트(124)는 전이금속 산화물을 구성하는 전이금속 또는 격자결함으로 형성되는 것으로 여겨진다. 도전성 나노 입자(122)는 귀금속(noble metal)로 이루어질 수 있고, 예를 들면, 금(Au), 은(Ag), 백금(Pt), 탄탈륨(Ta), 팔라듐(Pd), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os) 또는 로듐(Rh)으로 이루어질 수 있다. 도전성 나노 입자(122)의 크기는 10Å~200Å 범위의 직경을 가질 수 있다. 하부 전극(110) 또는 상부 전극(130)은 Ir, Pt, Ru, W, TiN 또는 다결정 실리콘으로 구성될 수 있다. The
도 2의 실시예에서는 복수의 도전성 나노 입자가 유전층과 상부 전극과의 계면에 형성되어 있으나, 다른 실시예에서는 복수의 도전성 나노 입자가 유전층과 하부 전극과의 계면에 형성되어 있을 수 있다. 그리고 셋, 리셋 상태에서 유전층과 하부 전극과의 계면에 있는 도전성 나노 입자들을 통하여 필라멘트가 하부 전극과 이어지거나 끊어짐으로써 유전층의 저항을 변화시켜서 데이터를 저장할 수 있다. 또 다른 실시예에서 복수의 도전성 나노 입자가 하부 전극과 유전층 사이의 계면 및 유전층과 상부 전극 사이의 계면에 동시에 형성되어 있을 수 있다. In the embodiment of FIG. 2, the plurality of conductive nanoparticles are formed at the interface between the dielectric layer and the upper electrode, but in another embodiment, the plurality of conductive nanoparticles may be formed at the interface between the dielectric layer and the lower electrode. Third, in the reset state, through the conductive nanoparticles at the interface between the dielectric layer and the lower electrode, the filament is connected to or disconnected from the lower electrode, thereby changing the resistance of the dielectric layer to store data. In another embodiment, the plurality of conductive nanoparticles may be simultaneously formed at the interface between the lower electrode and the dielectric layer and at the interface between the dielectric layer and the upper electrode.
도 3는 유전층 내에서 도전성 나노 입자가 복수의 층으로 형성되어 있는 경우를 나타낸 도면이다. 도 3을 참조하면, 필라멘트(224)가 도전성 나노 입자(222)를 따라 형성되므로 도전성 나노 입자(222)의 위치를 조절하여 필라멘트(224)가 형성되는 경로를 지정할 수 있다. 도 3에서 참조번호 210은 하부 전극이고, 220은 유전층 이고 230은 상부 전극이다. 더 나아가 상부 전극과의 계면 또는 하부 전극과의 계면에 도전성 나노 입자(222)를 더 포함할 수 있다. 3 is a diagram illustrating a case where conductive nanoparticles are formed of a plurality of layers in a dielectric layer. Referring to FIG. 3, since the
도 4는 유전층 내의 도전성 나노 입자의 크기가 다른 경우를 비교한 도면이 다. 도 4의 (a)의 도전성 나노 입자(322a)의 크기가 도 4의 (b)의 도전성 나노 입자(322b)의 크기가 더 크며, 도전성 나노 입자의 크기가 클수록 하나의 도전성 나노 입자에 연결되어 형성되는 필라멘트의 경로가 많을 것으로 여겨진다. 도 4에서 참조번호 310은 하부 전극, 320은 유전층, 324는 필라멘트이고 330은 상부 전극이다. 4 is a view comparing the case where the sizes of the conductive nanoparticles in the dielectric layer are different. The size of the
다른 실시예에서 복수의 도전성 나노 입자가 유전층 내에 단일층으로 형성되어 있을 수 있다. 또 다른 실시예에서 복수의 도전성 나노 입자가 하부 전극과 유전층 사이의 계면 및/또는 유전층과 상부 전극 사이의 계면 및 유전층 내에 형성되어 있을 수 있다. 이때 유전층 내의 복수의 도전성 나노 입자는 단일층 또는 복수의 층으로 형성되어 있을 수 있다. In another embodiment, a plurality of conductive nanoparticles may be formed in a single layer in the dielectric layer. In another embodiment, a plurality of conductive nanoparticles may be formed in the interface between the bottom electrode and the dielectric layer and / or in the interface and dielectric layer between the dielectric layer and the top electrode. In this case, the plurality of conductive nanoparticles in the dielectric layer may be formed of a single layer or a plurality of layers.
도전성 나노 입자의 크기, 위치 및 밀도를 위에서 예시한 바와 다르게 다양하게 조절할 수 있다. 도전성 나노 입자의 크기, 위치 및 밀도의 조절에 의하여 유전층 내에 형성되는 필라멘트의 생성 위치, 밀도를 조절함으로써 저항성 메모리의 셋, 리셋 시 유전층 저항의 산포를 개선할 수 있을 뿐만 아니라 셋, 리셋 전류를 줄일 수 있다.The size, position, and density of the conductive nanoparticles can be variously controlled, as illustrated above. By controlling the size, position and density of the conductive nanoparticles, the location and density of the filaments formed in the dielectric layer can be improved to reduce the dispersion of the dielectric layer resistance at the time of reset and the set of the resistive memory. Can be.
도 5는 본 발명의 일 실시예에 따른 하부 전극과 유전층 사이에 도전성 나노 입자가 형성되어 있는 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다. 도 5를 참조하면, 먼저 하부 전극을 형성하고(S110), 복수의 도전성 나노 입자를 형성한다(S120). 그리고 전이금속 산화물로 형성된 유전층을 형성한 후(S130), 상부 전극을 형성한다(S140). 전이금속 산화물은 2 성분계일 수 있다. 5 is a flowchart illustrating a method of forming a storage device in which conductive nanoparticles are formed between a lower electrode and a dielectric layer according to an exemplary embodiment of the present invention. Referring to FIG. 5, first, a lower electrode is formed (S110), and a plurality of conductive nanoparticles are formed (S120). After forming a dielectric layer formed of a transition metal oxide (S130), an upper electrode is formed (S140). The transition metal oxide may be bicomponent.
도 6는 본 발명의 다른 일 실시예에 따른 유전층과 상부 전극 사이에 도전성 나노 입자가 형성되어 있는 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다. 도 6을 참조하면, 먼저 하부 전극을 형성하고(S210), 전이금속 산화물로 구성된 유전층을 형성한다(S220). 그리고 복수의 도전성 나노 입자를 형성한 후(S230), 상부 전극을 형성한다(S240). 6 is a flowchart illustrating a method of forming a storage device in which conductive nanoparticles are formed between a dielectric layer and an upper electrode according to another exemplary embodiment of the present invention. Referring to FIG. 6, first, a lower electrode is formed (S210), and a dielectric layer formed of a transition metal oxide is formed (S220). And after forming a plurality of conductive nanoparticles (S230), to form an upper electrode (S240).
도 7은 본 발명의 다른 일 실시예에 따른 하부 전극과 유전층의 계면 및 유전층과 상부 전극 계면에 모두 도전성 나노 입자가 형성되어 있는 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다. 도 7을 참조하면, 먼저 하부 전극을 형성하고(S310), 복수의 도전성 나노 입자를 형성한 후(S320), 2 성분계 전이금속 산화물로 형성된 유전층을 형성한다(S330). 그리고 다시 복수의 도전성 나노 입자를 형성한 후(S340), 상부 전극을 형성한다(S350). FIG. 7 is a flowchart illustrating a method of sequentially forming a storage device in which conductive nanoparticles are formed at an interface between a lower electrode and a dielectric layer and at an interface between the dielectric layer and the upper electrode according to another exemplary embodiment of the present invention. Referring to FIG. 7, first, a lower electrode is formed (S310), a plurality of conductive nanoparticles are formed (S320), and a dielectric layer formed of a two-component transition metal oxide is formed (S330). After again forming a plurality of conductive nanoparticles (S340), to form an upper electrode (S350).
도 8은 본 발명의 다른 일 실시예에 따른 유전층 내부에 도전성 나노 입자가복수의 층으로 형성되어 있는 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다. 도 8을 참조하면, 먼저 하부 전극을 형성한다(S410). 그리고 2 성분계 전이금속 산화물로 형성된 유전층을 얇게 형성하고(S420), 복수의 도전성 나노 입자를 형성한다(S430). 도전성 나노 입자를 원하는 수의 층으로 형성하기 위하여 S420과 S430의 단계를 원하는 층의 수만큼 반복하여 수행한다. 그리고 2 성분계 전이금속 산화물로 형성된 유전층을 얇게 형성한 후(S440), 상부 전극을 형성한다(S450). 이 경우 하부 전극와 유전층의 경계면에 도전성 나노 입자를 추가하기 위하여 하부 전극 형성 단계(S410)와 유전층 형성 단계(420) 사이에 도전성 나노 입자를 형성하 는 단계를 추가할 수 있다. 또는 유전층과 상부 전극의 경계면에 도전성 나노 입자를 추가하기 위하여 유전층 형성 단계(S440)와 상부 전극 형성 단계(S450) 사이에 도전성 나노 입자를 형성하는 단계를 추가할 수 있다. 또한, 하부 전극과 유전층 사이, 유전층 내부, 유전층과 상부 전극 사이에 모두 도전성 나노 입자를 형성할 수도 있다. 한편, 유전층 내부에 단일의 층으로 도전성 나노 입자를 형성할 수도 있음은 물론이다.8 is a flowchart illustrating a method of sequentially forming a storage device in which conductive nanoparticles are formed of a plurality of layers in a dielectric layer according to another embodiment of the present invention. Referring to FIG. 8, first, a lower electrode is formed (S410). In addition, a thin dielectric layer formed of a two-component transition metal oxide is formed (S420), and a plurality of conductive nanoparticles are formed (S430). In order to form the conductive nanoparticles in the desired number of layers, the steps S420 and S430 are repeated by the desired number of layers. After forming a thin dielectric layer formed of a bicomponent transition metal oxide (S440), an upper electrode is formed (S450). In this case, in order to add conductive nanoparticles to the interface between the lower electrode and the dielectric layer, a step of forming the conductive nanoparticles between the lower electrode forming step S410 and the dielectric layer forming step 420 may be added. Alternatively, in order to add conductive nanoparticles to the interface between the dielectric layer and the upper electrode, a step of forming the conductive nanoparticles between the dielectric layer forming step S440 and the upper electrode forming step S450 may be added. Also, conductive nanoparticles may be formed between the lower electrode and the dielectric layer, inside the dielectric layer, and between the dielectric layer and the upper electrode. On the other hand, it is a matter of course that the conductive nanoparticles can be formed in a single layer inside the dielectric layer.
위의 실시예들에서 살펴본 바와 같이 도전성 나노 입자의 크기, 위치 및 밀도를 조절함으로써 유전층에 형성되는 필라멘트의 위치, 밀도를 조절하여 형성할 수 있다. 필라멘트의 위치, 밀도를 조절하여 형성함에 따라서 스위칭 파라미터(예: Ron, Roff, Vset, Vreset)를 조절할 수 있다. 또한, 셋, 리셋 시 필라멘트의 하부 전극 또는 상부 전극과의 연결 또는 끊어짐이 도전성 나노 입자를 통하여 규칙적으로 일어나므로 셋, 리셋의 전압의 산포를 개선할 수 있다. 나아가, 현재 문제가 되고 있는 리셋 전류를 줄일 수 있을 것으로 기대된다. As described in the above embodiments, the size, location and density of the conductive nanoparticles may be adjusted to control the location and density of the filaments formed in the dielectric layer. The switching parameters (eg Ron, Roff, Vset, Vreset) can be adjusted by forming the filament by adjusting its position and density. In addition, since the connection or disconnection with the lower electrode or the upper electrode of the filament during the set, reset occurs regularly through the conductive nanoparticles, it is possible to improve the distribution of the set, reset voltage. Furthermore, it is expected that the reset current, which is currently a problem, can be reduced.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. Although the embodiments of the present invention have been described in detail above, the present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes without departing from the technical spirit of the present invention are made. It will be apparent to one of ordinary skill in the art that this is possible.
도 1은 종래의 저항성 메모리의 스위칭 과정을 개념적으로 도시한 도면이다.1 is a diagram conceptually illustrating a switching process of a conventional resistive memory.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리의 스위칭 과정을 개념적으로 도시한 도면이다.2 is a diagram conceptually illustrating a switching process of a resistive memory according to an embodiment of the present invention.
도 3는 유전층 내에서 도전성 나노 입자가 복수의 층으로 형성되어 있는 경우를 나타낸 도면이다.3 is a diagram illustrating a case where conductive nanoparticles are formed of a plurality of layers in a dielectric layer.
도 4는 유전층 내의 도전성 나노 입자의 크기가 다른 경우를 비교한 도면이다.4 is a view comparing cases where the sizes of the conductive nanoparticles in the dielectric layer are different.
도 5는 본 발명의 일 실시예에 따른 저항성 메모리의 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다.5 is a flowchart sequentially illustrating a method of forming a storage element of a resistive memory according to an embodiment of the present invention.
도 6는 본 발명의 다른 일 실시예에 따른 저항성 메모리의 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다.6 is a flowchart illustrating a method of forming a storage device of a resistive memory according to another exemplary embodiment of the present invention.
도 7은 본 발명의 다른 일 실시예에 따른 저항성 메모리의 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다.7 is a flowchart sequentially illustrating a method of forming a storage element of a resistive memory according to another embodiment of the present invention.
도 8은 본 발명의 다른 일 실시예에 따른 저항성 메모리의 저장 소자를 형성하는 방법을 순서대로 설명한 흐름도이다.8 is a flowchart sequentially illustrating a method of forming a storage device of a resistive memory according to another exemplary embodiment of the present invention.
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