KR20090081920A - 반도체 소자 - Google Patents

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KR20090081920A KR1020080008099A KR20080008099A KR20090081920A KR 20090081920 A KR20090081920 A KR 20090081920A KR 1020080008099 A KR1020080008099 A KR 1020080008099A KR 20080008099 A KR20080008099 A KR 20080008099A KR 20090081920 A KR20090081920 A KR 20090081920A
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Abstract

레이아웃의 균일성을 향상시킨 반도체 소자가 제공된다. 반도체 소자는 기판 내에 형성된 활성 영역, 기판 내에 형성되고 활성 영역과 이격되어 있는 더미 활성 영역, 활성 영역 상의 워드 라인으로서 활성 영역을 가로지르는 워드 라인, 및 더미 활성 영역 상의 더미 워드 라인으로서 더미 활성 영역의 적어도 일부와 오버랩되며 일단이 더미 활성 영역의 내부에 위치하는 더미 워드 라인을 포함한다.
레이아웃, 더미, 파워 커패시터

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 레이아웃의 균일성을 향상시킨 반도체 소자에 관한 것이다.
반도체 소자에서 트랜지스터를 구현하는 데 있어, 다양한 폭(width)과 공간(space)을 갖도록 트랜지스터를 배치하기 위해 워드 라인을 패터닝을 하는 경우, 노광시의 빛근접 효과(light proximity effect)나 에칭(etching)시의 마이크로 로딩(microloading) 효과에 의해, 패턴이 드문 드문한 영역에서는 워드 라인의 가공 치수(processing dimensions)와 밀한 영역에서의 가공 치수의 차이가 발행하여, 레이아웃의 불균형을 야기하는 요인으로 되어 있다.
이러한 가공 치수의 차이로 인해, 트랜지스터의 전류량의 균형이 깨질 수 있으며, 특성의 악화나 불량의 원인이 될 수 있다.
이에 본 발명에서는 더미 패턴을 이용하여 레이아웃의 균일성을 향상시킨 반도체 소자를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따른 반도체 소자는 기판 내에 형성된 활성 영역, 상기 기판 내에 형성되고 상기 활성 영역과 이격되어 있는 더미 활성 영역, 상기 활성 영역 상의 워드 라인으로서 상기 활성 영역을 가로지르는 워드 라인, 및 상기 더미 활성 영역 상의 더미 워드 라인으로서 상기 더미 활성 영역의 적어도 일부와 오버랩되며 일단이 상기 더미 활성 영역의 내부에 위치하는 더미 워드 라인을 포함한다.
또한, 상기 반도체 소자는 상기 활성 영역 및 상기 더미 활성 영역 위를 가로지르는 비트 라인을 더 포함하고, 상기 더미 활성 영역과 상기 워드 라인은 상기 비트 라인과 각각 전기적으로 연결되어 있다.
또한, 상기 반도체 소자에서 상기 활성 영역과 상기 더미 활성 영역은 제 1 도전형 영역에 위치하고, 상기 더미 활성 영역과 상기 더미 워드 라인은 제 2 도전형 MOS 트랜지스터를 구성하며, 상기 더미 활성 영역은 상기 더미 활성 영역 위를 가로지르는 비트 라인에 연결되고, 상기 워드 라인은 상기 제 1 도전형 영역의 외부의 제 2 도전형 영역에 연결되고, 상기 더미 활성 영역 및 상기 더미 워드 라인은 파워 커패시터를 구성한다.
이때, 상기 제 1 도전형이 N형이고, 상기 제 2 도전형이 P형일 경우, 상기 더미 활성 영역에는 고전원 전압이 인가되고, 상기 더미 게이트 라인에는 저전원 전압이 인가될 수도 있다.
또한, 상기 제 1 도전형이 P형이고, 상기 제 2 도전형이 N형일 경우, 상기 더미 활성 영역에는 저전원 전압이 인가되고, 상기 더미 워드 라인에는 고전원 전압이 인가될 수도 있다.
또한, 상기 반도체 소자에서 상기 더미 워드 라인의 일단은 상기 워드 라인의 적어도 일부로부터 연장된 가상선에 정렬되고, 상기 더미 활성 영역은 상기 활성 영역의 일단으로부터 연장된 가상선에 정렬된다.
상기 과제 해결을 위한 본 발명의 다른 실시예에 따른 반도체 소자는 기판 내에 형성된 활성 영역, 상기 기판 내에 형성되고 상기 활성 영역과 이격되어 있는 더미 활성 영역, 상기 활성 영역과 상기 더미 활성 영역을 연결하는 활성 영역 브릿지, 상기 활성 영역 상의 워드 라인으로서 상기 활성 영역을 가로지르는 워드 라인 및 상기 더미 활성 영역 상의 더미 워드 라인으로서 상기 더미 활성 영역의 적어도 일부와 오버랩되며 일단이 상기 더미 활성 영역의 내부에 위치하는 더미 워드 라인을 포함한다.
또한, 반도체 소자는 상기 활성 영역, 상기 더미 활성 영역과 상기 활성 영역 브릿지 위를 가로지르는 비트 라인을 더 포함하고, 상기 더미 활성 영역과 상기 워드 라인은 상기 비트 라인과 각각 전기적으로 연결되어 있다.
또한, 반도체 소자에서 상기 활성 영역, 상기 활성 영역 브릿지와 상기 더미 활성 영역은 제 1 도전형 영역에 위치하고, 상기 더미 활성 영역과 상기 더미 워드 라인은 제 2 도전형 MOS 트랜지스터를 구성하며, 상기 더미 활성 영역은 상기 더미 활성 영역 위를 가로지르는 비트 라인에 연결되고, 상기 워드 라인은 상기 제 1 도전형 영역의 외부의 제 2 도전형 영역에 연결되고, 상기 더미 활성 영역 및 상기 더미 워드 라인은 파워 커패시터를 구성한다.
이때, 상기 제 1 도전형이 N형이고, 상기 제 2 도전형이 P형일 경우, 상기 더미 활성 영역에는 고전원 전압이 인가되고, 상기 더미 게이트 라인에는 저전원 전압이 인가될 수도 있다.
또한, 상기 제 1 도전형이 P형이고, 상기 제 2 도전형이 N형일 경우, 상기 더미 활성 영역에는 저전원 전압이 인가되고, 상기 더미 워드 라인에는 고전원 전압이 인가될 수도 있다.
또한, 상기 반도체 소자에서 상기 더미 워드 라인의 일단은 상기 워드 라인의 적어도 일부로부터 연장된 가상선에 정렬되고, 상기 더미 활성 영역은 상기 활성 영역의 일단으로부터 연장된 가상선에 정렬된다.
이상에서와 같이, 본 발명의 실시예들에 따른 반도체 소자는 더미 패턴을 레이아웃의 균일성을 향상시키도록 배치하는 동시에, 더미 패턴이 플로팅되는 것을 방지하여 반도체 소자의 오동작을 미연에 발생할 수 있으며, 상기 더미 패턴을 이용하여 집적 회로의 전원 라인에 존재할 수 있는 노이즈를 감소시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면 과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한, 본 발명에 도시된 각 도면에 있어서 각 구성 요소 들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 일 실시예에 따른 반도체 소자를 도 1 및 도 2를 참조하여 설명한다. 도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이고, 도 2는 도 1의 반도체 소자의 더미 영역을 도시한 등가 회로도이다.
우선, 도 1을 참조하면 본 발명의 일 실시예에 따른 반도체 소자는 통상의 트랜지스터를 포함하는 셀 영역(CR1, CR2)과 더미 트랜지스터를 포함하는 더미 영역(DR)을 포함한다.
더미 영역(DR)은 반도체 기판 상에 셀 영역(CR1, CR2)으로 채워지지 않는 각각의 빈 공간에 위치하는 것으로, 각각의 빈 공간의 크기에 맞도록 선택되어 위치한다. 비어있는 공간 전체에 더미 영역(DR)이 형성되는 경우에는 가공 치수의 불규칙함을 방지하기에 부족하므로, 각각의 빈 공간의 크기에 맞도록 더미 영역(DR)을 위치시킴으로써, 폭(width) 방향과 길이 방향 어느 쪽에서도 셀 영역(CR1, CR2)과 실질적으로 정렬되도록 하여, 레이아웃의 균일성을 향상시킬 수 있다.
이러한 반도체 소자의 셀 영역(CR1, CR2)은 반도체 기판 내에 위치한 활성 영역(AR1, AR2)과 활성 영역(AR1, AR2)을 가로지르는 워드 라인(WL1, WL2)과 활성 영역(AR1, AR2)에 위치한 소오스/드레인 영역(도시하지 않음)에 콘택(CH1, CH2)을 통해 전기적 신호를 전달하는 비트 라인(BL11~BL22)이 위치한다. 이러한 비트 라인(BL11~ BL22)은 상부 레벨의 메탈 라인(ML)과 메탈 콘택(MC1, MC2)을 통해 전기적으로 연결되어 있다.
반도체 소자의 더미 영역(DR)은 반도체 기판 내에 위치한 더미 활성 영역(ARD), 더미 활성 영역(ARD)의 적어도 일부와 오버랩(overlap)되며 일단이 더미 활성 영역(ARD)의 내부에 위치하는 더미 워드 라인(WLD)과, 활성 영역(CR2)과 함께 공유하는 비트 라인(BL21)을 포함한다.
상술한 바와 같이, 더미 워드 라인(WLD)의 일단을 더미 활성 영역(ARD) 밖으로 확장시키지 않음으로써, 더미 활성 영역(ARD)과 비트 라인(BL21)의 중첩부에 위치하는 콘택(CHD)을 통해 비트 라인(BL21)과 전기적으로 연결되어 있는 더미 활성 영역(ARD)에는 소오스/드레인 영역(도시하지 않음) 전체에 동일한 전압이 인가되게 된다.
또한, 더미 워드 라인(WLD)은 콘택(CHG)을 통해 상기 비트 라인(BL21)과 전기적으로 연결되어 있어, 상기 더미 활성 영역(ARD)과 상기 더미 워드 라인(WLD)에는 실질적으로 동일한 전압이 인가되고, 이를 등가 회로로 나타내면 도 2에 도시한 바와 같다.
따라서, 더미 워드 라인(WLD)의 일단을 더미 활성 영역(ARD) 내에 위치시켜, 더미 활성 영역(ARD)의 소오스/드레인 영역(도시하지 않음)과 더미 워드 라인(WLD)에 실질적으로 동일한 기지(旣知)의 전압을 인가함으로써, 상기 더미 활성 영역((ARD) 내의 소오스/드레인 영역(도시하지 않음)과 더미 워드 라인(WLD)이 플로팅(floating) 되는 것을 방지하여, 플로팅에 의해 발생할 수 있는 반도체 소자의 동작상 문제를 저지할 수 있게 된다.
또한, 반도체 소자의 레이아웃의 균일화를 위해, 더미 영역(DR)의 더미 활성 영역(DR)은 활성 영역들(CR1, CR2) 사이의 이격 간격과 실질적으로 동일한 이격 간격으로 활성 영역(CR1)과 이격되어 있으며, 그 일단도 상기 활성 영역(CR1)과 나란하게 정렬되어 있다. 또한, 더미 활성 영역(CRD)은 활성 영역(CR2)의 일단으로부터 연장된 가상선(VL1)에 정렬되어 있을 뿐만 아니라, 더미 영역(DR)의 더미 워드 라인(WLD)의 적어도 일부도 워드 라인(WL2)의 일단으로부터 연장된 가상선(VL2)에 정렬되어 있다.
계속해서, 본 발명의 제 2 실시예에 따른 반도체 소자를 도 3을 참조하여 설명한다. 도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다. 본 발명의 제 2 실시예에 따른 반도체 소자는 활성 영역과 더미 활성 영역을 연결하는 활성 브릿지를 포함한다는 것을 제외하고는 본 발명의 제 1 실시예에 따른 반도체 소자와 실질적으로 동일하므로, 본 발명의 제 1 실시예에 따 른 반도체 소자와의 중복 부분을 제외한 그 차이점을 중심으로 설명한다.
도 3에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 통상의 트랜지스터를 포함하는 셀 영역(CR1, CR2)과 더미 트랜지스터를 포함하는 더미 영역(DR)을 포함한다.
상기 셀 영역(CR2)의 활성 영역(AR2)과 더미 영역(DR)의 더미 활성 영역(ARD)은 활성 영역 브리지(ARB)를 통해 연결되어 있다. 따라서, 더미 활성 영역(ARD)과 비트 라인(BL21)의 중첩부에서 전기적 연결을 위한 콘택 형성이 어려울 경우에도, 활성 영역 브리지(ARB)를 통한 활성 영역의 연장에 의해, 비트 라인(BL21)을 통해 활성 영역(AR2)에 인가되는 전압과 실질적으로 동일한 전압이 더미 활성 영역(ARD)에도 인가되게 된다. 즉, 더미 활성 영역(ARD)은 활성 영역(AR2)과 상기 비트 라인(BL21)의 중첩부에 위치하는 콘택(CH21)을 통해 비트 라인(BL21)과 전기적으로 연결되게 된다.
따라서, 더미 활성 영역(ARD)과 더미 워드 라인(WLD)에 실질적으로 동일한 기지 전압이 인가되어, 더미 활성 영역(ARD) 내의 소오스/드레인 영역(도시하지 않음)과 더미 워드 라인(WLD)이 플로팅 되는 것을 방지하여, 플로팅 되는 경우 발생할 수 있는 반도체 소자의 동작상에 문제를 저지할 수 있다.
계속해서, 본 발명의 제 3 실시예에 따른 반도체 소자를 도 4를 참조하여 설 명한다. 도 4는 본 발명의 제 3 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다. 본 발명의 제 3 실시예에 따른 반도체 소자는 더미 활성 영역과 더미 워드 라인이 파워 커패시터를 구성하는 것을 제외하고는 본 발명의 제 1 실시예에 따른 반도체 소자와 실질적으로 동일하므로, 본 발명의 제 1 실시예에 따른 반도체 소자와의 중복 부분을 제외한 그 차이점을 중심으로 설명한다.
도 4에 도시한 바와 같이, 본 발명의 제 3 실시예에 따른 반도체 소자의 셀 영역(CR1, CR2)에는 P형 기판 내에 N형 웰(N-well)이 위치하고, N형 웰(N-well)에는 P형 불순물 이온이 도핑되어 있는 활성 영역(AR1, AR2)을 갖는 PMOS 트랜지스터들이 배치되어 있다. 이때, P형 불순물 이온으로 도핑되어 있는 활성 영역(AR1, AR2)은 워드 라인(WL1, WL2)에 의해 소오스/드레인 영역(도시하지 않음)으로 구분된다.
또한, 더미 영역(CR)은 P형 기판 내에 N형 웰(N-well)이 위치하고, N형 웰(N-well)에는 P형 불순물 이온이 도핑되어 있는 더미 활성 영역(ARD)을 갖는 PMOS 더미 트랜지스터를 포함한다. 이때, PMOS 더미 트랜지스터의 더미 워드 라인(WLD)의 일단은 더미 활성 영역(ARD)의 내부에 위치하고, 타단은 더미 활성 영역(ARD)이 위치하는 N형 웰(N-well) 외부의 P형 기판(P-sub) 위치하며, 콘택 플러그(CHP)를 통해 P형 기판(P-sub)과 전기적으로 연결된다.
또한, PMOS 더미 트랜지스터의 소오스/드레인 영역(도시하지 않음)이 위치하 는 더미 활성 영역(ARD)은 활성 영역(AR2)과 공유 하는 비트 라인(BL21)과 콘택(CHD)을 통해 전기적으로 연결되어 있다.
이러한 PMOS 더미 트랜지스터는 전원 노이즈를 감소시키는 커패시터, 즉 파워 커패시터로서 구현될 수 있다. 이를 보다 상세하게 설명하면, 파워 커패시터는 메탈 라인(ML)과 콘택(MC2)을 통해 전기적으로 연결되어 있는 비트 라인(BL21)을 통해 전원 전압(VDD)이 더미 활성 영역(ARD)이 인가됨으로써, 전원 전압(VDD)에 공통으로 연결된 소오스/드레인과, P형 기판(P-sub)의 접지 전압(VSS)이 연결된 더미 게이트 라인(VSS)을 포함하는 PMOS 더미 트랜지스터를 이용하여 구현될 수 있다. 상기 파워 커패시터의 등가 회로도는 도 5에 도시한 바와 같다.
상술한 바와 같은 파워 커패시터를 더미 영역의 트랜지스터를 이용하여 구현함으로써, 집적회로의 전원 라인에 존재할 수 있는 노이즈를 감소시킬 수 있다.
계속해서, 도 6은 본 발명의 제 4 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도로서, 본 발명의 제 4 실시예에 따른 반도체 소자는 활성 영역과 더미 활성 영역이 활성 영역 브릿지를 통해 연결되는 본 발명의 제 2 실시예와 PMOS 더미 트랜지스터를 이용하여 더미 활성 영역과 더미 워드 라인이 파워 커패시터를 구현하는 제 3 실시예의 조합으로, 여기에서는 중복되는 설명을 생략한다.
계속해서, 본 발명의 제 5 실시예에 따른 반도체 소자를 도 7을 참조하여 설명한다. 도 7은 본 발명의 제 5 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다. 본 발명의 제 5 실시예에 따른 반도체 소자는 더미 활성 영역이 위치하는 영역의 극성과 더미 워드 라인이 전기적으로 연결되는 영역의 극성이 본 발명의 제 4 실시예에 따른 반도체 소자와 반대라는 것을 제외하고는, 본 발명의 제 4 실시예에 따른 반도체 소자와 실질적으로 동일하므로, 중복 부분을 제외한 그 차이점을 중심으로 설명한다.
도 7에 도시한 바와 같이, 본 발명의 제 5 실시예에 따른 반도체 소자의 셀 영역(CR1, CR2)에는 P형 기판(P-sub)에 N형 불순물 이온이 도핑되어 있는 활성 영역(AR1, AR2)을 갖는 NMOS 트랜지스터들이 배치되어 있다. 이때, N형 불순물 이온으로 도핑되어 있는 활성 영역(AR1, AR2)은 워드 라인(WL1, WL2)에 의해 소오스/드레인 영역(도시하지 않음)으로 구분된다.
또한, 더미 영역(CR)은 P형 기판(P-sub)에 N형 불순물 이온이 도핑되어 있는 더미 활성 영역(ARD)을 갖는 NMOS 더미 트랜지스터를 포함한다. 이때, NMOS 더미 트랜지스터의 더미 워드 라인(WLD)의 일단은 더미 활성 영역(ARD)의 내부에 위치하고, 타단은 인근의 N형 웰(N-well)에 위치하며, 콘택 플러그(CHP))를 통해 N형 웰(N-well)과 전기적으로 연결된다.
또한, NMOS 더미 트랜지스터의 소오스/드레인 영역(도시하지 않음)이 위치하는 더미 활성 영역(ARD)은 활성 영역(AR2)과 공유 하는 비트 라인(BL21)과 콘택(CHD)을 통해 전기적으로 연결되어 있다.
이러한 NMOS 더미 트랜지스터는 전원 노이즈를 감소시키는 파워 커패시터로 서 구현될 수 있다. 이를 보다 상세하게 설명하면, 파워 커패시터는 메탈 라인(ML)과 콘택(MC2)을 통해 전기적으로 연결되어 있는 비트 라인(BL21)을 통해 접지 전압(VSS)이 더미 활성 영역(ARD)이 인가됨으로써 접지 전압(VSS)에 공통으로 연결된 소오스/드레인과, N형 웰(N-well)의 전원 전압(VDD)이 연결된 더미 게이트 라인(WLD)을 포함하는 NMOS 더미 트랜지스터를 이용하여 구현될 수 있다. 상기 파워 커패시터의 등가 회로도는 도 8에 도시한 바와 같다.
상술한 바와 같은 파워 커패시터를 더미 영역의 트랜지스터를 이용하여 구현함으로써, 집적회로의 전원 라인에 존재할 수 있는 노이즈를 감소시킬 수 있다.
계속해서, 도 9는 본 발명의 제 6 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도로서, 본 발명의 제 6 실시예에 따른 반도체 소자는 활성 영역과 더미 활성 영역이 활성 영역 브릿지를 통해 연결되는 본 발명의 제 2 실시예와 NMOS 더미 트랜지스터를 이용하여 더미 활성 영역과 더미 워드 라인이 파워 커패시터를 구현하는 제 5 실시예의 조합으로 여기에서는 중복되는 설명을 생략한다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이고, 도 2는 도 1의 반도체 소자의 더미 영역을 도시한 등가 회로도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이고, 도 5는 도 4의 더미 영역을 도시한 등가 회로도이다.
도 6은 본 발명의 제 4 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다.
도 7은 본 발명의 제 5 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이고, 도 8은 도 7의 더미 영역을 도시한 등가 회로도이다.
도 9는 본 발명의 제 6 실시예에 따른 반도체 소자의 일부를 도시한 부분 레이아웃도이다.

Claims (18)

  1. 기판 내에 형성된 활성 영역;
    상기 기판 내에 형성되고, 상기 활성 영역과 이격되어 있는 더미 활성 영역;
    상기 활성 영역 상의 워드 라인으로서, 상기 활성 영역을 가로지르는 워드 라인; 및
    상기 더미 활성 영역 상의 더미 워드 라인으로서, 상기 더미 활성 영역의 적어도 일부와 오버랩되며, 일단이 상기 더미 활성 영역의 내부에 위치하는 더미 워드 라인을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 영역 및 상기 더미 활성 영역 위를 가로지르는 비트 라인을 더 포함하고, 상기 더미 활성 영역과 상기 워드 라인은 상기 비트 라인과 각각 전기적으로 연결되어 있는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 활성 영역과 상기 더미 활성 영역은 제 1 도전형 영역에 위치하고,
    상기 더미 활성 영역과 상기 더미 워드 라인은 제 2 도전형 MOS 트랜지스터를 구성하며,
    상기 더미 활성 영역은 상기 더미 활성 영역 위를 가로지르는 비트 라인에 전기적으로 연결되고,
    상기 더미 워드 라인은 상기 제 1 도전형 영역의 외부의 제 2 도전형 영역에 전기적으로 연결되고,
    상기 더미 활성 영역 및 상기 더미 워드 라인은 파워 커패시터를 구성하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 반도체 소자.
  5. 제 4 항에 있어서,
    상기 더미 활성 영역에는 고전원 전압이 인가되고, 상기 더미 게이트 라인에는 저전원 전압이 인가되는 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 반도체 소자.
  7. 제 6 항에 있어서,
    상기 더미 활성 영역에는 저전원 전압이 인가되고, 상기 더미 워드 라인에는 고전원 전압이 인가되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 더미 워드 라인의 일단은 상기 워드 라인의 적어도 일부로부터 연장된 가상선에 정렬되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 더미 활성 영역은 상기 활성 영역의 일단으로부터 연장된 가상선에 정렬되는 반도체 소자.
  10. 기판 내에 형성된 활성 영역;
    상기 기판 내에 형성되고, 상기 활성 영역과 이격되어 있는 더미 활성 영역;
    상기 활성 영역과 상기 더미 활성 영역을 연결하는 활성 영역 브릿지;
    상기 활성 영역 상의 워드 라인으로서, 상기 활성 영역을 가로지르는 워드 라인; 및
    상기 더미 활성 영역 상의 더미 워드 라인으로서, 상기 더미 활성 영역의 적어도 일부와 오버랩되며, 일단이 상기 더미 활성 영역의 내부에 위치하는 더미 워드 라인을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 활성 영역, 상기 더미 활성 영역과 상기 활성 영역 브릿지 위를 가로지르는 비트 라인을 더 포함하고, 상기 더미 활성 영역과 상기 워드 라인은 상기 비 트 라인과 각각 전기적으로 연결되어 있는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 활성 영역, 상기 활성 영역 브릿지와 상기 더미 활성 영역은 제 1 도전형 영역에 위치하고,
    상기 더미 활성 영역과 상기 더미 워드 라인은 제 2 도전형 MOS 트랜지스터를 구성하며,
    상기 더미 활성 영역은 상기 더미 활성 영역 위를 가로지르는 비트 라인에 연결되고,
    상기 워드 라인은 상기 제 1 도전형 영역의 외부의 제 2 도전형 영역에 연결되고,
    상기 더미 활성 영역 및 상기 더미 워드 라인은 파워 커패시터를 구성하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 반도체 소자.
  14. 제 13 항에 있어서,
    상기 더미 활성 영역에는 고전원 전압이 인가되고, 상기 더미 게이트 라인에는 저전원 전압이 인가되는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 반도체 소자.
  16. 제 15 항에 있어서,
    상기 더미 활성 영역에는 저전원 전압이 인가되고, 상기 더미 워드 라인에는 고전원 전압이 인가되는 반도체 소자.
  17. 제 10 항에 있어서,
    상기 더미 워드 라인의 일단은 상기 워드 라인의 적어도 일부로부터 연장된 가상선에 정렬되는 반도체 소자.
  18. 제 10 항에 있어서,
    상기 더미 활성 영역은 상기 활성 영역의 일단으로부터 연장된 가상선에 정렬되는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101674909B1 (ko) * 2015-08-26 2016-11-10 동국대학교 산학협력단 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100207519B1 (ko) 1996-11-13 1999-07-15 윤종용 반도체 메모리소자 및 이의 제조방법
KR20000043072A (ko) 1998-12-28 2000-07-15 김영환 반도체 장치
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
JP4161892B2 (ja) * 2003-12-04 2008-10-08 ソニー株式会社 半導体装置
US7465973B2 (en) 2004-12-03 2008-12-16 International Business Machines Corporation Integrated circuit having gates and active regions forming a regular grating
JP4950702B2 (ja) 2007-03-01 2012-06-13 株式会社東芝 半導体記憶装置の製造方法
KR101069285B1 (ko) * 2008-11-21 2011-10-04 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
JP4856207B2 (ja) * 2009-03-30 2012-01-18 株式会社東芝 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101674909B1 (ko) * 2015-08-26 2016-11-10 동국대학교 산학협력단 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터

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