KR20090077586A - 반도체 소자의 테스트 장치 - Google Patents

반도체 소자의 테스트 장치 Download PDF

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KR20090077586A
KR20090077586A KR1020080003617A KR20080003617A KR20090077586A KR 20090077586 A KR20090077586 A KR 20090077586A KR 1020080003617 A KR1020080003617 A KR 1020080003617A KR 20080003617 A KR20080003617 A KR 20080003617A KR 20090077586 A KR20090077586 A KR 20090077586A
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김영수
이정훈
손진석
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Abstract

본 발명은 반도체 소자의 테스트 장치에 관한 것으로서, 리세스 게이트(Recess Gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 하는데 소요되는 시간을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수개의 매트에 의해 공유되는 메인 워드라인과, 복수개의 매트에 각각 포함된 복수개의 워드라인과, 테스트 모드시 복수개의 워드라인 중 메인 워드라인의 신호, 구동신호에 따라 선택된 특정 단위의 워드라인을 활성화시키는 복수개의 서브 워드라인 구동부, 및 테스트 모드시 입력 어드레스를 코딩하여 구동신호를 출력하는 코딩수단을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 테스트 장치{Test circuit of semiconductor device}
도 1a 및 도 1b는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면.
도 2는 본 발명에 따른 반도체 소자의 테스트 장치에 관한 회로도.
도 3은 본 발명의 코딩부를 설명하기 위한 구성도.
본 발명은 반도체 소자의 테스트 장치에 관한 것으로서, 리세스 게이트(Recess gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 하는데 소요되는 시간을 줄일 수 있도록 하는 기술이다.
근래에 들어 테크놀로지 쉬링크(Technology Shrink)에 따라 버티컬 타입(Vertical Type)의 셀 트랜지스터가 도입되고 있다. 그런데, 이러한 버티컬 타입의 셀 트랜지스터를 사용하게 될 경우 워드라인 간의 커패시턴스 값이 증가하게 되어 셀 동작에서 불량을 유발하게 된다. 이러한 셀 불량 현상은 테크놀로지 쉬링크에 따라 더욱 심각하게 진행되고 있다.
셀 트랜지스터를 평면 게이트(Planar Gate)로 사용하던 100nm 이상 급의 제품에서는 인접한 게이트 동작에 의한 패일이 이슈(Issue)가 되지 않았다. 하지만, 리세스 게이트(Recess Gate)를 사용하는 100nm 이하의 테크놀로지에서는 인접한 게이트 동작에 의한 패일이 발생하고 있다.
특히, 리세스 게이트를 사용하고 있는 100nm 이하의 테크놀로지 기술에서 인접한 게이트 동작에 의한 패일 현상은 실제 웨이퍼 레벨 테스트에서 감지되고 있다. 그리고, 이러한 현상은 테크놀로지 쉬링크가 일어날수록 더욱 심각해지고 있는 실정이다.
도 1a 및 도 1b는 종래의 셀 트랜지스터에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 설명하기 위한 도면이다.
여기서, 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 액티브 명령에 의해 선택된 워드라인이 펌핑전압(VPP)레벨로 인에이블 될 때, 턴-오프 되어 있는 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 내려가는 현상이다.
도 1a는 패싱 게이트 효과(Passing Gate Effect)를 나타내는 것이다. 패싱 게이트 효과(Passing Gate Effect)는 워드라인 WL1이 인에이블 될 때 인접한 다른 액티브 영역에 해당하는 워드라인 WL0의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.
도 1b는 인접 게이트 효과(Neighbor Gate Effect)를 나타내는 것이다. 인접 게이트 효과(Neighbor Gate Effect)는 워드라인 WL1이 인에이블 될 때 동일한 액티 브 영역에 해당하는 워드라인 WL2의 셀 트랜지스터의 문턱전압이 감소하게 되는 현상을 나타낸다.
이렇게 인접한 워드라인과 대응하는 셀 트랜지스터의 문턱전압이 떨어지게 될 경우 오프 누설전류의 양이 증가하게 되어 셀의 불량으로 이어지게 된다.
즉, 인접한 게이트 동작에 의한 패일은 셀 트랜지스터의 문턱전압 언더 마진(Under Margin)을 없애도록 하여 오프 누설 전류를 유발하는 패일이 발생하게 된다. 이러한 패일의 특징은 액티브 동작의 티라스(tRAS) 시간을 길게 가져갈수록 패일 발생이 커지게 된다.
여기서, 티라스(tRAS)는 액티브 동작 후 프리차지 수행 전까지의 시간을 의미한다. 즉, 티라스(tRAS)는 액티브 동작으로 메모리 셀에 충분한 전하가 리스토어(restore) 되는데 까지 걸리는 시간이다.
메모리 제품에서 일반적인 액티브 명령은 하나의 워드라인만 인에이블시키는 역할을 수행한다. 셀 문턱전압의 로우 마진(Low Margin)에 의존하는 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 워드라인이 인에이블 되는 시간에 발생하게 된다.
이 때문에 테스트 측면에서 볼때 티라스(tRAS) 시간을 늘려주어야 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 할 수 있는 시간을 충분히 확보할 수 있게 된다.
그런데, 티라스(tRAS) 시간을 무작정 길게 제어할 경우 테스트 시간에 지장을 주게 된다. 즉, 하나의 액티브 명령에 따라 하나의 워드라인만 인에이블 되는 기존의 메모리 제품에서 모든 셀을 스크린하고자 할 경우 테스트 시간이 많이 걸리게 되는 문제점이 있다.
이에 따라, 리세스 게이트(Recess gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린(Screen) 하는 테스트 시간을 감소하기 위한 방법이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 리세스 게이트(Recess gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 하는데 소요되는 시간을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 테스트 장치는, 복수개의 매트에 의해 공유되는 메인 워드라인; 복수개의 매트에 각각 포함된 복수개의 워드라인; 테스트 모드시 복수개의 워드라인 중 메인 워드라인의 신호, 구동신호에 따라 선택된 특정 단위의 워드라인을 활성화시키는 복수개의 서브 워드라인 구동부; 및 테스트 모드시 입력 어드레스를 코딩하여 구동신호를 출력하는 코딩수단을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자의 테스트 장치에 관한 회로도이다. 그 리고, 도 3은 도 2의 구동신호 FXi/FXbi를 출력하기 위한 코딩부(100)에 관한 구성도이다.
본 발명은 복수개의 매트(MAT)와, 복수개의 서브 워드라인 구동부 SWLD0~SWLD3 및 메인 워드라인 MWLb, 서브 워드라인 SWL 및 코딩부(100)를 포함한다.
본 발명에서는 매트(MAT)가 4개인 경우를 그 실시예로 설명하기로 한다. 각각의 인접한 매트(MAT) 사이에는 4개의 서브 워드라인 구동부 SWLD가 구비된다.
여기서, 서브 워드라인 구동부 SWLD0는 PMOS트랜지스터 P1(제 1구동소자)와, NMOS트랜지스터 N1(제 2구동소자) 및 NMOS트랜지스터 N2(제 3구동소자)를 포함한다.
PMOS트랜지스터 P1는 구동신호 FX0 인가단과 서브 워드라인 SWL0 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N1는 서브 워드라인 SWL0과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N2는 서브 워드라인 SWL0과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb0가 인가된다.
서브 워드라인 구동부 SWLD1는 PMOS트랜지스터 P2와, NMOS트랜지스터 N3,N4를 포함한다. 여기서, PMOS트랜지스터 P2는 구동신호 FX1 인가단과 서브 워드라인 SWL1 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N3는 서브 워드라인 SWL1과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N4는 서브 워드라인 SWL1과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb1가 인가된다.
서브 워드라인 구동부 SWLD2는 PMOS트랜지스터 P3와, NMOS트랜지스터 N5,N6를 포함한다. 여기서, PMOS트랜지스터 P3는 구동신호 FX2 인가단과 서브 워드라인 SWL2 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N5는 서브 워드라인 SWL2과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N6는 서브 워드라인 SWL2과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb2가 인가된다.
서브 워드라인 구동부 SWLD3는 PMOS트랜지스터 P4와, NMOS트랜지스터 N7,N8를 포함한다. 여기서, PMOS트랜지스터 P4는 구동신호 FX3 인가단과 서브 워드라인 SWL3 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N7는 서브 워드라인 SWL3과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N8는 서브 워드라인 SWL3과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb3가 인가된다.
서브 워드라인 구동부 SWLD4는 PMOS트랜지스터 P5와, NMOS트랜지스터 N9,N10를 포함한다. 여기서, PMOS트랜지스터 P5는 구동신호 FX4 인가단과 서브 워드라인 SWL4 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N9는 서브 워드라인 SWL4과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N10는 서브 워드라인 SWL4과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb4가 인가된다.
서브 워드라인 구동부 SWLD5는 PMOS트랜지스터 P6와, NMOS트랜지스터 N11,N12를 포함한다. 여기서, PMOS트랜지스터 P6는 구동신호 FX5 인가단과 서브 워드라인 SWL5 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N11는 서브 워드라인 SWL5과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N12는 서브 워드라인 SWL5과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb5가 인가된다.
서브 워드라인 구동부 SWLD6는 PMOS트랜지스터 P7와, NMOS트랜지스터 N13,N14를 포함한다. 여기서, PMOS트랜지스터 P7는 구동신호 FX6 인가단과 서브 워드라인 SWL6 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N13는 서브 워드라인 SWL6과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N14는 서브 워드라인 SWL6과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb6가 인가된다.
서브 워드라인 구동부 SWLD7는 PMOS트랜지스터 P8와, NMOS트랜지스터 N15,N16를 포함한다. 여기서, PMOS트랜지스터 P8는 구동신호 FX7 인가단과 서브 워드라인 SWL7 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. NMOS트랜지스터 N15는 서브 워드라인 SWL7과 접지전압단 사이에 연결되어 게이트 단자가 메인 워드라인 MWLb과 연결된다. 그리고, NMOS트랜지스터 N16는 서브 워드라인 SWL7과 접지전압단 사이에 연결되어 게이트 단자를 통해 구동신호 FXb7가 인가된다.
그리고, 하나의 메인 워드라인 MWLb은 4개의 매트(MAT)에 공통으로 연결되고, 인접한 2개의 매트(MAT)는 하나의 서브 워드라인 SWL을 공유하게 된다. 여기서, 서브 워드라인 SWL은 셀 트랜지스터(미도시)의 게이트 단자에 연결된다. 그리고, 서브 워드라인 SWL은 워드라인 WL을 의미하는 것이며, 이하에서는 서브 워드라인 SWL을 워드라인 WL으로 설명하기로 한다.
셀 문턱전압의 로우 마진(Low Margin)에 의존하는 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)는 워드라인 WL이 인에이블 되는 시간에 발생한다. 이 때문에 티라스(tRAS) 시간을 늘려주어야 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린(Screen) 할 수 있는 시간을 충분히 확보할 수 있게 된다.
하지만, 이러한 티라스(tRAS) 시간을 늘리게 될 경우 테스트 시간에 지장을 주게 된다. 이에 따라, 본 발명은 특정한 테스트 모드로 칩이 프로그램되면 액티브 명령에 의해 단위 워드라인(워드라인 4개) 당 1개씩 인에이블 되도록 한다. 즉, 한 번의 액티브 명령에 의해 인에이블되는 워드라인 WL의 개수를 늘려서 테스트 시간을 줄일 수 있도록 한다.
도면 제 1a,1b를 참조하면, 비트라인/비트바라인 Bit/BitB을 고려할 때 워드라인 WL0~WL3이 반복적으로 형성되므로 이러한 규칙성을 이용하여 본 발명에서는 워드라인 WL 4개당 1개씩 인에이블 되도록 하는 것을 그 실시예로 설명한다.
즉, 테스트 모드 신호 TM가 활성화되어 테스트 모드로 진입한 이후에 액티브 명령 ACT이 인가되면 어드레스 핀으로 입력되는 어드레스에 따라 최하위 비트인 어 드레스 X0,X1의 조합으로 구동신호 FXi,FXbi를 출력하게 된다. 이에 따라, 서브 워드라인 구동부 SWLD가 동작하여 4개의 워드라인 WL0~WL3 중 하나, 4개의 워드라인 WL4~WL7 중 하나를 선택하여 인에이블 시키도록 한다.
예를 들어, 어드레스 X0,X1가 모두 "0"일 경우 워드라인 WL0,WL4,WL8,...이 인에이블 된다. 그리고, 어드레스 X0가 "1"이고, 어드레스 X1이 "0"이면 워드라인 WL1,WL5,WL9,...가 인에이블 되고, 나머지 어드레스 핀으로 입력되는 어드레스의 로직은 무시(Don't care)한다.
이러한 동작은 어드레스 X0,X1,X2로 선택되는 서브 워드라인 드라이버 SWLD를 이용하여 수행하도록 한다.
즉, 코딩부(100)의 출력인 구동신호 FXi,FXBi는 각각 2n개의 개수를 갖는다.(여기서, n은 입력 어드레스 X0,X1,X2의 개수) 본 발명의 실시예에서는 도 2와 같이 하나의 메인 워드라인 MWLb에 대응하여 어드레스 X0,X1,X2의 조합에 의해 생성된 구동신호 FXi/FXBi가 각각 8개 존재한다. 8개의 구동신호 FXi/FXBi는 FX0,FX2,FX4,FX6,FXb0,FXb2,FXb4,FXb6가 되며, 이들 신호는 서브 워드라인 구동부 SWLD에 입력된다.
그리고, 정상(Normal) 동작시 메인 워드라인 MWLb이 로우가 되고, 어드레스 X0,X1,X2의 로직에 의해 특정 구동신호 FXi가 "하이"가 되고, 구동신호 /FXBi가 "로우"가 되면 해당 워드라인 WL이 인에이블 되도록 한다.
반면에, 테스트 모드로 진입하게 된 경우에는 테스트 모드 신호 TM가 활성화 되어 모든 메인 워드라인 MWLb이 "로우"가 되고, 어드레스 X0,X1만 유효하도록 한다. 그리고, 나머지 어드레스 핀으로 입력되는 어드레스의 로직은 무시하여 4개의 워드라인 WL마다 1개씩 인에이블 되도록 한다.
이러한 본 발명의 코딩부(100)에서 구동신호 FXi/FXBi를 코딩하는 방법은 다음의 <표 1>과 같다.
X2 X1 X0 FXi FXBi 워드라인
0 0 0 FX0 FXB0 0
0 0 1 FX1 FXB1 1
0 1 0 FX2 FXB2 2
0 1 1 FX3 FXB3 3
1 0 0 FX4 FXB4 4
1 0 1 FX5 FXB5 5
1 1 0 FX6 FXB6 6
1 1 1 FX7 FXB7 7
이러한 본 발명의 회로를 적용하여 패싱 게이트 효과(Passing Gate Effect)를 스크린 하는 방법을 설명하면 다음과 같다.
도 1a 및 도 2를 참조하면, 모든 셀에 데이터 "1"을 라이트 한 이후에 테스트 모드에 진입하게 되면 테스트 모드 신호 TM가 활성화된다. 그리고, 액티브 명령이 인가되면 액티브 신호 ACT가 활성화된 상태에서 어드레스 X0,X1가 모두 "0"이 될 경우 구동신호 FX0,FXb0, FX4,FXb4,...가 활성화된다. 이러한 경우 서브 워드라인 구동부 SWLD0,SWLD4,..가 동작하게 되어 워드라인 WL0,WL4,WL8,...가 동시에 인에이블 된다.
또한, 액티브 명령이 인가된 상태에서 어드레스 X0가 "1"이 되고, 어드레스 X1가 "0"이 되면 구동신호 FX1,FXb1, FX5,FXb5...가 활성화된다. 이러한 경우 서브 워드라인 구동부 SWLD1,SWLD5...가 동작하게 되어 워드라인 WL1,WL5,WL9,...가 동시에 인에이블 된다.
그리고, 워드라인 WL1,WL5,WL9,...과 대응하는 해당 비트라인은 센스앰프에 의해 데이터 "1"을 디벨롭(Develop) 하게 된다. 이에 따라, 패싱 게이트 효과가 발생하게 되는 워드라인 WL0,WL4,WL8,...과 대응하는 비트바라인 BitB은 오프 누설전류 패일이 발생하여 데이터 "0"을 디벨롭 하게 된다.
이러한 본 발명은 메모리 제품에서 리세스 게이트를 이용한 셀 트랜지스터의 워드라인이 턴온되어 있는 동안 인접한 셀 트랜지스터의 문턱전압 강하 현상에 의한 오프 누설전류 패일을 스크린 하기 위해 테스트 모드에 의해 4개의 워드라인 마다 1개씩 인에이블 시킬 수 있도록 한다.
또한, 본 발명에서는 4개의 워드라인 마다 1개식 인에이블 시키는 방법을 그 실시예로 설명하였다. 하지만, 본 발명은 이에 한정되는 것이 아니라 워드라인의 전압 강하를 방지하기 위해 매트(Mat) 단위, 뱅크(Bank) 단위, 칩(Chip) 단위로 워드라인이 인에이블 되는 개수를 조절할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 리세스 게이트(Recess gate)에서 패싱 게이트 효과(Passing Gate Effect) 및 인접 게이트 효과(Neighbor Gate Effect)를 스크린 하는데 소요되는 시간을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 복수개의 매트에 의해 공유되는 메인 워드라인;
    상기 복수개의 매트에 각각 포함된 복수개의 워드라인;
    테스트 모드시 상기 복수개의 워드라인 중 상기 메인 워드라인의 신호, 구동신호에 따라 선택된 특정 단위의 워드라인을 활성화시키는 복수개의 서브 워드라인 구동부; 및
    상기 테스트 모드시 입력 어드레스를 코딩하여 상기 구동신호를 출력하는 코딩수단을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 장치.
  2. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부는 액티브 명령의 인가시 4개의 워드라인 중 하나의 워드라인을 인에이블시켜 출력함을 특징으로 하는 반도체 소자의 테스트 장치.
  3. 제 1항에 있어서, 상기 코딩수단은 상기 입력 어드레스 중 최하위 비트 어드레스인 제 1어드레스 및 제 2어드레스를 코딩하여 상기 구동신호를 출력하는 것을 특징으로 하는 반도체 소자의 테스트 장치.
  4. 제 3항에 있어서, 상기 코딩수단은 상기 테스트 모드시 상기 제 1어드레스 및 상기 제 2어드레스만 유효하게 코딩하는 것을 특징으로 하는 반도체 소자의 테 스트 장치.
  5. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부는
    상기 테스트 모드시 상기 메인 워드라인이 로우 레벨이 되어 상기 구동신호의 레벨에 따라 해당 워드라인이 인에이블되는 것을 특징으로 하는 반도체 소자의 테스트 장치.
  6. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부 각각은
    상기 메인 워드라인이 로우 레벨일 경우 활성화되어 상기 구동신호를 해당 워드라인에 출력하는 제 1구동소자;
    상기 메인 워드라인이 하이 레벨일 경우 활성화되어 상기 해당 워드라인을 로우 레벨로 풀다운시키는 제 2구동소자; 및
    상기 구동신호의 반전신호에 따라 상기 해당 워드라인을 선택적으로 풀다운시키는 제 3구동소자를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 장치.
  7. 제 1항에 있어서, 상기 구동신호는 2n개의 개수를 갖는 것을 특징으로 하는 반도체 소자의 테스트 장치.(여기서, n은 상기 입력 어드레스의 개수)
  8. 제 1항에 있어서, 상기 복수개의 서브 워드라인 구동부는 상기 복수개의 매 트 중 인접한 매트 사이에 구비되는 것을 특징으로 하는 반도체 소자의 테스트 장치.
KR1020080003617A 2008-01-11 2008-01-11 반도체 소자의 테스트 장치 KR20090077586A (ko)

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US9099196B2 (en) 2013-01-25 2015-08-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
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US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

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