KR20090070783A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
실시예는 반도체소자 및 그 제조방법에 관한 것이다.The embodiment relates to a semiconductor device and a manufacturing method thereof.
종래기술에 따른 트렌치 모스펫(Trench MOSFET)(미도시)은 이온주입 및 확산 공정을 이용하여 드레인(drain) 구조를 형성함으로 트렌치(Trench) MOSFET 면적을 줄이는데 한계가 있다. 이는 드레인(drain)의 측면확산(lateral diffusion)에 의한 BV(Breakdown Voltage) 저하 때문이다.The trench MOSFET (not shown) according to the prior art has a limit in reducing the trench MOSFET area by forming a drain structure using ion implantation and diffusion processes. This is because of the breakdown voltage (BV) caused by the lateral diffusion of the drain.
실시예는 트렌치 MOSFET에서 종래의 확산에 의해 형성되는 드레인(drain) 면적을 줄임으로써, 트렌치 MOSFET의 전기적 특성 저하 없이 전력소자의 면적을 줄일 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.Embodiments provide a semiconductor device and a method of manufacturing the same, which can reduce the area of a power device without deteriorating the electrical characteristics of the trench MOSFET by reducing the drain area formed by conventional diffusion in the trench MOSFET.
실시예에 따른 반도체소자는 저전압소자영역과 고전압소자영역 포함하는 반도체소자에 있어서, 상기 고전압소자영역은, 상기 고전압소자영역 내에 형성된 트렌치 절연층; 상기 고전압소자영역 내의 상기 트렌치 절연층의 일측에 형성된 드레인영역; 상기 고전압소자영역 내의 상기 트렌치 절연층 상에 형성된 소자분리막; 상기 고전압소자영역 내의 상기 트렌치 절연층의 타측에 형성된 트렌치 게이트; 상기 고전압소자영역 내의 상기 소자분리막 상에 형성된 게이트; 및 상기 고전압소자영역 내의 상기 트렌치 절연층 타측에 형성된 소스영역;을 포함하는 것을 특징으로 한다.A semiconductor device according to an embodiment includes a semiconductor device including a low voltage device region and a high voltage device region, wherein the high voltage device region comprises a trench insulating layer formed in the high voltage device region; A drain region formed on one side of the trench insulating layer in the high voltage device region; An isolation layer formed on the trench insulating layer in the high voltage device region; A trench gate formed on the other side of the trench insulating layer in the high voltage device region; A gate formed on the device isolation layer in the high voltage device region; And a source region formed on the other side of the trench insulating layer in the high voltage device region.
또한, 실시예에 따른 반도체소자의 제조방법은 저전압소자영역과 고전압소자영역을 설정하는 단계; 상기 고전압소자영역 내에 트렌치 절연층을 형성하는 단계; 상기 고전압소자영역 내의 상기 트렌치 절연층의 일측에 드레인영역을 형성하는 단계; 상기 고전압소자영역 내의 상기 트렌치 절연층 상에 소자분리막을 형성하는 단계; 상기 고전압소자영역 내의 상기 트렌치 절연층의 타측에 트렌치 게이트를 형성하는 단계; 상기 고전압소자영역 내의 상기 소자분리막 상에 게이트를 형성하는 단 계; 상기 고전압소자영역 내의 상기 트렌치 절연층 타측에 소스영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method according to the embodiment comprises the steps of setting a low voltage device region and a high voltage device region; Forming a trench insulating layer in the high voltage device region; Forming a drain region on one side of the trench insulating layer in the high voltage device region; Forming an isolation layer on the trench insulating layer in the high voltage device region; Forming a trench gate on the other side of the trench insulating layer in the high voltage device region; Forming a gate on the device isolation layer in the high voltage device region; And forming a source region on the other side of the trench insulating layer in the high voltage device region.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 트렌치 절연층(trench Isolation)을 바디(Body)와 드레인(Drain)사이에 형성함으로 깊은 드레인(Deep drain)의 측면확산(lateral diffusion)을 억제하여 전력소자(Power device) 면적을 줄일 수 있는 새로운 구조의 트렌치(Trench) MOSFET 구조를 제공한다.According to a semiconductor device and a method of manufacturing the same, a trench isolation layer is formed between a body and a drain to suppress lateral diffusion of a deep drain. There is a new trench MOSFET structure that can reduce the power device area.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiments, where it is described as being formed "on / under" of each layer, it is understood that the phase is formed directly or indirectly through another layer. It includes everything.
(실시예)(Example)
도 1은 실시예에 따른 반도체소자의 단면도이나, 본 발명이 도 1과 같은 구조에 한정되는 것은 아니다.1 is a cross-sectional view of a semiconductor device according to an embodiment, but the present invention is not limited to the structure shown in FIG. 1.
실시예에 따른 반도체소자는 저전압소자영역(LV)과 고전압소자영역(HV)을 포함하며, 상기 고전압소자영역(HV)은, 상기 고전압소자영역 내에 형성된 트렌치 절연층(150); 상기 고전압소자영역 내의 상기 트렌치 절연층(150)의 일측에 형성된 드레인영역(160); 상기 고전압소자영역 내의 상기 트렌치 절연층(150) 타측에 형성 된 트렌치 게이트(173, 174); 상기 고전압소자영역 내의 상기 트렌치 절연층(150) 상에 형성된 소자분리막(193); 상기 고전압소자영역 내의 상기 소자분리막(193) 상에 형성된 게이트(195); 및 상기 고전압소자영역 내의 상기 트렌치 절연층(150) 타측에 형성된 소스영역(180);을 포함할 수 있다.In an exemplary embodiment, a semiconductor device includes a low voltage device region LV and a high voltage device region HV. The high voltage device region HV may include a
실시예에서 상기 고전압소자영역(HV)은 상기 고전압소자영역 내에 형성된 제1 도전형 매립층(120)을 더 포함하고, 상기 트렌치 절연층(150)은 상기 제1 도전형 매립층(120)과 접촉하여 형성될 수 있다.In an embodiment, the high voltage device region HV further includes a first conductive buried
또한, 실시예에서 상기 드레인영역(160)은 상기 제1 도전형 매립층(120)과 접촉하여 형성될 수 있다.In an embodiment, the
또한, 상기 트렌치 절연층(150)은 상기 고전압소자영역에 형성된 제1 트렌치(T1)(도 3 참조), 상기 제1 트렌치(T1)의 측벽에 형성된 절연막(152) 및 상기 절연막(152) 상에 형성된 도전성물질(154)을 포함할 수 있다.In addition, the
도 1에서의 미설명 부호는 아래 제조방법을 설명하면서 설명하기로 한다.Reference numerals in FIG. 1 will be described with reference to the following manufacturing method.
실시예에 따른 반도체소자에 의하면, 트렌치 절연층(trench Isolation)(150)을 바디(Body)(140)와 드레인(Drain)(160)사이에 형성함으로 깊은 드레인(Deep drain)(160)의 측면확산(lateral diffusion)을 억제하여 전력소자(Power device) 면적을 줄일 수 있는 새로운 구조의 트렌치(Trench) MOSFET 구조를 제공할 수 있다.According to the semiconductor device according to the embodiment, the
이하, 도 2 내지 도 12를 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to FIGS. 2 through 12.
우선, 도 2와 같이 기판에 저전압소자영역(LV)(210)과 고전압소자영역(HV)(110)을 설정한다. 이후, 고전압소자영역 기판(110)에 제1 도전형 매립층(120)을 형성할 수 있다. 예를 들어, 고전압소자영역 기판(110)이 P형 기판인 경우, 5족 이온을 주입하여 N형 매립층(120)을 형성할 수 있다.First, as shown in FIG. 2, a low voltage
이후, 상기 기판의 전면에 제1 트렌치(T1)(도 3 참조) 형성을 위한 하드마스크를 형성한다. 예를 들어, 제1 산화막(121), 질화막(123), 제2 산화막(125)에 의한 하드마스크를 형성할 수 있다.Thereafter, a hard mask for forming a first trench T1 (see FIG. 3) is formed on the entire surface of the substrate. For example, a hard mask may be formed by the
다음으로, 도 3과 같이 상기 하드마스크를 감광막(미도시)에 의해 패턴하고, 상기 하드마스크를 식각마스크로 하여 상기 고전압소자영역 기판(110)에 제1 트렌치(T1)를 형성할 수 있다. 이때, 상기 제1 트렌치(T1)에 의해 상기 제1 도전형 매립층(120)의 상측이 노출될 수 있다.Next, as shown in FIG. 3, the hard mask may be patterned by a photoresist film (not shown), and the first trench T1 may be formed in the high voltage
다음으로, 도 4와 같이 상기 제1 트렌치(T1)의 측벽에 절연막(152)을 형성한다. 예를 들어, 상기 제1 트렌치(T1)의 측벽에 열산화에 또는 증착에 의해 산화막 절연막(152)을 형성할 수 있다. 상기 절연막(152)은 열산화인 경우는 제1 트렌치(T1)의 측벽에 형성될 수 있고, 증착에 의한 경우는 제1 트렌치(T1)의 측벽과 하측에도 형성될 수 있다. 한편, 상기 하드마스크 중 제2 산화막(125)는 세정(cleaning)에 의해 제거될 수 있다.Next, as shown in FIG. 4, an
이후, 상기 절연막(152) 상에 도전성물질(154)로 제1 트렌치(T1)를 메워서 트렌치 절연층(150)을 완성할 수 있다. 예를 들어, 폴리실리콘(154)을 증착할 수 있다.Subsequently, the
다음으로, 도 5와 같이 상기 질화막(123)을 제거하고 상기 고전압소자영역 기판(110) 내의 상기 트렌치 절연층(150)의 일측에 드레인영역(160)을 형성한다. 예를 들어, 옥시염화인(POCL3)를 이용하여 드레인영역(160)을 형성할 수 있으나 이에 한정되는 것은 아니다. 실시예에서의 드레인영역(160)은 이온주입후 열처리공정에 의해서 상기 제1 도전형 매립층(120)과 접촉되로록 확장될 수 있다. 이러한 드레인영역(160)의 확장은 한번의 열처리에 의해서 또는 추후 진행되는 드리프트영역(130)을 형성하기 위한 열처리에 의해서도 확장이 가능할 수 있다.Next, as illustrated in FIG. 5, the
이때, 상기 제1 산화막(121)을 그대로 이용하거나 또는 제1 산화막(121) 게거 후 별도의 버퍼산화막(미도시)을 형성한 상태에서 드레인영역(160)이 형성될 수 있다. 한편, 도전성물질(154) 상에도 산화막이 형성된 상태에서 드레인영역(160)이 형성될 수 있다.In this case, the
다음으로, 도 6과 같이 제1 도전형 드리프트(Drift)영역(130)을 형성할 수 있다. 예를 들어, 5족 이온을 이용하여 이온주입하고 어닐링을 통해 N형 드리프트 영역(130)을 형성할 수 있다.Next, as illustrated in FIG. 6, the first conductivity
다음으로, 도 7과 같이 상기 고전압소자영역 기판(110)에 제2 도전형 바디영역(140)을 형성할 수 있다. 예를 들어, 상기 고전압소자영역 기판(110)에 3족 이온을 이온주입하고 어닐링하여 P형 바디영역(140)을 형성할 수 있다.Next, as shown in FIG. 7, a second
다음으로, 도 8과 같이 소자분리영역(193)을 형성한다. 예를 들어, 제2 질화막(310)을 형성하고, 소자분리막(193)이 형성될 위치의 제2 질화막(310)을 제거한 후 열산화에 의해 소자분리막(193)을 형성할 수 있으나 이에 한정되는 것은 아니 다.Next, the
다음으로, 도 9와 같이 상기 제2 질화막(310)을 제거한 후 제3 질화막(320)을 형성하고, 제2 트렌치(T2)(도 10 참조), 제3 트렌치(T3)(도 10 참조)가 형성될 영역의 제3 질화막(320)과 제1 산화막(121)을 제거하여 트렌치 하드마스크를 패턴한다.Next, after removing the
다음으로, 도 10과 같이 트렌치 하드 마스크를 식각마스크로 하여 상기 제2 도전형 바디영역(140)을 선택적으로 식각하여 제2 트렌치(T2), 제3 트렌치(T3)를 형성한다.Next, as shown in FIG. 10, the second conductive
다음으로, 도 11과 같이 제3 질화막(320)을 제거한 후 상기 제2 트렌치(T2), 제3 트렌치(T3)의 측벽과 하측에 각각 제1 게이트절연막(171), 제2 게이트절연막(172)을 형성한다. 이후, 제2 트렌치(T2), 제3 트렌치(T3)를 도전성물질로 메워서 제1 트렌치 게이트(173)와 제2 트렌지 게이트(174)를 형성할 수 있다.Next, as shown in FIG. 11, after the
다음으로, 도 12와 같이 도전성물질을 기판의 전면에 형성한 후 패턴 후 식각을 통해 소자분리막 상에 게이트(195)와 저전압소자영역에 게이트(220, 230)을 형성한다. 이후, 이온주입에 의해 고전압소자영역의 기판에 소스영역(180)을 형성하고, 저전압소자영역 기판(210)에 소스, 드레인을 형성할 수 있다. Next, as shown in FIG. 12, after the conductive material is formed on the entire surface of the substrate, the
한편, 상기 소자분리막 상에 게이트(195)는 도 11의 공정단계에서 별도로 진행될 수도 있다. 예를 들어, 기판 전면에 도전성물질을 형성하고 소자분리막 상의 게이트가 형성될 위치만을 노출하는 감광막패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 하여 상기 도전성물질을 식각하여 소자분리막 상에 게이 트(195)와 제1 트렌치 게이트(173), 제2 트렌치 게이트(174)를 함께 형성할 수도 있다.Meanwhile, the
실시예에 따른 반도체소자의 제조방법에 의하면, 트렌치 절연층(trench Isolation)을 바디(Body)와 드레인(Drain)사이에 형성함으로 깊은 드레인(Deep drain)의 측면확산(lateral diffusion)을 억제하여 전력소자(Power device) 면적을 줄일 수 있는 새로운 구조의 트렌치(Trench) MOSFET 구조를 제공할 수 있다.According to the method of manufacturing the semiconductor device according to the embodiment, the trench isolation layer is formed between the body and the drain, thereby suppressing the lateral diffusion of the deep drain and thus the power. It is possible to provide a new trench MOSFET structure that can reduce the power device area.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.The present invention is not limited to the described embodiments and drawings, and various other embodiments are possible within the scope of the claims.
도 1은 실시예에 따른 반도체소자의 단면도.1 is a cross-sectional view of a semiconductor device according to an embodiment.
도 2 내지 도 12는 실시예에 따른 반도체소자의 제조방법의 공정단면도.2 to 12 are process cross-sectional views of a method of manufacturing a semiconductor device according to the embodiment.
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-
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- 2007-12-27 KR KR1020070138912A patent/KR100906557B1/en not_active IP Right Cessation
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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