KR20090070104A - Method for manufacturing the semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to suppress GOI(Gate Oxide Integrity Fail) by forming a multi-layer through control of the ratio of SiH4 gas and WF6 gas. A gate poly-silicon layer(320) is formed on a semiconductor substrate(300), and a multi-layer layer(325) with a multi-layer including silicon is formed the gate poly-silicon layer. A metal layer(335) is formed on the multi-layer layer, and a p-type ion implantation is performed on the gate poly-silicon layer. The p-type ion comprises a boron ion, and the multi-layer layer is composed of different material layer(325a,325b,325c,325d).

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 게이트의 다층 구조 형성 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device. In particular, it relates to a method of forming a multilayer structure of a gate.

반도체 소자가 집적화됨에 따라 소자의 크기가 작아지면서, GOI(Gate Oxide Integrity) 특성 강화가 매우 중요한 사안으로 대두되고 있는 실정이고, 미세한 영향으로 인하여 쉽게 오염을 받을 수 있고, 또한 보론 침투(Boron Penetration)로 인해 게이트의 특성이 저하된다는 문제점이 있다.As semiconductor devices are integrated, the size of the devices becomes smaller, and the enhancement of the gate oxide integrity (GOI) characteristics is emerging as a very important issue, which can be easily contaminated by microscopic effects, and also boron penetration. There is a problem that the characteristics of the gate is deteriorated.

여기서, 상기 GOI(Gate Oxide Integrity)는 게이트 산화막의 품질정도를 말하며, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV: 브레이크다운 전압)으로 나타낸다.Here, the gate oxide integrity (GOI) refers to the quality of the gate oxide film, and is expressed as a voltage (BV: breakdown voltage) when the leakage current becomes a breakdown current while increasing the voltage.

도 1은 종래 기술에 따른 반도체 소자의 게이트를 도시한 단면도이다. 1 is a cross-sectional view showing a gate of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(100) 상부에 게이트 절연막(110)을 형성하고, 게이트 절연막(110) 상부에 게이트 폴리실리콘층(120)을 형성한다. 여기서, 게이트 절연막(110)은 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 1, a gate insulating layer 110 is formed on a semiconductor substrate 100, and a gate polysilicon layer 120 is formed on the gate insulating layer 110. Here, the gate insulating film 110 is preferably formed of an oxide film.

다음에, 게이트 물질층(140)을 형성한다. 이때, 게이트 물질층(140)은 텅스텐 실리사이드(125), 텅스텐 질화막(130) 및 텅스텐(135)의 다층구조로 형성하는 것이 바람직하다. Next, the gate material layer 140 is formed. In this case, the gate material layer 140 may be formed in a multilayer structure of tungsten silicide 125, tungsten nitride layer 130, and tungsten 135.

그 다음, 상기 게이트를 마스크로 소스/드레인(Source/Drain) 이온 주입을 수행하여 반도체 기판(100)의 활성 영역 내에 소스/드레인 영역(150a, 150b)을 형성한다. Next, source / drain ion implantation is performed using the gate as a mask to form source / drain regions 150a and 150b in the active region of the semiconductor substrate 100.

상기와 같이 게이트 절연막(110), 게이트 폴리실리콘층(120) 및 게이트 물질층(140)의 적층 구조를 가지는 게이트는 후속 열 공정을 진행하게 되면, 텅스텐 실리사이드(WSix, 125)가 실리콘 산화막(SiO2)이 되고, 추가의 실리콘은 텅스텐 질화막(130)과 결합하여 실리콘 텅스텐 질화막(WSiN) 형태를 이루게 되어 상기 게이트의 저항을 낮추게 되는데, 이때 충분한 실리콘(Si)이 공급되지 않으면, N이 0를 캡쳐(Capture)하여 N-O 결합을 이루면서 게이트의 저항을 증가시켜 소자의 특성이 저하되는 문제가 있다. As described above, when the gate having the stacked structure of the gate insulating layer 110, the gate polysilicon layer 120, and the gate material layer 140 is subjected to a subsequent thermal process, the tungsten silicide (WSix, 125) may form a silicon oxide layer (SiO 2). The additional silicon is combined with the tungsten nitride film 130 to form a silicon tungsten nitride film (WSiN), which lowers the resistance of the gate. When sufficient silicon (Si) is not supplied, N captures zero. There is a problem in that the characteristics of the device are degraded by increasing the resistance of the gate while capturing the NO bond.

도 2a 내지 도 2d는 종래 기술에 따른 게이트를 도시한 단면도로서, P형 폴리실리콘층이 형성된 듀얼 게이트에 관한 것이다. 2A to 2D are cross-sectional views illustrating a gate according to the prior art, and relate to a dual gate having a P-type polysilicon layer formed thereon.

도 2a를 참조하면, 반도체 기판(200) 상부에 게이트 절연막(210), 게이트 폴리실리콘층(220) 및 게이트 물질층(240)을 순차적으로 형성한다. Referring to FIG. 2A, a gate insulating layer 210, a gate polysilicon layer 220, and a gate material layer 240 are sequentially formed on the semiconductor substrate 200.

여기서, 게이트 절연막(210)은 산화막으로 형성하며, 게이트 폴리실리콘층(220)은 P형 이온을 주입하여 P형 게이트 폴리실리콘층을 형성한다. 이때, P형 이온은 보론(Boron)을 포함하는 것이 바람직하다. Here, the gate insulating film 210 is formed of an oxide film, and the gate polysilicon layer 220 is implanted with P-type ions to form a P-type gate polysilicon layer. At this time, the P-type ion preferably includes boron (Boron).

또한, 게이트 물질층(240)은 텅스텐 실리사이드(WSix, 225), 텅스텐 질화막(WN, 230) 및 텅스텐(W, 235)의 다층 구조로 형성하는 것이 바람직하다.In addition, the gate material layer 240 may be formed in a multilayer structure of tungsten silicide (WSix, 225), tungsten nitride (WN, 230), and tungsten (W, 235).

다음에, 게이트 폴리실리콘층(220) 및 게이트 물질층(240)으로 구성된 게이트를 마스크로 소스/드레인 이온 주입을 수행하여 소스/드레인 영역(250a, 250b)을 형성한다.Next, source / drain ion implantation is performed using a gate including the gate polysilicon layer 220 and the gate material layer 240 as a mask to form the source / drain regions 250a and 250b.

도 2b를 참조하면, 상기 게이트를 형성한 후 열처리 공정을 수행한다. Referring to FIG. 2B, a heat treatment process is performed after the gate is formed.

상기 열처리 공정 시 텅스텐 질화막(220)에 내부에서 분해된 질소(N)가 텅스텐 실리사이드(225)와 반응하여 실리콘 텅스텐 질화막(WSiN, 230a)이 형성된다. In the heat treatment process, nitrogen (N) decomposed in the tungsten nitride film 220 reacts with the tungsten silicide 225 to form silicon tungsten nitride films WSiN 230a.

이때, 실리콘 텅스텐 질화막(230a)은 후속 열공정 시 공급되는 질소에 의해 그 두께가 증가되며, 텅스텐 실리사이드(225a)는 응집 작용이 발생하여 텅스텐 실리사이드(225a) 그레인(Grain) 사이로 실리콘 확산 현상(Si Diffusion)이 발생하게 된다. At this time, the thickness of the silicon tungsten nitride film 230a is increased by nitrogen supplied during the subsequent thermal process, and the tungsten silicide 225a is agglomerated to generate a silicon diffusion phenomenon (Si) between the tungsten silicide 225a grains. Diffusion) occurs.

도 2c 및 도 2d를 참조하면, 상기 '도 2b'와 같이 텅스텐 실리사이드(225a)에 응집 작용이 발생하는 과정에서 고온의 열공정에 의해 텅스텐 실리사이드(225a) 그레인 간의 분리가 발생하게 된다. Referring to FIGS. 2C and 2D, separation between tungsten silicide 225a grains is generated by a high temperature thermal process in the course of agglomeration of tungsten silicide 225a as shown in FIG. 2B.

이와 같이 그레인 간의 분리가 발생하게 되면, 게이트 폴리실리콘층(220)과 실리콘 텅스텐 질화막(230a)이 접촉되어 게이트 폴리실리콘층(220)의 보론 이온이 아웃 디퓨전(Out Diffusion) 된다. 여기서, 아웃 디퓨전된 보론 이온이 텅스텐 실리사이드(225a)의 질소와 반응하여 질화붕소(BN) 또는 실리콘 질화 붕소(SiBN)가 형성되어 실리콘 질화막의 양이 감소된다.When the separation between the grains occurs in this way, the gate polysilicon layer 220 and the silicon tungsten nitride film 230a are in contact with each other, and boron ions of the gate polysilicon layer 220 are out-diffused. Here, out-diffused boron ions react with nitrogen of the tungsten silicide 225a to form boron nitride (BN) or silicon boron nitride (SiBN), thereby reducing the amount of silicon nitride film.

결과적으로, 'A'와 같이 국부적으로 실리콘 질화막의 양이 적은 영역을 통해 텅스텐 디퓨전(W Diffusion)이 발생하여 텅스텐 실리사이드화(WSilicidation)이 발생하게 되고, 급격한 스트레스(Stress) 발생에 의한 하부 게이트 절연막(210)에 어택(Attack)이 발생되어 GOI(Gate Oxide Integrity) 페일(Fail)이 유발되는 문제가 있다. As a result, tungsten diffusion occurs through a region where the amount of silicon nitride film is small, such as 'A', to cause tungsten silicide (WSilicidation), and a lower gate insulating layer due to rapid stress generation. An attack is generated at 210 to cause a gate oxide integrity (GOI) fail.

그 다음, 상기 게이트를 마스크로 소스/드레인(Source/Drain) 이온 주입을 수행하여 반도체 기판(200)의 활성 영역 내에 소스/드레인 영역(250a, 250b)을 형성한다. Next, source / drain ion implantation is performed using the gate as a mask to form source / drain regions 250a and 250b in the active region of the semiconductor substrate 200.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 게이트 물질층이 텅스텐 실리사이드(WSix), 텅스텐 질화막(WN) 및 텅스텐(W)의 다층구조로 형성되는 경우, 후속으로 진행되는 열공정 시 GOI(Gate Oxide Integrity) 페일이 발생하거나, 게이트의 저항이 증가되는 현상이 발생하여 소자의 특정이 저하되는 문제점이 있다. In the above-described method for manufacturing a semiconductor device according to the related art, when the gate material layer is formed of a multilayer structure of tungsten silicide (WSix), tungsten nitride film (WN) and tungsten (W), GOI ( Gate Oxide Integrity) There is a problem in that the specificity of the device is degraded due to a failure or a phenomenon in which the resistance of the gate is increased.

본 발명은 게이트 물질층을 형성하는 과정에서, 텅스텐 실리사이드층 증착 공정 시 SiH4 가스 및 WF6 가스의 비율을 조절하여 다층 레이어를 갖도록 하고, 텅스텐 질화막 증착 공정 시 N2 가스의 양을 조절하여 결정질 및 비정질의 텅스텐 질화막을 형성함으로써, 게이트 저항의 증가를 방지하고, GOI 페일(Gate Oxide Integrity Fail)을 억제하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.In the process of forming the gate material layer, in the tungsten silicide layer deposition process, the ratio of SiH4 gas and WF6 gas is controlled to have a multi-layered layer, and the amount of N2 gas is controlled by controlling the amount of N2 gas in the tungsten nitride film deposition process. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which a tungsten nitride film is formed to prevent an increase in gate resistance, suppress GOI Integrity Fail, and improve device characteristics.

본 발명에 따른 반도체 소자의 제조 방법은Method for manufacturing a semiconductor device according to the present invention

반도체 기판 상부에 게이트 폴리실리콘층을 형성하는 단계와,Forming a gate polysilicon layer over the semiconductor substrate,

상기 게이트 폴리실리콘층 상부에 실리콘을 포함하는 다층 레이어를 형성하는 단계와,Forming a multilayer layer including silicon on the gate polysilicon layer;

상기 다층 레이어 상부에 금속층을 형성하는 단계를 포함하는 것과,Forming a metal layer on the multilayer layer;

상기 반도체 기판 상부에 게이트 절연막을 더 포함하는 것과,Further comprising a gate insulating film on the semiconductor substrate;

상기 게이트 폴리실리콘층에 p형 이온 주입을 수행하는 것과,Performing p-type ion implantation into the gate polysilicon layer,

상기 p형 이온은 보론 이온을 포함하는 것과, The p-type ion includes boron ions,

상기 다층 레이어는 서로 상이한 물질층인 제 1, 2, 3 및 4 레이어로 형성된 것과, The multilayered layer is formed of first, second, third and fourth layers which are different material layers from each other,

상기 제 1 레이어 및 제 4 레이어는 SiH 가스를 이용하여 형성된 비정질 실 리콘층인 것과, The first layer and the fourth layer is an amorphous silicon layer formed using SiH gas,

상기 제 2 레이어 및 제 3 레이어는 각각 텅스텐 실리사이드이고, 상기 제 2 레이어와 상기 제 3 레이어의 텅스텐 함량이 상이한 것과,The second layer and the third layer are each tungsten silicide, and the tungsten content of the second layer and the third layer is different from each other,

상기 제 2 레이어의 텅스텐 함량이 상기 제 3 레이어의 텅스텐 함량보다 낮은 것과,The tungsten content of the second layer is lower than the tungsten content of the third layer,

상기 금속층은 제 1 텅스텐 질화막 및 제 2 텅스텐 질화막의 적층막으로 형성되는 것과,The metal layer is formed of a laminated film of the first tungsten nitride film and the second tungsten nitride film,

상기 제 1 텅스텐 질화막은 결정질(Crystalline)인 것과,The first tungsten nitride film is crystalline (Crystalline),

상기 제 2 텅스텐 질화막은 비정질(Amorphous)인 것을 특징으로 한다. The second tungsten nitride film is characterized in that the amorphous (Amorphous).

본 발명에 따른 반도체 소자의 제조 방법은 텅스텐 실리사이드층 증착 공정 시 SiH4 가스 및 WF6 가스의 비율을 조절하여 다층 레이어를 갖도록 하고, 텅스텐 질화막 증착 공정 시 N2 가스의 양을 조절하여 결정질 및 비정질의 텅스텐 질화막을 형성하여, 열공정에 의해 소모되는 실리콘의 양을 충분히 하고, 보론의 아웃 디퓨전을 방지함으로써, 게이트 저항의 증가를 방지하고, GOI 페일(Gate Oxide Integrity Fail)을 억제하여 소자의 특성을 향상시킬 수 있다.In the method of manufacturing a semiconductor device according to the present invention, a crystalline and amorphous tungsten nitride film is controlled by controlling the ratio of SiH4 gas and WF6 gas in the tungsten silicide layer deposition process and controlling the amount of N2 gas in the tungsten nitride film deposition process. By increasing the amount of silicon consumed by the thermal process and preventing out diffusion of boron, it is possible to prevent an increase in gate resistance and to suppress GOI fail (Gate Oxide Integrity Fail) to improve device characteristics. Can be.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 게이트를 도시한 단면도이다.3A and 3B are cross-sectional views illustrating gates of a semiconductor device according to the present invention.

도 3a를 참조하면, 활성영역을 정의하는 소자분리막이 구비된 반도체 기판(300) 상부에 게이트 절연막(310) 및 게이트 폴리실리콘층(320)을 형성한다. Referring to FIG. 3A, a gate insulating layer 310 and a gate polysilicon layer 320 are formed on a semiconductor substrate 300 having an isolation layer defining an active region.

여기서, 게이트 폴리실리콘층(320)에 p형 이온 주입을 주입하여 p형 폴리실리콘층을 형성한다. 이때, 상기 p형 이온은 보론 이온을 포함하는 것이 바람직하다. Here, the p-type polysilicon layer is formed by implanting p-type ion implantation into the gate polysilicon layer 320. In this case, the p-type ion preferably contains boron ions.

다음에, 텅스텐 실리사이드 챔버에서 가스의 조합 및 양을 조절하여 다층 레이어(325)를 형성한다. 여기서, 다층 레이어(325)는 4개의 레이어로 구성되는 것이 바람직하다. Next, the combination and amount of gas in the tungsten silicide chamber is adjusted to form the multilayer layer 325. Here, the multilayer layer 325 is preferably composed of four layers.

먼저, 텅스텐 실리사이드 챔버에서 SiH 가스를 이용하여 제 1 레이어(325a)인 비정질 실리콘(Amorphous Si)을 증착한다. First, amorphous silicon (Amorphous Si), which is the first layer 325a, is deposited using a SiH gas in a tungsten silicide chamber.

다음에, WF6 가스를 이용하여 제 2 레이어(325b)인 텅스텐 실리사이드(WSix)를 증착한다. 이때, 상기 텅스텐 실리사이드(WSix)의 상기 x가 2와 근접하도록 하는 것이 바람직하며, WSi2의 결정 구조가 이루어지도록 하는 것이 더 바람직하다. Next, tungsten silicide WSix as the second layer 325b is deposited using WF6 gas. In this case, it is preferable that the x of the tungsten silicide (WSix) is close to 2, and more preferably, the crystal structure of WSi2 is achieved.

그 다음, 제 2 레이어(325b)의 증착을 위해 사용된 WF6 가스의 양보다 많은 양의 WF6가스를 이용하여 제 3 레이어(325c)인 텅스텐 실리사이드(WSix)를 증착한 다. 따라서, 제 2 레이어(325b)의 텅스텐 함량이 제 3 레이어(325c)의 텅스텐 함량보다 낮게된다. Next, the third layer 325c, tungsten silicide WSix, is deposited using a larger amount of WF6 gas than the amount of WF6 gas used for the deposition of the second layer 325b. Therefore, the tungsten content of the second layer 325b is lower than the tungsten content of the third layer 325c.

이때, 상기 텅스텐 실리사이드(WSix)의 상기 x는 2 ~ 3인 것이 바람직하며, 더 바람직하게는 상기 x가 2.2 ~ 2.5가 되도록 하여 실리콘의 비율이 커지도록 하는 것이 바람직하다.In this case, it is preferable that the x of the tungsten silicide (WSix) is 2 to 3, and more preferably, the x is 2.2 to 2.5 so that the ratio of silicon is increased.

마지막으로, SiH4 가스를 이용하여 제 4 레이어(325d)인 비정질 실리콘(Amorphous Si)을 증착한다. Finally, the SiH4 gas is used to deposit amorphous silicon, which is the fourth layer 325d.

여기서, 제 1 레이어(325a)는 게이트 폴리실리콘층(320)의 보론(Boron) 이온의 아웃 디퓨전(Out Diffusion) 현상을 방지하는 블로킹 레이어(Blocking Layer) 역할을 하도록 한다. Here, the first layer 325a serves as a blocking layer to prevent out diffusion of boron ions of the gate polysilicon layer 320.

그리고, 제 2 레이어(325b)는 텅스텐 실리사이드가 후속 열공정에 의해 결정화되면서 응축현상이 발생하게 되는데, 결정화에 가까운 제 3 레이어(325c)를 사용함으로써 스트레스(Sterss)를 완화시키며, 제 3 레이어(325c)는 제 4 레이어(325d)의 실리콘(Si)이 부족할 때 추가 공급되도록하는 역할을 한다. In the second layer 325b, condensation occurs as tungsten silicide is crystallized by a subsequent thermal process. By using the third layer 325c close to crystallization, stresses are reduced, and the third layer (325b) 325c serves to additionally supply when silicon (Si) of the fourth layer 325d is insufficient.

또한, 제 4 레이어(325d)는 텅스텐 질화막에 실리콘을 공급하는 소스 레이어 역할을 하도록 하며, 텅스텐 실리사이드의 응집 현상(Agglomeration)을 억제하고, 하부층에서 올라오는 실리콘을 대체할 수 있도록 한다.In addition, the fourth layer 325d serves as a source layer for supplying silicon to the tungsten nitride film, suppresses agglomeration of tungsten silicide, and replaces silicon coming from the lower layer.

도 3b를 참조하면, 다층 레이어(325) 상부에 텅스텐 질화막(330)을 형성한다. Referring to FIG. 3B, a tungsten nitride film 330 is formed on the multilayer layer 325.

이때, 텅스텐 질화막(330)은 두 층으로 형성되는데, 먼저 텅스텐 질화 막(330)을 형성하는 챔버 내에 N2 가스를 주입하여 결정질 상태인 제 1 텅스텐 질화막(330a)을 형성한다. 여기서, 제 1 텅스텐 질화막(330a)은 후속 열처리 공정에 의한 반응을 감소시킬 수 있도록 한다.In this case, the tungsten nitride film 330 is formed of two layers. First, N2 gas is injected into the chamber forming the tungsten nitride film 330 to form the first tungsten nitride film 330a in a crystalline state. Here, the first tungsten nitride film 330a can reduce the reaction by the subsequent heat treatment process.

다음에, 제 1 텅스텐 질화막(330a) 형성 시 사용된 N2 가스의 양에 비해 적은 양의 N2 가스를 주입하여 비정질 상태인 제 2 텅스텐 질화막(330b)을 형성한다. Next, a small amount of N2 gas is injected to form the second tungsten nitride film 330b in an amorphous state compared to the amount of N2 gas used when the first tungsten nitride film 330a is formed.

여기서, 제 2 텅스텐 질화막(330b)은 후속에 형성되는 텅스텐의 그레인(Grain) 성장이 균일해지도록 하여 저항이 감소되도록 한다. Here, the second tungsten nitride film 330b allows the grain growth of the subsequently formed tungsten to be uniform, thereby reducing the resistance.

그 다음, 텅스텐 질화막(330) 상부에 텅스텐층(335)을 증착하여 게이트를 형성하고, 상기 게이트를 마스크로 소스/드레인(Source/Drain) 이온 주입 공정을 수행하여 소스/드레인 영역(350a, 350b)을 형성한다.Next, a tungsten layer 335 is deposited on the tungsten nitride layer 330 to form a gate, and a source / drain ion implantation process is performed using the gate as a mask to form source / drain regions 350a and 350b. ).

도 1은 종래 기술에 따른 반도체 소자의 게이트를 도시한 단면도.1 is a cross-sectional view showing a gate of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 종래 기술에 따른 게이트를 도시한 단면도.2A-2D are cross-sectional views of gates according to the prior art;

도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 게이트를 도시한 단면도.3A and 3B are sectional views showing a gate of the semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

300 : 반도체 기판 310 : 게이트 절연막300: semiconductor substrate 310: gate insulating film

320 : 게이트 폴리실리콘층 325 : 다층 레이어320: gate polysilicon layer 325: multilayer layer

330 : 텅스텐 질화막 350a : 소스 영역330 tungsten nitride film 350a source region

350b : 드레인 영역350b: drain region

Claims (11)

반도체 기판 상부에 게이트 폴리실리콘층을 형성하는 단계;Forming a gate polysilicon layer over the semiconductor substrate; 상기 게이트 폴리실리콘층 상부에 실리콘을 포함하는 다층 레이어를 형성하는 단계; 및Forming a multilayer layer including silicon on the gate polysilicon layer; And 상기 다층 레이어 상부에 금속층을 형성하는 단계Forming a metal layer on the multilayer layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판 상부에 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor device manufacturing method of claim 1, further comprising a gate insulating film on the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 게이트 폴리실리콘층에 p형 이온 주입을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.And p-type ion implantation into the gate polysilicon layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 p형 이온은 보론 이온을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the p-type ion comprises boron ions. 제 1 항에 있어서, The method of claim 1, 상기 다층 레이어는 서로 상이한 물질층인 제 1, 2, 3 및 4 레이어로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The multilayer layer is a method of manufacturing a semiconductor device, characterized in that formed of first, second, third and fourth layers of different material layers. 제 5 항에 있어서, The method of claim 5, wherein 상기 제 1 레이어 및 제 4 레이어는 SiH 가스를 이용하여 형성된 비정질 실리콘층인 것을 특징으로 하는 반도체 소자의 제조 방법.The first layer and the fourth layer is a method of manufacturing a semiconductor device, characterized in that the amorphous silicon layer formed using a SiH gas. 제 5 항에 있어서, The method of claim 5, wherein 상기 제 2 레이어 및 제 3 레이어는 각각 텅스텐 실리사이드이고, 상기 제 2 레이어와 상기 제 3 레이어의 텅스텐 함량이 상이한 것을 특징으로 하는 반도체 소자의 제조 방법.The second layer and the third layer are each tungsten silicide, the method of manufacturing a semiconductor device, characterized in that the tungsten content of the second layer and the third layer is different. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 레이어의 텅스텐 함량이 상기 제 3 레이어의 텅스텐 함량보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법. The tungsten content of the second layer is lower than the tungsten content of the third layer. 제 1 항에 있어서,The method of claim 1, 상기 금속층은 제 1 텅스텐 질화막 및 제 2 텅스텐 질화막의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And said metal layer is formed of a laminated film of a first tungsten nitride film and a second tungsten nitride film. 제 9 항에 있어서,The method of claim 9, 상기 제 1 텅스텐 질화막은 결정질(Crystalline)인 것을 특징으로 하는 반도체 소자의 제조 방법.The first tungsten nitride film is a manufacturing method of a semiconductor device, characterized in that the crystal (Crystalline). 제 9 항에 있어서,The method of claim 9, 상기 제 2 텅스텐 질화막은 비정질(Amorphous)인 것을 특징으로 하는 반도체 소자의 제조 방법. And the second tungsten nitride film is amorphous.
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