KR20090060756A - 표시 패널 및 이의 제조방법 - Google Patents

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김철호
최재범
김영일
우두형
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삼성전자주식회사
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Abstract

본 발명은 멀티 도메인 표시 기판의 개구율을 증가시키고 수율 및 성능이 향상된 표시 패널 및 이의 제조방법에 관한 것이다.
이를 위하여, 본 발명은 화소 영역을 양분하고, 게이트 전극을 포함하는 게이트 라인, 게이트 라인과 교차되며, 소스 전극을 포함하는 데이터 라인, 게이트 라인 및 데이터 라인과 접속되고, 소스 전극과 마주하는 드레인 전극을 포함하는 박막 트랜지스터, 양분된 화소 영역의 일측 및 타측 영역에 각각 형성된 제1 및 제2 부화소 전극, 제1 및 제2 부화소 전극 하부에 형성되며 박막 트랜지스터를 보호하는 보호막, 드레인 전극과 제1 부화소 전극이 접속되도록 보호막을 관통하는 제1 콘택홀 및 드레인 전극과 제2 부화소 전극이 접속되도록 보호막을 관통하는 제2 콘택홀을 포함하는 표시 패널 및 이의 제조방법을 제공한다.

Description

표시 패널 및 이의 제조방법{DISPLAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 패널 및 이의 제조방법에 관한 것으로, 특히 멀티 도메인 표시 기판의 개구율을 증가시키고 수율 및 성능이 향상된 표시 패널 및 이의 제조방법에 관한 것이다.
액정 표시 장치는 박막 트랜지스터가 형성된 박막 트랜지스터 기판 및 컬러 필터가 형성된 컬러 필터 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정을 포함한다. 액저 표시 장치에 전계의 세기를 조절하여 기판에 투과되는 광의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
액정 표시 장치는 액정의 이방성으로 인해 광이 투과하는 방향에 따라 화질에 차이가 발생한다. 액정 표시 장치는 액정에 의하여 차폐되지 않은 방향으로만 광이 투과하여 영상을 구현하기 때문에, 상대적으로 다른 표시장치에 비해 시야각이 좁은 단점이 있다. 이에 따라 광시야각을 실현하기 위하여 수직 배 향(Vertically Aligned : 이하, "VA"라 함)모드의 액정 표시 장치가 개발되었다.
VA 모드 액정 표시 장치는 화소 전극 및 공통 전극을 다수의 도메인으로 패터닝 하는 PVA(Pattened VA) 모드, 화소 전극과 공통 전극에 돌기를 형성하여 다수의 도메인으로 분할하는 MVA(Multi-Domain VA) 모드 등이 개발되어 왔다. 또한, 화소 전극을 다수의 도메인으로 패터닝하고, 공통 전극에 절개부를 형성한 MPVA(Multi-Domain PVA; 이하, "MPVA"라 함) 모드 등이 개발되어 왔다.
종래 MPVA 모드는 중앙에 화소 영역의 양측에 배치된 부화소 전극에 데이터 전압을 인가하기 위하여 부화소 전극과 동일한 물질로 브리지 전극을 형성한다. 그러나 브리지 전극은 액정의 이상 구동을 방지하기 위하여 그 폭을 6㎛ 이하로 형성되어야 한다. 따라서, 브리지 전극 형성시 마스크 미스 얼라인에 의한 식각 불량의 문제점이 있다. 또한, 브리지 전극 위에 스페이서가 배치될 경우 브리지 전극이 손상되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 드레인 전극과 각각의 도메인에 형성된 부화소 전극들을 브리지 전극 없이 직접 연결시킴으로써 식각 불량 및 표시 불량을 방지하는 표시 패널 및 이의 제조방법을 제공하는 데 있다.
상기의 해결하고자 하는 과제를 위하여, 본 발명은 화소 영역을 양분하고, 게이트 전극을 포함하는 게이트 라인; 상기 게이트 라인과 교차되며, 소스 전극을 포함하는 데이터 라인; 상기 게이트 라인 및 상기 데이터 라인과 접속되고, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 양분된 화소 영역의 일측 및 타측 영역에 각각 형성된 제1 및 제2 부화소 전극; 상기 제1 및 제2 부화소 전극 하부에 형성되며 상기 박막 트랜지스터를 보호하는 보호막; 상기 드레인 전극과 상기 제1 부화소 전극이 접속되도록 상기 보호막을 관통하는 제1 콘택홀; 및 상기 드레인 전극과 상기 제2 부화소 전극이 접속되도록 상기 보호막을 관통하는 제2 콘택홀을 포함하는 표시 패널을 제공한다.
그리고 상기 박막 트랜지스터는 상기 소스 전극 및 드레인 전극 각각과 접속되어 채널을 형성하는 액티브층을 포함할 수 있다.
이때, 상기 액티브층은 폴리실리콘으로 형성될 수 있다.
또한, 상기 표시 패널은 상기 게이트 라인과 상기 액티브층을 절연시키는 게 이트 절연막; 상기 게이트 라인과 상기 데이터 라인을 절연시키는 층간 절연막을 더 포함할 수 있다.
그리고 상기 표시 패널은 제1 및 제2 부화소 전극으로 인가된 전위를 유지하는 스토리지 커패시터를 더 포함할 수 있다.
이때, 상기 표시 패널은 상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및 상기 스토리지 라인으로부터 돌출된 스토리지 전극을 더 포함하고, 상기 스토리지 커패시터는 상기 액티브층에서 연장되어 상기 스토리지 전극과 중첩된 액티브 연장부; 및 상기 액티브 연장부와 상기 스토리지 전극 사이에 형성된 상기 게이트 절연막을 포함할 수 있다.
그리고 상기 표시 패널은 상기 화소 영역의 상기 제1 부화소 전극과 이전 화소 영역의 제2 부화소 전극 사이에 이들과 중첩되게 형성된 제2 스토리지 라인을 더 포함할 수 있다.
한편, 상기 액티브층은 아몰포스 실리콘으로 형성될 수도 있다.
이때, 상기 표시 패널은 상기 게이트 라인과 상기 액티브층 및 상기 데이터 라인을 절연시키는 게이트 절연막을 포함할 수 있다.
또한, 상기 표시 패널은 상기 게이트 라인과 나란하게 형성된 스토리지 라인; 상기 스토리지 라인으로부터 돌출되게 형성된 스토리지 전극을 더 포함하고, 상기 스토리지 전극과 상기 제1 부화소 전극이 상기 게이트 절연막 및 상기 보호막을 사이에 두고 중첩되어 형성되는 스토리지 커패시터를 포함할 수 있다.
그리고 상기 표시 패널은 상기 제1 및 제2 부화소 전극과 수직 전계를 형성 하는 공통 전극이 구비된 기판; 및 상기 제1 및 제2 부화소 전극과 상기 공통 전극 사이에 형성된 액정을 포함하되, 상기 공통 전극은 상기 제1 부화소 전극과 중첩된 제1 절개부가 형성되고, 상기 제2 부화소 전극과 중첩된 제2 절개부가 형성될 수 있다.
이때, 상기 제1 및 제2 절개부 각각은 상기 제1 및 제2 부화소 전극 각각의 중앙부와 중첩되게 형성될 수 있다.
또한, 상기 액정은 수직배향될 수 있다.
그리고 상기의 과제를 해결하기 위하여, 본 발명은 화소 영역을 양분하는 게이트 라인을 형성하는 단계; 상기 게이트 라인과 절연되게 데이터 라인을 형성하는 단계; 상기 게이트 라인과 상기 데이터 라인의 교차부마다 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 보호하는 보호막을 형성하는 단계; 상기 보호막 위에 상기 양분된 화소 영역의 일측 영역과 나머지 영역 각각에 제1 및 제2 부화소 전극을 형성하는 단계; 상기 박막 트랜지스터의 드레인 전극과 상기 제1 부화소 전극을 접속하기 위하여 상기 보호막을 관통하는 제1 콘택홀을 형성하는 단계; 및 상기 드레인 전극과 상기 제2 부화소 전극을 접속하기 위하여 상기 보호막을 관통하는 제2 콘택홀을 형성하는 단계를 포함하는 표시 패널의 제조방법을 제공한다.
이때, 상기 게이트 라인을 형성하는 단계에서, 상기 게이트 라인과 접속된 게이트 전극을 형성하는 단계; 상기 게이트 라인과 나란하게 스토리지 라인을 형성하는 단계; 및 상기 스토리지 라인에서 돌출되게 스토리지 전극을 형성하는 단계를 포함할 수 있다.
그리고 상기 박막 트랜지스터를 형성하는 단계는 상기 게이트 전극과 중첩되게 액티브층을 형성하는 단계; 상기 데이터 라인과 접속되고, 상기 액티브층의 일측과 접속된 소스 전극을 형성하는 단계; 상기 소스 전극과 마주하는 상기 드레인 전극을 형성하는 단계를 포함할 수 있다.
이때, 상기 액티브층을 형성하는 단계에서, 상기 액티브층에서 연장되며 상기 스토리지 전극과 중첩되는 액티브 연장부를 형성하는 단계를 더 포함할 수 있다.
그리고 상기 드레인 전극을 형성하는 단계에서, 상기 드레인 전극은 상기 액티브 연장부와 중첩되게 형성되는 단계를 더 포함할 수 있다.
그리고 상기 게이트 라인을 형성하는 단계에서, 이전 화소 영역과 상기 화소 영역 사이에 제2 스토리지 라인을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 부화소 전극은 상기 스토리지 전극과 중첩되게 형성되는 단계를 더 포함할 수 있다.
본 발명에 따른 표시 장치 및 이의 제조방법은 브리지 전극을 사용하지 않고 드레인 전극과 부화소 전극을 직접 연결하여 브리지 전극의 식각시 발생되는 식각 불량을 방지할 수 있다.
또한, 브리지 전극을 사용하지 않으므로 액정 표시 패널의 스페이서의 눌림에 의한 표시 불량을 방지할 수 있다.
그리고 표시 패널의 제조 공정시 브리지 전극을 형성하는 마스크 패턴이 형성되지 않으므로 수율이 향상된다.
도 1은 본 발명의 일실시 예에 따른 액정 표시 패널을 도시한 평면도이고, 도 2는 도 1에 도시된 액정 표시 패널의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 절단된 단면을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 액정 표시 패널은 액정(3), 액정(3)을 사이에 두고 마주하는 제1 및 제2 기판(1, 2)을 포함한다.
구체적으로, 상기 액정(3)은 제1 및 제2 기판(1, 2) 사이에 수직배향된다.
상기 제1 기판(1)은 제1 절연 기판(30), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터, 스토리지 라인(400), 스토리지 전극(410), 제1 부화소 전극(510), 제2 부화소 전극(520)을 포함한다.
상기 게이트 라인(200)은 화소 영역(10)을 양분하도록 화소 영역(10)을 가로질러 형성된다. 상기 데이터 라인(300)은 게이트 라인(200)과 교차되게 형성된다. 여기서, 게이트 라인(200)은 화소 영역(10)의 중앙에 형성되거나, 화소 영역(10)의 중앙과 인접한 영역에 형성될 수 있다.
상기 박막 트랜지스터는 제1 및 제2 게이트 전극(211, 212), 데이터 라인(300)과 접속된 소스 전극(310), 제1 및 제2 부화소 전극(510, 520)과 접속된 드레인 전극(320), 소스 전극(310) 및 드레인 전극(320) 사이에 채널을 형성하는 액 티브층(100)을 포함한다.
상기 제1 및 제2 게이트 전극(211, 212)은 게이트 라인(200)에 대해 수직으로 돌출되어 게이트 라인(200)으로부터 인가되는 게이트 신호에 따라 박막 트랜지스터를 동작시킨다. 이때, 높은 드레인 전압에서 드레인 전류가 급격히 증가하는 현상인 킹크현상(Kink Phenomenon)을 억제하기 위하여 두 개인 제1 및 제2 게이트 전극(211, 212)을 형성하는 것이 바람직하다. 그러나, 하나의 게이트 전극으로 킹크현상을 억제할 수 있다면 하나로 형성할 수 있고, 제1 및 제2 게이트 전극(211, 212)을 사용하여 킹크현상을 억제할 수 없다면 다른 게이트 전극을 추가할 수 있다.
상기 소스 전극(310)은 데이터 라인(300)에 대해 수직으로 돌출되어 데이터 라인(300)으로부터 인가되는 데이터 신호를 액티브층(100)을 경유하여 드레인 전극(320)으로 인가한다.
상기 드레인 전극(320)은 일측이 제1 및 제2 게이트 전극(211, 212)을 사이에 두고 소스 전극(310)과 마주보고 형성되어 있으며, 타측은 제1 및 제2 부화소 전극(510, 520)과 접속되어 데이터 라인(300)에서 인가된 데이터 신호를 제1 및 제2 부화소 전극(510, 520)으로 인가한다. 드레인 전극(320)은 제1 및 제2 부화소 전극(510, 520)과 적어도 일부가 중첩되게 형성될 수 있다. 드레인 전극(320)은 스토리지 라인(400) 또는 액티브 연장부(150)와 중첩되게 형성될 수 있다.
상기 액티브층(100)은 버퍼 절연막(40)을 사이에 두고 제1 절연 기판(30) 상에 형성된다. 액티브층(100)은 게이트 절연막(50)을 사이에 두고 제1 및 제2 게이 트 전극(211, 212)과 중첩된 채널영역(110), 채널영역(110)의 양측과 접촉하는 제1 내지 제3 엘디디(LDD, Lightly Doped Drain)영역(121, 122, 123)을 포함한다.
상기 채널영역(110)은 박막 트랜지스터의 채널을 형성한다. 제1 내지 제3 엘디디영역(121, 122, 123)에는 n- 불순물이 주입되어 있으며 오프 전류를 감소시킨다.
액티브층(100)은 n+불순물이 주입된 소스접촉영역(130) 및 드레인접촉영역(140)을 더 포함할 수 있다. 상기 소스접촉영역(130)은 층간 절연막(60)을 관통하는 소스 콘택홀(71)을 통해 소스 전극(310)과 접속된다. 상기 드레인접촉영역(140)은 층간 절연막(60) 및 게이트 절연막(50)을 관통하는 드레인 콘택홀(72)을 통해 드레인 전극(320)과 접속된다.
상기 제1 부화소 전극(510)은 화소 영역(10)의 상부에 형성되며, 유기 보호막(70) 위에 형성된다. 제1 부화소 전극(510)은 유기 보호막(70)을 관통하는 제1 콘택홀(73)을 통해 드레인 전극(320)과 접속되어 데이터 신호를 인가받는다. 제1 콘택홀(73)은 드레인 전극(320)과 제1 부화소 전극(510)이 중첩되는 영역에 형성될 수 있다.
상기 제2 부화소 전극(520)은 화소 영역(10)의 하부에 형성되며, 유기 보호막(70) 위에 형성된다. 제2 부화소 전극(520)은 유기 보호막(70)을 관통하는 제2 콘택홀(74)을 통해 드레인 전극(320)과 접속되어 데이터 신호를 인가받는다. 제2 콘택홀(74)은 드레인 전극(320)과 제2 부화소 전극(520)이 중첩되는 영역에 형성될 수 있다. 여기서, 제1 및 제2 부화소 전극(510, 520)은 서로 분리되어 형성됨으로 써 각각의 부화소 전극(510, 520)이 제1 및 제2 도메인을 형성한다.
상기의 제1 및 제2 부화소 전극(510, 520)은 제1 및 제2 콘택홀(73, 74) 각각을 통해 드레인 전극(320)과 공통으로 접속됨으로써, 제1 및 제2 부화소 전극(510, 520)을 연결하는 브리지 전극이 사용되지 않는다. 이에 따라, 브리지 전극의 식각시 발생되는 식각 불량뿐만 아니라 추후 스페이서 형성시 브리지 전극의 파손을 방지할 수 있다.
상기 스토리지 커패시터(CST)는 스토리지 전극(410)과 액티브 연장부(150)가 게이트 절연막(50)을 사이에 두고 중첩됨으로써 형성된다.
상기 스토리지 전극(410)은 게이트 라인(200)과 나란하게 형성된 스토리지 라인(400)으로부터 돌출되게 형성된다. 상기 액티브 연장부(150)는 드레인 전극(320)과 접속되어 형성되므로 스토리지 용량을 증가시킬 수 있다. 즉, 스토리지 전극과 제1 부화소 전극이 층간 절연막 및 유기 보호막을 사이에 두고 중첩되어 스토리지 커패시터(CST)를 형성할 경우에는 두 전극간의 거리가 멀어 스토리지 용량이 작아질 수 있다.
또한, 스토리지 커패시터(CST)는 스토리지 전극(410)과 드레인 전극(320)을 층간 절연막을 사이에 두고 중첩시켜 형성할 수도 있다.
한편, 도 1 및 도 2 에 도시된 스토리지 라인(400) 및 스토리지 전극(410)은 게이트 라인(200)의 하부에 형성될 수도 있다. 이때, 제2 부화소 전극(520)이 스토리지 전극(410)과 중첩되어 형성될 수 있다.
한편, 본 발명에서는 이전 화소 영역과 현재 화소 영역(10) 사이에 형성된 제2 스토리지 라인(420)을 더 포함할 수 있다.
상기 제2 스토리지 라인(420)은 현재 화소 영역(10)의 제1 부화소 전극(510)과 중첩되게 형성될 수 있다. 그리고 제2 스토리지 라인(420)에는 스토리지 전압이 공급될 수 있다. 또한, 제2 스토리지 라인(420)은 플로팅되어 형성될 수도 있다.
제2 스토리지 라인(420)은 이전 화소 영역(10)과 현재 화소 영역(10)을 구획하고, 인접한 화소 영역으로의 빛샘을 차단하는 역할을 할 수도 있다.
상기 제2 기판(2)은 제2 절연 기판(630) 블랙 매트릭스(640), 컬러 필터(650), 공통 전극(660) 및 제1 및 제2 절개부(610, 620)를 포함한다.
상기 제2 절연 기판(630) 위에 형성된 상기 블랙 매트릭스(640)는 빛샘을 방지하기 위하여, 제1 기판(1)에 형성된 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터, 스토리지 라인(400), 스토리지 전극(410) 들과 중첩되게 형성된다. 블랙 매트릭스(640)는 불투명한 금속 또는 유기물질 등으로 형성된다.
상기 컬러 필터(650)는 화소 영역(10)에 적, 녹, 청색의 컬러 수지를 형성함으로써, 색을 표시한다. 컬러 필터(650)는 블랙 매트릭스(640)와 중첩되게 형성될 수도 있다.
상기 공통 전극(660)은 블랙 매트릭스(640) 및 컬러 필터(650) 위에 형성된다. 이때, 공통 전극(660)은 제1 부화소 전극(510)의 중심부와 중첩된 영역에 제1 절개부(610)가 형성되고, 제2 부화소 전극(520)의 중심부와 중첩된 영역에 제2 절개부(620)가 형성된다.
상기 제1 및 제2 절개부(610, 620)는 제1 및 제2 부화소 전극(510, 520)에 데이터 신호가 인가되면 프린지 필드(Fringe-Field)를 형성하여 액정(3)을 구동한다. 이때, 제1 및 제2 절개부(610, 620)는 화소 영역에 동일한 전계가 형성되도록 제1 및 제2 부화소 전극(510, 520)의 가장자리 모양과 동일하게 형성될 수 있다.
그리고 컬러 필터(650)와 블랙 매트릭스(640)로 인한 단차를 방지하기 위하여 공통 전극(660)과 상기의 컬러 필터(650) 및 블랙 매트릭스(640) 사이에 오버코트(미도시)를 더 포함할 수도 있다.
도 3 내지 도 8을 참조하여 본 발명의 실시 예에 따른 액정 표시 패널의 제조방법을 설명하기로 한다. 여기서, 도 3 내지 도 8은 본 발명의 실시 예에 따른 액정 표시 패널 중 박막 트랜지스터 어레이가 형성된 제1 기판의 제조공정을 설명한다.
도 3을 참조하면, 절연 기판(30) 위에 버퍼 절연막(40)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 액티브층(100)이 형성된다.
구체적으로, 버퍼 절연막(40)은 절연 기판(30) 위에 SiNx 또는 SiOx 등과 같은 무기 절연 물질이 전면 증착되어 절연 기판(30)의 불순물이 확산되는 것을 방지한다.
다음으로, 버퍼 절연막(40) 위에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 비정질실리콘층을 형성한 다음, 이를 결정화하여 상기 액티브층(100)을 형성한다. 비정질 실리콘층을 결정화하기 이전에 비정질실리콘층 내에 존재하는 수소를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다.
상기 비정질실리콘층을 결정화하는 방법으로는 엑시머 레이저 어닐링(ELA) 방법 중의 하나로 라인 빔(Line beam)을 수평 방향으로 스캔하여 결정을 수평 방향으로 성장시킴으로써 결정 크기를 향상시킨 순차적 수평 결정화(SLS) 방법을 사용하거나 일반적인 엑시머 레이저 어닐링 방법을 사용한다. 또는, 상술한 결정화 방법 외에 다른 결정화 방법 등을 사용할 수도 있다.
도 4를 참조하면, 버퍼 절연막(40)과 액티브층(100) 위에 게이트 절연막(50)을 형성하고, 그 위에 제2 마스크 공정으로 게이트 라인(200), 제1 및 제2 게이트 전극(211, 212), 스토리지 라인(400), 스토리지 전극(410)을 포함하는 게이트 패턴을 형성한다. 이때, 제2 스토리지 라인(420)을 더 형성할 수도 있다.
그리고 소스접촉영역(130) 및 드레인접촉영역(140)에 불순물을 도핑하고, 제1 내지 제3 엘디디영역(121, 122, 123)에 불순물을 도핑한다.
구체적으로, 게이트 절연막(50)은 버퍼 절연막(40)과 액티브층(100) 위에 SiNx 또는 SiOx 등과 같은 무기 절연 물질을 전면 증착하여 형성한다.
다음으로, 게이트 절연막(50) 위에 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, W 또는 W합금, Ti 또는 Ti합금 등의 게이트 금속층을 스퍼터링(sputtering) 등의 방식으로 단일층 또는 다중층으로 증착한다. 예를 들어, Al합금인 AlNd를 사용하여 단일층으로 증착할 수 있고, Al과 AlNd로 된 이중층 으로 증착할 수 있다. 다음으로, 게이트 금속층 위에 포토레지스트를 도포하여 제2 마스크를 사용한 사진식각공정을 통해 게이트 금속층을 패터닝함으로써 단일층 또는 다중층의 게이트 패턴을 형성한다.
다음으로, 게이트 패턴 위에만 남아 있는 포토레지스트를 마스크로써 사용하여 소스접촉영역(130) 및 드레인접촉영역(140)에 n+불순물을 도핑한다. 다음으로, 게이트 패턴 위에만 남아 있는 포토레지스트를 제거하고 제1 내지 제3 엘디디영역(121, 122, 123)에 n-불순물을 도핑한다.
다음으로, n+불순물이 소스접촉영역(130) 및 드레인접촉영역(140)에서 확산이 일어나고, n+불순물이 제1 내지 제3 엘디디영역(121, 122, 123)에서 확산이 일어날 수 있도록 활성화한다. 구체적으로, 포커스드 램프(Focused Lamp)를 이용하여 짧은 시간 동안 가열시키는 RTA(Rapid Thermal Annealing) 방법으로 활성화한다. 이 외에, 다른 활성화 방법을 이용할 수 있다.
도 5를 참조하면, 게이트 절연막(50)과 게이트 패턴 위에 제3 마스크공정을 이용하여 층간 절연막(60)을 형성한다.
구체적으로, 층간 절연막(60)은 게이트 절연막(50)과 게이트 패턴 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 사용하여 PECVD 또는 APCVD 공정을 통해 단일층 또는 다중층으로 절연막을 증착한다. 다음으로, 제3 마스크를 사용한 사진식각공정을 통해 층간 절연막(60)과 게이트 절연막(50)을 관통하는 소스 및 드레인 콘택홀(72)를 형성하여 소스접촉영역(130)과 드레인접촉영역(140)을 노출시킨다.
도 6을 참조하면, 제4 마스크 공정으로 데이터 라인(300), 소스 전극(310), 드레인 전극(320)을 포함하는 데이타 패턴을 형성한다.
구체적으로, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Ti 또는 Ti합금, W 또는 W합금 등의 데이터 금속층을 스퍼터링 방식으로 단일층 또는 다중층으로 증착한다. 예를 들어, MoW를 사용하여 단일층으로 증착할 수 있고, Ti/Al/Ti를 사용하여 삼중층으로 증착할 수 있으며, Mo/Al/Mo를 사용하여 삼중층으로 증착할 수 있다.
다음으로, 증착공정으로 인해 특성이 저하된 채널영역(110) 특성의 원상 복귀와 금속들 간의 콘택 저항 개선을 위해 어닐링한다. 어닐링하는 방법으로 RTA 방법이 사용될 수 있다. 다음으로, 데이터 금속층 위에 포토레지스트를 도포한 다음 제4 마스크를 사용하여 사진식각공정을 통해 데이터 패턴을 형성한다.
도 7을 참조하면, 제5 마스크 공정으로 데이터 패턴과 층간 절연막(60) 위에 유기 보호막(70)을 형성한다.
구체적으로, 데이터 패턴과 층간 절연막(60) 위에 스핀코팅방법 등으로 유기 보호막(70)을 증착한다. 유기 보호막(70)은 아크릴 등과 같은 감광성 유기물질이 이용된다. 다음으로, 제5 마스크를 사용하여 사진식각공정을 통해 제1 및 제2 콘택홀(73, 74)과 유기 보호막(70)을 형성한다.
여기서, 유기 보호막(70)을 형성하기 전에 무기 보호막을 더 형성할 수도 있 다. 이때, 무기 보호막은 데이터 패턴의 상부면에만 형성할 수도 있다.
도 8을 참조하면, 제6 마스크 공정으로 유기 보호막(70) 위에 제1 및 제2 부화소 전극(510, 520)을 포함하는 투명도전패턴을 형성한다.
구체적으로, 유기 보호막(70) 위에 ITO나 IZO 등과 같은 투명도전금속층을 증착한다. 그런 다음, 제6 마스크를 사용한 사진식각공정을 통해 투명도전금속층을 패터닝하어 투명도전패턴을 형성한다.
도 3 내지 도 8에서는 폴리 실리콘을 액티브층으로 사용한 것을 도시하고 있으나, 상기의 액티브층으로 아몰포스 실리콘을 사용할 수도 있다. 아몰포스 실리콘을 액티브층으로 사용하는 경우 박막 트랜지스터의 구조가 달라질 수 있다. 상기와 같이 아몰포스 실리콘을 사용하는 경우에도, 드레인 전극은 콘택홀들을 통해 제1 및 제2 부화소 전극과 접속됨으로써 브리지 전극을 형성하지 않고도 제1 및 제2 부화소 전극에 데이터 신호를 인가할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 액정 표시 패널을 도시한 평면도.
도 2는 도 1에 도시된 액정 표시 패널의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 절단된 단면을 도시한 단면도.
도 3 내지 도 8은 도 1에 도시된 액정 표시 패널의 박막 트랜지스터 기판의 제조공정을 마스크 공정순으로 도시한 단면도들.
<도면부호의 간단한 설명>
1: 제1 기판 2: 제2 기판
3: 액정 30: 제1 절연 기판
40: 버퍼 절연막 50: 게이트 절연막
60: 층간 절연막 70: 유기 보호막
71: 소스 콘택홀 72: 드레인 콘택홀
73: 제1 콘택홀 74: 제2 콘택홀
100: 액티브층 110: 채널영역
111 내지 113 : LDD영역 130: 소스접촉영역
140: 드레인 접촉영역 150: 액티브 연장부
200: 게이트 라인 211: 제1 게이트 전극
212: 제2 게이트 전극 300: 데이터 라인
310: 소스 전극 320: 드레인 전극
400: 스토리지 라인 410: 스토리지 전극
420: 제2 스토리지 라인 510: 제1 부화소 전극
520: 제2 부화소 전극 610: 제1 절개부
620: 제2 절개부 630; 제2 절연 기판
640: 블랙 매트릭스 650: 컬러 필터
660: 공통 전극

Claims (20)

  1. 화소 영역을 양분하고, 게이트 전극을 포함하는 게이트 라인;
    상기 게이트 라인과 교차되며, 소스 전극을 포함하는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 접속되고, 상기 소스 전극과 마주하는 드레인 전극을 포함하는 박막 트랜지스터;
    상기 양분된 화소 영역의 일측 및 타측 영역에 각각 형성된 제1 및 제2 부화소 전극;
    상기 제1 및 제2 부화소 전극 하부에 형성되며 상기 박막 트랜지스터를 보호하는 보호막;
    상기 드레인 전극과 상기 제1 부화소 전극이 접속되도록 상기 보호막을 관통하는 제1 콘택홀; 및
    상기 드레인 전극과 상기 제2 부화소 전극이 접속되도록 상기 보호막을 관통하는 제2 콘택홀을 포함하는 표시 패널.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터의 채널을 형성하며, 상기 소스 전극 및 드레인 전극 각각과 접속된 액티브층을 포함하는 표시 패널.
  3. 제 2 항에 있어서,
    상기 액티브층은 폴리실리콘으로 형성된 것을 특징으로 하는 표시 패널.
  4. 제 3 항에 있어서,
    상기 게이트 전극을 포함하는 게이트 라인과 상기 액티브층을 절연시키는 게이트 절연막을 포함하는 표시 패널.
  5. 제 4 항에 있어서,
    제1 및 제2 부화소 전극으로 인가된 전위를 유지하는 스토리지 커패시터를 더 포함하는 표시 패널.
  6. 제 5 항에 있어서,
    상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및 상기 스토리지 라인으로부터 돌출된 스토리지 전극을 더 포함하고,
    상기 스토리지 커패시터는
    상기 액티브층에서 연장되어 상기 스토리지 전극과 중첩된 액티브 연장부; 및
    상기 액티브 연장부와 상기 스토리지 전극 사이에 형성된 상기 게이트 절연막을 포함하는 표시 패널.
  7. 제 6 항에 있어서,
    상기 화소 영역의 상기 제1 부화소 전극과 이전 화소 영역의 제2 부화소 전극 사이에 이들과 중첩되게 형성된 제2 스토리지 라인을 더 포함하는 표시 패널.
  8. 제 2 항에 있어서,
    상기 액티브층은 아몰포스 실리콘으로 형성된 것을 특징으로 하는 표시 패널.
  9. 제 8 항에 있어서,
    상기 게이트 라인과 상기 액티브층 및 상기 데이터 라인을 절연시키는 게이트 절연막을 포함하는 표시 패널.
  10. 제 9 항에 있어서,
    상기 게이트 라인과 나란하게 형성된 스토리지 라인;
    상기 스토리지 라인으로부터 돌출되게 형성된 스토리지 전극을 더 포함하고,
    상기 스토리지 전극과 상기 제1 부화소 전극이 상기 게이트 절연막 및 상기 보호막을 사이에 두고 중첩되어 형성되는 스토리지 커패시터를 포함하는 표시 패널.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 부화소 전극과 수직 전계를 형성하는 공통 전극이 구비된 기판; 및
    상기 제1 및 제2 부화소 전극과 상기 공통 전극 사이에 형성된 액정을 포함하되,
    상기 공통 전극은 상기 제1 부화소 전극과 중첩된 제1 절개부가 형성되고, 상기 제2 부화소 전극과 중첩된 제2 절개부가 형성된 것을 특징으로 하는 표시 패널.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 절개부 각각은 상기 제1 및 제2 부화소 전극 각각의 중앙부 와 중첩되게 형성된 것을 특징으로 하는 표시 패널.
  13. 제 12 항에 있어서,
    상기 액정은 수직배향된 것을 특징으로 하는 표시 패널.
  14. 화소 영역을 양분하는 게이트 라인을 형성하는 단계;
    상기 게이트 라인과 절연되게 데이터 라인을 형성하는 단계;
    상기 게이트 라인과 상기 데이터 라인의 교차부마다 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 보호하는 보호막을 형성하는 단계;
    상기 보호막 위에 상기 양분된 화소 영역의 일측 영역과 나머지 영역 각각에 제1 및 제2 부화소 전극을 형성하는 단계;
    상기 박막 트랜지스터의 드레인 전극과 상기 제1 부화소 전극을 접속하기 위하여 상기 보호막을 관통하는 제1 콘택홀을 형성하는 단계; 및
    상기 드레인 전극과 상기 제2 부화소 전극을 접속하기 위하여 상기 보호막을 관통하는 제2 콘택홀을 형성하는 단계를 포함하는 표시 패널의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 라인을 형성하는 단계에서,
    상기 게이트 라인과 접속된 게이트 전극을 형성하는 단계;
    상기 게이트 라인과 나란하게 스토리지 라인을 형성하는 단계; 및
    상기 스토리지 라인에서 돌출되게 스토리지 전극을 형성하는 단계를 포함하는 표시 패널의 제조방법.
  16. 제 15 항에 있어서,
    상기 박막 트랜지스터를 형성하는 단계는
    상기 게이트 전극과 중첩되게 액티브층을 형성하는 단계;
    상기 데이터 라인과 접속되고, 상기 액티브층의 일측과 접속된 소스 전극을 형성하는 단계;
    상기 소스 전극과 마주하는 상기 드레인 전극을 형성하는 단계를 포함하는 표시 패널의 제조방법.
  17. 제 16 항에 있어서,
    상기 액티브층을 형성하는 단계에서,
    상기 액티브층에서 연장되며 상기 스토리지 전극과 중첩되는 액티브 연장부 를 형성하는 단계를 더 포함하는 표시 패널의 제조방법.
  18. 제 17 항에 있어서,
    상기 드레인 전극을 형성하는 단계에서,
    상기 드레인 전극은 상기 액티브 연장부와 중첩되게 형성되는 단계를 더 포함하는 표시 패널의 제조방법.
  19. 제 15 항에 있어서,
    상기 게이트 라인을 형성하는 단계에서,
    이전 화소 영역과 상기 화소 영역 사이에 제2 스토리지 라인을 형성하는 단계를 더 포함하는 표시 패널의 제조방법.
  20. 제 15 항에 있어서,
    상기 제1 부화소 전극은 상기 스토리지 전극과 중첩되게 형성되는 단계를 더 포함하는 표시 패널의 제조방법.
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