KR20090060632A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20090060632A
KR20090060632A KR1020070127517A KR20070127517A KR20090060632A KR 20090060632 A KR20090060632 A KR 20090060632A KR 1020070127517 A KR1020070127517 A KR 1020070127517A KR 20070127517 A KR20070127517 A KR 20070127517A KR 20090060632 A KR20090060632 A KR 20090060632A
Authority
KR
South Korea
Prior art keywords
metal
insulating film
metal wiring
etching
inductor
Prior art date
Application number
KR1020070127517A
Other languages
English (en)
Other versions
KR100948297B1 (ko
Inventor
윤기준
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070127517A priority Critical patent/KR100948297B1/ko
Priority to TW097143672A priority patent/TW200926355A/zh
Priority to US12/330,654 priority patent/US20090146253A1/en
Priority to CN2008101857558A priority patent/CN101459126B/zh
Publication of KR20090060632A publication Critical patent/KR20090060632A/ko
Application granted granted Critical
Publication of KR100948297B1 publication Critical patent/KR100948297B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자의 인덕터 형성 방법이 개시된다. 상기 반도체 소자의 인덕터 형성 방법은 반도체 기판상에 나선형의 제1 금속 배선을 형성하는 단계, 상기 제1 금속 배선이 매립되도록 형성된 제1 절연막을 선택적으로 식각하여 상기 제1 금속 배선의 일부분을 드러내는 접속구를 형성하고 접속구가 형성된 상기 제2 절연막 위에 제2 금속막을 형성하는 단계, 상기 제2 금속막 위에 제2 절연막을 형성하는 단계, 상기 제2 절연막 위에 상기 제1 금속 배선과 대응되는 제2 금속 배선을 형성하기 위한 포토 레지스터 패턴을 형성하고 상기 포토 레지스터 패턴을 식각 마스크로하여 상기 제2 절연막 및 상기 제2 금속막을 선택적으로 식각하여 상기 제2 금속 배선을 형성하는 단계를 포함하며, 상기 제3 절연막은 상기 포토 레지스트 패턴과 상기 제2 금속막 사이의 식각률의 차이에 기인하는 상기 제2 금속 배선 상부의 식각을 방지한다.
인덕터(inductor)

Description

반도체 소자 및 그 제조 방법{semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 보다 상세하게는 높은 Q(Quality factor)를 갖는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
인덕터는 고주파 송수신을 위해 필요한 수동 소자로서, 무선 통신 시장의 확대에 따라 부상하고 있는 RF(radio frequency) 소자 및 아날로그 소자에 필수적으로 사용된다.
인덕터는 트랜지스터, 커패시터, 및 저항에 비하여 단일소자로는 칩의 면적을 가장 많이 차지하며, 주변의 재질,구조 및 내부 물질에 따른 기생 커패시턴스 및 저항 성분 때문에 고주파 특성에 많은 제약을 받는다.
인덕터는 기판의 최상부 금속을 2차원 평면상에 절곡시키면서 구현하는데, 사각형(rectangular type), 팔각형(octagonal type), 원형(circular type) 등의 모양으로 형성될 수 있으나, 나선형(spiral type)으로 형성될 수도 있다.
도 1은 일반적인 나선형 인덕터의 평면도를 나타낸다. 상기 나선형 인덕터는 나선형 권선 구조를 갖는 제1 금속 배선(3), 및 상기 제1 금속 배선(3)과 비아 콘 택(미도시)을 통하여 연결되는 하부에 형성된 제2 금속 배선(5)을 갖는다.
RF 칩에 사용되는 인덕터의 선택도(Quality factor, Q)를 높이기 위하여, 즉 높은 인덕턴스(inductance)를 갖는 하이 큐 인덕터(High Q inductor)를 구현하기 위해서는 상기 제1 금속 배선(3)의 두께를 증가시키거나, 상기 제1 금속 배선(3)의 하부에 형성된 산화막(oxide layer, 미도시)의 두께를 감소시켜야 한다.
도 2a는 하이 큐 인덕터를 구현하기 위한 식각 공정(etching process) 전의 일반적인 단면도를 나타내고, 도 2b는 하이 큐 인덕터를 구현하기 위한 식각 공정 후의 단면도를 나타낸다. 도 2a에 도시된 바와 같이 식각 공정 전의 상기 하이 큐 인덕터는 반도체 기판(10) 위에 형성된 제1 절연막(15)과 제2 절연막(20, 및 40), 상기 제2 절연막(20, 및 40)에 형성된 나선형의 제1 금속 배선(30), 상기 제2 절연막(20 및 40) 상에 형성된 제2 금속막(50), 및 상기 제2 금속막(50) 위에 형성된 상기 제1 금속 배선(30)과 대응되게 형성된 포토 레지스터 패턴(55)을 포함한다.
도 2b에 도시된 바와 같이 하이 큐 인덕터를 구현하기 위한 식각 공정에서 상기 제2 금속막(50)의 경우 상기 포토 레지스터 패턴(55)에 대한 식각 선택도가 작아서 식각 공정 후 제2 금속 배선(52)의 상부(53)가 식각되어 하이 큐 인덕터를 구현할 수 없게 되는 문제점이 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 인덕터의 구현을 위한 식각 공정에서 상기 인덕터를 형성하는 금속 배선의 상부의 식각을 방지하여 하이 큐 인 덕터를 형성하는 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 인덕터 형성 방법은 반도체 기판상에 나선형의 제1 금속 배선을 형성하는 단계, 상기 제1 금속 배선이 매립되도록 형성된 제1 절연막을 선택적으로 식각하여 상기 제1 금속 배선의 일부분을 드러내는 접속구를 형성하고 접속구가 형성된 상기 제2 절연막 위에 제2 금속막을 형성하는 단계, 상기 제2 금속막 위에 제2 절연막을 형성하는 단계, 상기 제2 절연막 위에 상기 제1 금속 배선과 대응되는 제2 금속 배선을 형성하기 위한 포토 레지스터 패턴을 형성하고 상기 포토 레지스터 패턴을 식각 마스크로하여 상기 제2 절연막 및 상기 제2 금속막을 선택적으로 식각하여 상기 제2 금속 배선을 형성하는 단계를 포함하며, 상기 제3 절연막은 상기 포토 레지스트 패턴과 상기 제2 금속막 사이의 식각률의 차이에 기인하는 상기 제2 금속 배선 상부의 식각을 방지한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 인덕터는 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 나선형의 제1 금속 배선과, 상기 제1 금속 배선 위에 상기 제1 금속 배선이 매립되도록 형성되고, 상기 제1 금속 배선의 일부분을 드러내는 접속구를 가지는 제2 절연막과, 상기 제2 절연막 상에 형성된 금속막을 선택적으로 식각하여 상기 제1 금속 배선과 대응되게 형성되며, 상기 접속구를 통하여 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선과, 상기 제2 금속 배선을 형성하기 위한 식각 공정시 상기 제2 금속 배선 상부의 식각을 방지하기 위하여 상기 제2 금속 배선 위에 형성된 제3 절연막을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 인덕터 및 그 형성 방법은 인덕터의 금속 배선을 형성하기 위한 금속막 위에 절연막을 추가적으로 증착하여 식각 공정시 상기 금속 배선 상부가 식각되어 상기 제2 금속 배선의 두께가 감소되는 것을 방지하여 하이 큐 인덕터를 형성할 수 있다.
또한 상기 인덕터의 금속 배선 형성을 위한 식각 공정 후 상기 금속막 위에 증착한 상기 절연막을 제거하는 추가적인 공정없이 상기 하이 큐 인덕터를 형성하기 위한 다음 공정을 수행함으로써 공정을 간소화할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 반도체 소자의 인덕터 제조 방법을 나타낸다. 먼저 도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 제1 절연막(105)을 형성하고, 상기 제1 절연막(105) 전면에 제1 금속막(110)을 형성한다. 상기 제1 절연막(105)은 테트라에톡시실란(tetraethoxysilane, Si(OC2H5)4)이고, 상기 제1 금속막(110)은 구리(Cu)일 수 있다. 노출(exposure) 및 현상(develop) 공정 을 통하여 상기 제1 금속막(110) 위에 나선형의 제1 포토 레지스터 패턴(115)을 형성한다.
다음으로 도 3b에 도시된 바와 같이 상기 제1 포토 레지스트 패턴(115)을 식각 마스크로 하여 상기 제1 금속막(110)을 선택적으로 식각하여 제1 금속 배선(112)을 형성한다.
다음으로 도 3c에 도시된 바와 같이 상기 제1 금속 배선(112) 위에 상기 제1 금속 배선(112)이 매립되도록 제2 절연막(120)을 형성한다.
다음으로 도 3d에 도시된 바와 같이 상기 제2 절연막(120) 위에 상기 제1 금속 배선(112) 상부의 일부분을 노출시키기 위하여 제2 포토 레지스터 패턴(121)을 형성한다.
다음으로 도 3e에 도시된 바와 같이 상기 제2 포토 레지스터 패턴(121)을 식각 마스크로 하여 상기 제2 절연막(120)을 선택적으로 식각하여 상기 제1 금속 배선(112) 상부의 일부분을 노출시키는 접속구(122)를 형성한다.
다음으로 도 3f에 도시된 바와 같이 상기 접속구(122)가 형성된 상기 제2 절연막(120) 위에 제2 금속막(130)을 형성한다. 상기 제2 금속막(130)은 하이 큐 인덕터의 구현을 위하여 상기 접속구(122)의 두께보다 더 두껍게 형성한다.
다음으로 도 3g에 도시된 바와 같이 상기 제2 금속막(130) 위에 제3 절연막(140)을 형성한다.
다음으로 도 3h 및 도3i에 도시된 바와 같이, 상기 제3 절연막(140) 위에 상기 제1 금속 배선(112)과 대응되는 제2 금속 배선(132)을 형성하기 위한 제2 포토 레지스터 패턴(150)을 형성한 후 상기 제2 포토 레지스터 패턴(150)을 식각 마스크로 하여 상기 제3 절연막(140) 및 상기 제2 금속막(130)을 식각하여 상기 제2 금속 배선(132)을 형성한다.
예컨대, 상기 제2 포토 레지스터 패턴(150)은 상기 제2 금속 배선(132)의 경계선이 상기 제1 금속 배선(132)의 경계선과 일치하도록 형성될 수 있다.
상기 제3 절연막(140)은 상기 제1 금속 배선(112)과 대응되는 제2 금속 배선(132)을 형성하기 위한 상기 제2 포토 레지스트 패턴(150)과 상기 제2 금속막(130) 사이의 식각률의 차이에 기인하여 발생하는 상기 제2 금속 배선(132) 상부의 식각을 방지하는 역할을 한다.
상기 제2 절연막(120)의 경우 식각률이 빠르고, 상기 제2 포토 레지스터 패턴(150)과의 식각 선택도가 커서 상기 제2 포토 레지스터 패턴(150)의 두께가 2.4 마이크로 미터(um) 정도면 충분한 식각 마진이 있다.
그러나 상기 제2 금속막(130)의 경우 상기 제2 포토 레지스터 패턴(150)과의 관계에서 식각 선택도가 작아서 상기 식각 마진이 부족하다.
여기서 상기 식각 선택도(SR= Ef/Er)는 마스크 층의 식각률(Er, 예컨대, 상기 제2 포토 레지스트 패턴(150)의 식각률)과 막 아래 쪽의 식각률(Ef, 예컨대, 상기 제2 금속막(130)의 식각률)의 비를 나타낸다.
상기 제2 포토 레지스터 패턴(150)을 식각 마스크로하여 상기 제2 금속막(130)을 선택적으로 식각하여 형성되는 상기 제2 금속 배선(132)의 상부는 상기 포토 레지스터 패턴(150)이 소모됨에 따라 식각됨으로써 상기 제2 금속 배선(132) 의 두께가 감소될 수 있다. 이로 인하여 하이 큐 인덕터의 구현이 어렵게 된다.
따라서 상기 제2 금속막(130) 위에 상기 제3 절연막(140)을 추가적으로 증착하여 상기 제2 금속 배선(132) 상부의 식각으로 인하여 상기 제2 금속 배선(132)의 두께가 감소하는 것을 방지하여 하이 큐 인덕터를 형성할 수 있다.
상기 제3 절연막(140)은 두께가 4000 ~ 6000 옹스트롬(angstrom), 바람직하게는 6000 옹스트롬일 수 있으며, 상기 제2 금속 배선(132)은 두께가 22000~ 42000 옹스트롬일 수 있으며, 바람직하게는 30000 옹스트롬일 수 있다.
여기서 상기 제3 절연막(140)은 상기 제2 금속막(130)과의 관계에서 상기 식각 선택도가 작은 물질일 수 있다. 예컨대 상기 제3 절연막(140)은 실리콘 산화막(SiO2) 또는 테트라에톡시실란(tetraethoxysilane, Si(OC2H5)4)일 수 있다.
또한 상기 제2 금속 배선(132) 형성을 위한 식각 공정 후 추가적으로 증착한 상기 제3 절연막(140)을 제거하는 공정없이 상기 하이 큐 인덕터를 형성하기 위한 다음 공정을 수행함으로써 공정을 간소화할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 인덕터의 단면도를 나타낸다. 도 4를 참조하면, 상기 반도체 소자의 인덕터는 반도체 기판(100) 위에 형성된 제1 절연막(105)과, 상기 제1 절연막(105) 상에 형성된 나선형의 제1 금속 배선(112)과, 상기 제1 금속 배선(112)이 매립되도록 형성되고 상기 제1 금속 배선(112)의 일부분을 노출하는 접속구를 가지는 제2 절연막(120)과, 상기 제2 절연막(120) 상에 형성된 금속막을 선택적으로 식각하여 상기 제1 금속 배선(112)과 대 응되게 형성되며 상기 접속구를 통하여 상기 제1 금속 배선(112)과 전기적으로 연결되는 제2 금속 배선(132)과, 상기 제2 금속 배선(132) 상부(132)에 형성된 제3 절연막(142)을 포함한다.
도 3h에서 상술한 바와 같이 상기 제2 금속 배선 상부(132)에 형성된 상기 제3 절연막(142)은 상기 제2 금속 배선(132)을 형성하기 위한 식각 공정시, 상기 제2 금속 배선(132) 상부의 식각을 방지하기 위한 것이다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 나선형 인덕터의 평면도를 나타낸다.
도 2a는 하이 큐 인덕터를 구현하기 위한 식각 공정 전의 일반적인 단면도를 나타내고, 도 2b는 하이 큐 인덕터를 구현하기 위한 식각 공정 후의 단면도를 나타낸다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 반도체 소자의 인덕터 형성 방법을 나타낸다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 인덕터의 단면도를 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 105: 제1 절연막,
110: 제1 금속막, 112: 제1 금속 배선,
120: 제2 절연막, 121: 제1 포토 레지스터 패턴,
122: 접속구, 130: 제2 금속막,
132: 제2 금속 배선, 140, 142: 제3 절연막,
150: 제2 포토 레지스터 패턴, 160: 제4 절연막.

Claims (5)

  1. 반도체 기판상에 나선형의 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선이 매립되도록 형성된 제1 절연막을 선택적으로 식각하여 상기 제1 금속 배선의 일부분을 드러내는 접속구를 형성하고, 접속구가 형성된 상기 제2 절연막 위에 제2 금속막을 형성하는 단계;
    상기 제2 금속막 위에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 위에 상기 제1 금속 배선과 대응되는 제2 금속 배선을 형성하기 위한 포토 레지스터 패턴을 형성하고, 상기 포토 레지스터 패턴을 식각 마스크로하여 상기 제2 절연막 및 상기 제2 금속막을 선택적으로 식각하여 상기 제2 금속 배선을 형성하는 단계를 포함하며,
    상기 제3 절연막은,
    상기 포토 레지스트 패턴과 상기 제2 금속막 사이의 식각률의 차이에 기인하는 상기 제2 금속 배선 상부의 식각을 방지하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
  2. 반도체 기판 위에 형성된 나선형의 제1 금속 배선;
    상기 제1 금속 배선이 매립되도록 형성되고, 상기 제1 금속 배선의 일부분을 드러내는 접속구를 가지는 제1 절연막;
    상기 제2 절연막 상에 형성된 금속막을 선택적으로 식각하여 상기 제1 금속 배선과 대응되게 형성되며, 상기 접속구를 통하여 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선; 및
    상기 제2 금속 배선을 형성하기 위한 식각 공정시, 상기 제2 금속 배선 상부가 식각되는 것을 방지하기 위하여 상기 제2 금속 배선 위에 형성된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 인덕터.
  3. 제2항에 있어서, 상기 반도체 소자의 인덕터는,
    상부에 상기 제2 절연막이 형성된 상기 제2 금속 배선이 매립되도록 형성된 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터.
  4. 제2항에 있어서,
    상기 제2 절연막은 두께가 4000 ~ 6000 옹스트롬(angstrom)이고, 상기 제2 금속 배선은 두께가 22000 ~ 42000 옹스트롬인 것을 특징으로 하는 반도체 소자의 인덕터.
  5. 제2항에 있어서,
    상기 제2 절연막은 테트라에톡시실란(tetraethoxysilane)인 것을 특징으로 하는 반도체 소자의 인덕터.
KR1020070127517A 2007-12-10 2007-12-10 반도체 소자 및 그 제조 방법 KR100948297B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070127517A KR100948297B1 (ko) 2007-12-10 2007-12-10 반도체 소자 및 그 제조 방법
TW097143672A TW200926355A (en) 2007-12-10 2008-11-12 Semiconductor device and method of manufacturing the same
US12/330,654 US20090146253A1 (en) 2007-12-10 2008-12-09 Semiconductor device and method of manufacturing the same
CN2008101857558A CN101459126B (zh) 2007-12-10 2008-12-10 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070127517A KR100948297B1 (ko) 2007-12-10 2007-12-10 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20090060632A true KR20090060632A (ko) 2009-06-15
KR100948297B1 KR100948297B1 (ko) 2010-03-17

Family

ID=40720758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070127517A KR100948297B1 (ko) 2007-12-10 2007-12-10 반도체 소자 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20090146253A1 (ko)
KR (1) KR100948297B1 (ko)
CN (1) CN101459126B (ko)
TW (1) TW200926355A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577023B2 (en) * 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
CN103811308B (zh) * 2014-03-06 2016-09-14 上海华虹宏力半导体制造有限公司 电感的形成方法
US10068856B2 (en) * 2016-07-12 2018-09-04 Mediatek Inc. Integrated circuit apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022085A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP2000332110A (ja) 1999-05-25 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6559033B1 (en) * 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
KR100477547B1 (ko) * 2002-08-09 2005-03-18 동부아남반도체 주식회사 반도체 소자의 인덕터 형성방법
KR100602078B1 (ko) * 2003-10-01 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 인덕터 및 그의 제조방법
KR100577528B1 (ko) * 2003-12-30 2006-05-10 매그나칩 반도체 유한회사 반도체 소자의 인덕터 제조 방법

Also Published As

Publication number Publication date
CN101459126A (zh) 2009-06-17
CN101459126B (zh) 2011-04-13
US20090146253A1 (en) 2009-06-11
KR100948297B1 (ko) 2010-03-17
TW200926355A (en) 2009-06-16

Similar Documents

Publication Publication Date Title
KR100279753B1 (ko) 반도체 집적회로 제조공정을 이용한 인덕터 제조방법
CN108461477B (zh) 用于超(跳跃)通孔整合的金属互连
US20150187488A1 (en) Integrated circuit with micro inductor and micro transformer with magnetic core
US20190164934A1 (en) Conductor design for integrated magnetic devices
KR100739252B1 (ko) 반도체 소자의 제조 방법
US20090057824A1 (en) Inductor of semiconductor device and method for manufacturing the same
KR100760915B1 (ko) 반도체 소자의 인덕터 구조 및 그 제조 방법
US20070249165A1 (en) Dual damascene process
KR100948297B1 (ko) 반도체 소자 및 그 제조 방법
US6518141B2 (en) Method for manufacturing a radio frequency integrated circuit on epitaxial silicon
KR100816247B1 (ko) Ｍｉｍ 캐패시터 및 그 제조방법
KR100880794B1 (ko) 반도체 소자의 인덕터 및 그 형성방법
JP2010080551A (ja) 半導体装置
KR101044389B1 (ko) 반도체 소자의 인덕터 형성방법
CN108122820B (zh) 互连结构及其制造方法
US20050074905A1 (en) Inductors in semiconductor devices and methods of manufacturing the same
US20120061837A1 (en) Method of manufacturing semiconductor device and semiconductor device
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
KR100800934B1 (ko) 반도체 소자 및 그 제조방법
KR101096524B1 (ko) 반도체 소자 및 그의 형성 방법
KR100720499B1 (ko) 인덕터 형성 방법
CN111261579A (zh) 电子元件及其制造方法
CN114078750A (zh) 一种半导体器件及其制造方法
KR101030239B1 (ko) 반도체 소자의 박막 레지스터 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee