KR20090058167A - Thin flim transistor and fabricating method thereof - Google Patents

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KR20090058167A
KR20090058167A KR1020070124833A KR20070124833A KR20090058167A KR 20090058167 A KR20090058167 A KR 20090058167A KR 1020070124833 A KR1020070124833 A KR 1020070124833A KR 20070124833 A KR20070124833 A KR 20070124833A KR 20090058167 A KR20090058167 A KR 20090058167A
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이성은
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Abstract

A thin film transistor and a manufacturing method thereof are provided to make the thickness of the insulating layer of the active layer lower part thin by forming an active layer in the first gate top portion of dielectric layer. A gate electrode(110) is formed on the substrate(100). A first gate insulating layer(130) is formed in the substrate upside while surrounding the gate electrode. An active layer(140) is formed in a domain corresponding to the gate electrode on the first gate insulating layer. The second gate insulating layer(150) is formed at the first gate top portion of dielectric layer while surrounding the active layer. A source electrode(160) and a drain electrode(170) are formed on top portion of the second gate dielectric layer with inter space. The passivation layer(180) is formed in upper part of the source electrode, the drain electrode and the active layer.

Description

박막 트랜지스터 및 그 제조방법{ Thin Flim Transistor and Fabricating method thereof }Thin film transistor and its manufacturing method {Thin Flim Transistor and Fabricating method

본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 다층의 게이트 절연막을 사용하는 경우 소자의 전기적 특성이 악화되는 것을 방지하는 박막 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor and a method of manufacturing the same, which prevent deterioration of electrical characteristics of a device when a multilayer gate insulating film is used.

정보화 사회로의 발전이 가속화되면서 디스플레이 장치가 종래의 음극선관(Cathode Ray Tube : CRT)에서 평판 디스플레이(Flat Panel Display : FPD)로 대체되고 있는 실정이다.As the development of the information society accelerates, display devices are being replaced with flat panel displays (FPDs) from conventional cathode ray tubes (CRTs).

상기 평판 디스플레이로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display), VFD(Vaccum Fluorescent Display), ELD(Electro Luminescence Display) 등이 있다.The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), a vacuum fluorescence display (VFD), an electroluminescence display (ELD), and the like.

일반적으로 평판 디스플레이의 백 플레인(Back Plane)에는 박막 트랜지스터(Thin Flim Transistor : TFT)가 포함되는데, 평판 디스플레이 산업이 발전하면서 박막 트랜지스터에 대해서도 그 구조 및 재료 등 여러 분야에서 다양하고 방대한 연구가 진행되고 있다.In general, the back plane of a flat panel display includes a thin film transistor (TFT). As the flat panel display industry develops, various and extensive researches on thin film transistors in various fields such as structure and materials are being conducted. have.

최근에는 실리콘(Si)을 기반으로 한 박막 트랜지스터의 한계(공정 온도, 비용 등)를 극복하기 위해 활성층(Active Layer)의 물질을 다른 것으로 대체하려는 연구가 주류를 이루고 있다.Recently, researches to replace the active layer material with another one to overcome the limitations (process temperature, cost, etc.) of silicon-based thin film transistors have been mainstream.

예를 들어, 활성층을 이전보다 낮은 온도에서 형성할 수 있는 물질로 바꾸게 되면, 플라스틱 기판과 같은 유연한 기판상에 박막 트랜지스터를 형성할 수 있게 되는데, 이는 유연한 디스플레이의 기반이 된다.For example, changing the active layer to a material that can form at lower temperatures than before allows thin film transistors to be formed on flexible substrates such as plastic substrates, which is the basis of flexible displays.

그러나, 유연한 기판은 표면 조도가 기존의 기판만큼 좋지 않기 때문에 울퉁불퉁한 표면을 가지게 되고, 이러한 특성은 박막 트랜지스터 제작시 각 층을 형성할 때도 유지된다.However, the flexible substrate has an uneven surface because the surface roughness is not as good as the conventional substrate, and this property is maintained even when forming each layer when manufacturing the thin film transistor.

또한, 이러한 나쁜 표면 조도는 배선 간(게이트 전극과 데이터 전극 사이) 또는 전극 간(게이트 전극과 소스-드레인 전극)의 절연 특성이 나빠지게 되는 큰 원인이 된다.In addition, such poor surface roughness is a great cause of poor insulation characteristics between the wirings (between the gate electrodes and the data electrodes) or between the electrodes (gate electrodes and source-drain electrodes).

그리고, 유연한 기판상에 박막 트랜지스터를 제작하는 경우, 기존에 사용하던 무기 절연막(SiO2, SiNx) 등은 딱딱한 성질 및 높은 공정 온도 등으로 인해 사용하기 힘들게 된다.In the case of manufacturing a thin film transistor on a flexible substrate, the inorganic insulating films (SiO 2, SiN x), and the like, which are conventionally used, are difficult to use due to their rigid properties and high process temperature.

따라서 기존의 무기 절연막을 대체하기 위해, 유기 절연막이나 낮은 온도에서 형성 가능한 무기 절연막을 사용하게 되는데, 이 경우 절연막 자체가 핀 홀(Pin Hole) 등을 포함한 채 형성되므로, 절연 특성에 심각한 문제가 생기게 된다.Therefore, in order to replace the existing inorganic insulating film, an organic insulating film or an inorganic insulating film that can be formed at a low temperature is used. In this case, since the insulating film itself is formed with a pin hole or the like, there is a serious problem in the insulating properties. do.

이러한 문제를 해결하기 위해, 절연막을 여러 층으로 쌓는 방안이 제시되었다.In order to solve this problem, a method of stacking insulating layers in multiple layers has been proposed.

도 1은 종래의 이중 게이트 절연막을 갖는 박막 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view illustrating a thin film transistor having a conventional double gate insulating film.

이에 도시된 바와 같이, 기판(10)상에 게이트 전극(11)과 픽셀 전극(12)이 상호 이격하여 형성되어 있고, 상기 기판(10) 상부에 상기 게이트 전극(11) 전극을 감싸며 제1 게이트 절연막(13) 및 제2 게이트 절연막(14)이 순차적으로 형성되어 있고, 상기 제2 게이트 절연막(14)의 게이트 전극(11)과 대응되는 부분에 활성층(15)이 형성되어 있고, 상기 제2 게이트 절연막(14) 상의 활성층(15)이 형성된 이외의 영역에 데이터 전극(16)이 형성되어 있고, 상기 데이터 전극(16) 상부에 상기 활성층(15)과 접속하며 소스 및 드레인 전극(17)이 형성되어 있고, 상기 소스 및 드레인 전극(17)과 활성층(15)을 감싸며 패시베이션층(18)이 형성되어 있고, 상기 픽셀 전극(12)은 상부로부터 노출되어 이루어진다.As shown in the drawing, the gate electrode 11 and the pixel electrode 12 are formed on the substrate 10 so as to be spaced apart from each other, and the first gate is surrounded by the electrode on the substrate 10. The insulating film 13 and the second gate insulating film 14 are sequentially formed, and an active layer 15 is formed in a portion corresponding to the gate electrode 11 of the second gate insulating film 14. The data electrode 16 is formed in a region other than the active layer 15 formed on the gate insulating layer 14, and the source and drain electrodes 17 are connected to the active layer 15 on the data electrode 16. The passivation layer 18 is formed to surround the source and drain electrodes 17 and the active layer 15, and the pixel electrode 12 is exposed from the top.

이와 같은 구성의 박막 트랜지스터는, 상기 활성층(15) 하부에 두 개의 게이트 절연막(13, 14)이 형성되게 되므로, 절연막의 두께가 두꺼워져 박막 트랜지스터의 전하 충전량이 줄어들게 된다.In the thin film transistor having the above-described structure, since the two gate insulating layers 13 and 14 are formed under the active layer 15, the thickness of the insulating layer is increased to reduce the charge charge amount of the thin film transistor.

그리고, 게이트 전극(11)으로부터 상기 활성층(15)으로 향하는 전자 또는 정공이 두 개의 절연막 사이의 계면을 한 번 더 거치게 되므로, 절연막의 분극이 원활히 일어나지 않게 되고, 활성층(15)으로 잘 전달되지 않게 된다.In addition, since electrons or holes from the gate electrode 11 to the active layer 15 pass through the interface between the two insulating films once more, polarization of the insulating film does not occur smoothly and is not easily transferred to the active layer 15. do.

또한, 두 개의 절연막 사이에 형성된 계면은 누설 전류의 원인이 되어 On/Off 전류 비를 떨어뜨려 박막 트랜지스터의 구동이 원활하지 않게 되는 문제점이 있다.In addition, the interface formed between the two insulating layers is a cause of leakage current to reduce the On / Off current ratio, there is a problem that the driving of the thin film transistor is not smooth.

따라서, 다층 구조의 게이트 절연막을 사용한 박막 트랜지스터에 있어서, 배선 간, 전극 간 높은 절연 특성을 유지하면서, 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지하는 박막 트랜지스터가 요구된다.Therefore, in the thin film transistor using the multi-layered gate insulating film, a thin film transistor is required which prevents the electrical characteristics of the thin film transistor from deteriorating while maintaining high insulating properties between the wirings and the electrodes.

상기 문제점을 해결하기 위한 본 발명의 박막 트랜지스터의 바람직한 일 실시예는, 기판상에 형성된 게이트 전극과, 상기 기판 상부에 상기 게이트 전극을 감싸며 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 상기 게이트 전극과 대응되는 영역에 형성된 활성층과, 상기 제1 게이트 절연막 상부에 상기 활성층을 감싸며 형성되고, 상기 활성층과 인접한 영역의 일부가 식각되어 소스 컨택트 홀 및 드레인 컨택트 홀을 이루는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상부에 상호 이격하여 형성되고, 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부에까지 형성되어 상기 활성층과 각각 접속하는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 상부와 상기 활성층 상부에 형성된 패시베이션층을 포함하여 이루어지는 것을 특징으로 한다.One preferred embodiment of the thin film transistor of the present invention for solving the above problems is a gate electrode formed on a substrate, a first gate insulating film formed surrounding the gate electrode on the substrate and the gate on the first gate insulating film An active layer formed in a region corresponding to an electrode, a second gate insulating layer formed on the first gate insulating layer to surround the active layer, and a portion of the region adjacent to the active layer is etched to form a source contact hole and a drain contact hole; A source electrode and a drain electrode formed on the second gate insulating layer and spaced apart from each other, and formed in the source contact hole and the drain contact hole to be connected to the active layer, respectively, and formed on the source electrode and drain electrode and the upper portion of the active layer Specially comprising a passivation layer It shall be.

본 발명의 박막 트랜지스터의 바람직한 다른 실시예는, 기판상에 형성된 활성층과, 상기 기판 상부에 상기 활성층을 감싸며 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 활성층과 대응되는 영역에 형성된 게이트 전극과, 상기 제1 게이트 절연막 상부에 상기 게이트 전극을 감싸며 형성된 제2 게이트 절연막과, 상기 활성층 상부에 상기 제1 게이트 절연막 및 제2 게이트 절연막을 관통하며 형성된 소스 컨택트 홀 및 드레인 컨택트 홀과, 상기 제2 게이트 절연막 상부에 상호 이격하여 형성되고, 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부에까지 형성되어 상기 활성층과 각각 접속하는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 제2 게이트 절연막 상부에 형성된 패시베이션층을 포함하여 이루어지는 것을 특징으로 한다.Another preferred embodiment of the thin film transistor of the present invention includes an active layer formed on a substrate, a first gate insulating film formed surrounding the active layer on the substrate, a gate electrode formed in a region corresponding to the active layer on the first gate insulating film, A second gate insulating film formed on the first gate insulating film and surrounding the gate electrode; a source contact hole and a drain contact hole formed through the first gate insulating film and the second gate insulating film on the active layer; Source and drain electrodes formed on the gate insulating layer and spaced apart from each other and connected to the active layer, respectively, and passivation layers formed on the source and drain electrodes and the second gate insulating layer, respectively. Characterized in that it comprises a layer All.

본 발명의 박막 트랜지스터의 제조방법의 바람직한 실시예는, 기판상에 게이트 전극을 형성하고, 상기 기판 상부에 상기 게이트 전극을 감싸며 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막 상의 상기 게이트 전극과 대응되는 영역에 활성층을 형성하고, 상기 제1 게이트 절연막 상부에 상기 활성층을 감싸며 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막에서 상기 활성층과 인접한 영역을 식각하여 소스 컨택트 홀 및 드레인 컨택트 홀을 형성하는 단계와, 상기 제2 게이트 절연막 상부에 소스 전극과 드레인 전극을 상호 이격하여 형성하되, 상기 소스 전극 및 드레인 전극을 각각 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부까지 형성하여 상기 활성층과 접속하도록 하는 단계와, 상기 소스 전극 및 드레인 전극 상부와 상기 활성층 상부에 패시베이션층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A preferred embodiment of the method of manufacturing a thin film transistor of the present invention includes forming a gate electrode on a substrate, surrounding the gate electrode on the substrate, and forming a first gate insulating film, and forming the gate on the first gate insulating film. Forming an active layer in a region corresponding to the electrode, surrounding the active layer on the first gate insulating layer, and forming a second gate insulating layer, etching a region adjacent to the active layer in the second gate insulating layer, and forming a source contact hole; Forming a drain contact hole, a source electrode and a drain electrode spaced apart from each other on the second gate insulating layer, and forming the source electrode and the drain electrode to the inside of the source contact hole and the drain contact hole, respectively; Contacting the upper and lower portions of the source electrode and the drain electrode It characterized in that comprises a step of forming a passivation layer on the active layer thereon.

본 발명에 의하면, 다층의 게이트 절연막을 갖는 박막 트랜지스터에 있어서, 제1 게이트 절연막 상부에 바로 활성층이 형성됨으로써, 활성층 하부의 절연막의 두께가 두꺼워지지 않아 전하 충전량이 줄지 않게 된다.According to the present invention, in a thin film transistor having a multi-layered gate insulating film, the active layer is formed directly on the first gate insulating film, so that the thickness of the insulating film under the active layer is not thickened and the charge charge amount is not reduced.

그리고, 활성층과 절연막 사이에 또 다른 계면이 존재하지 않아 절연막의 분극이 방해를 받지않게 되고, 누설 전류를 방지할 수 있어 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다.In addition, since another interface does not exist between the active layer and the insulating layer, polarization of the insulating layer is not disturbed, and leakage current can be prevented, thereby reducing the electrical characteristics of the thin film transistor.

또한, 본 발명의 박막 트랜지스터는 다층 절연막을 사용하기 때문에, 배선 간 및 전극 간 절연 특성을 높일 수 있다.Moreover, since the thin film transistor of this invention uses a multilayer insulating film, the insulation characteristic between wiring and interelectrode can be improved.

이하, 도 2 내지 도 4를 참조하여 본 발명의 박막 트랜지스터 및 그 제조방법에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the thin film transistor of the present invention and a manufacturing method thereof will be described in detail with reference to FIGS. 2 to 4. In describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, terms to be described below are terms defined in consideration of functions in the present invention, and may be changed according to intention or custom of a user or an operator. Therefore, the definition should be made based on the contents throughout the specification.

도 2는 본 발명의 박막 트랜지스터의 일 실시예를 나타낸 단면도이다. 여기서, 박막 트랜지스터는 역 스태거드(Inverted Staggered) 구조이다.2 is a cross-sectional view illustrating an embodiment of a thin film transistor of the present invention. Here, the thin film transistor has an inverted staggered structure.

이에 도시된 바와 같이, 기판(100)상에 게이트 전극(110)과 픽셀 전극(120)이 상호 이격하여 형성되어 있고, 상기 기판(100) 상부에 상기 게이트 전극(110)을 감싸며 제1 게이트 절연막(130)이 형성되어 있고, 상기 제1 게이트 절연막(130) 상의 상기 게이트 전극(110)과 대응되는 영역에 활성층(140)이 형성되어 있고, 상기 제1 게이트 절연막(130) 상부에 상기 활성층(140)을 감싸며 제2 게이트 절연막(150)이 형성되며, 상기 제2 게이트 절연막(150)의 활성층(140)과 인접한 영역의 일부가 식각되어 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155)이 형성되어 있고, 상기 제2 게이트 절연막(150) 상부에 소스 전극(160)과 드레인 전극(170)이 상호 이격하여 형성되며, 상기 소스 전극(160) 및 드레인 전극(170)은 각각 상기 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155) 내부에 까지 형성되어 상기 활성층(140)과 각각 접속하여 있고, 상기 소스 전극(160) 및 드레인 전극(170) 상부와 상기 활성층(140) 상부에 패시베이션층(180)이 형성되어 있고, 상기 픽셀 전극(120)은 상부로부터 노출되어 이루어지는 것을 특징으로 한다.As shown in FIG. 2, the gate electrode 110 and the pixel electrode 120 are formed on the substrate 100 so as to be spaced apart from each other, and the first gate insulating layer is wrapped around the gate electrode 110 on the substrate 100. 130 is formed, an active layer 140 is formed in an area corresponding to the gate electrode 110 on the first gate insulating layer 130, and the active layer (top) is formed on the first gate insulating layer 130. The second gate insulating layer 150 is formed to surround the 140, and a portion of the region adjacent to the active layer 140 of the second gate insulating layer 150 is etched to form the source contact hole 151 and the drain contact hole 155. And a source electrode 160 and a drain electrode 170 spaced apart from each other on the second gate insulating layer 150, and the source electrode 160 and the drain electrode 170 are respectively formed in the source contact hole. 151 and the drain contact hole 155 inside the The passivation layer 180 is formed on the source electrode 160, the drain electrode 170, and the active layer 140, and the pixel electrode 120 is connected to the active layer 140, respectively. It is characterized by being exposed from.

이와 같이 구성된 본 발명의 박막 트랜지스터에 있어서, 상기 기판(100)은 유리, 석영, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트(Polyacrylate), 폴리이미드(Polyimide), 폴리에테르설폰(Polyethersulfone) 등 유연하지 않은 기판 또는 유연한 기판이 모두 사용될 수 있다.In the thin film transistor of the present invention configured as described above, the substrate 100 is made of glass, quartz, polyethylenenaphthalate, polycarbonate, polyethyleneterephthalate, polycarbonate, polyacrylate. Non-flexible substrates such as (polyacrylate), polyimide (Polyimide), polyethersulfone (polyethersulfone) or a flexible substrate can be used.

상기 게이트 전극(110), 소스 전극(160) 및 드레인 전극(170)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등으로 이루어진다.The gate electrode 110, the source electrode 160, and the drain electrode 170 may be formed of gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), and tantalum. Metals such as (Ta), molybdenum (Mo), tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), or metals such as indium tin oxide (ITO) and indium zinc oxide (IZO) Oxide and the like.

상기 제1 게이트 절연막(130) 및 제2 게이트 절연막(150)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 등의 산화막 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 등의 유기물로 이루어진다.The first gate insulating layer 130 and the second gate insulating layer 150 may be formed of an oxide film such as a silicon oxide film, a silicon nitride film, an aluminum oxide film, a tantalum oxide film, or a polyvinyl phenol, polyvinyl alcohol, or polyimide. It consists of organic substance, such as (Polyimide).

상기 활성층(140)은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 등의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 등의 유기물로 이루어진다.The active layer 140 may be formed of inorganic materials such as silicon (Si), germanium (Ge), zinc oxide (ZnO), indium zinc oxide (IZO), or pentacene series, polythiophene series, tetracene ( It consists of organic substances such as Tetracene series.

이와 같이, 본 발명은 게이트 전극(110) 상부에 제1 게이트 절연막(130), 활성층(140), 제2 게이트 절연막(150)을 순차적으로 형성함으로써, 박막 트랜지스터의 배선 간 , 전극 간 절연 특성을 향상시키기 위해 2층 이상의 절연막을 사용할 때 발생하는 활성층 및 절연막 사이의 또 다른 계면을 없앨 수 있으며, 그로 인해 박막 트랜지스터의 전기적 특성이 악화 되는 것을 방지할 수 있다.As described above, according to the present invention, the first gate insulating layer 130, the active layer 140, and the second gate insulating layer 150 are sequentially formed on the gate electrode 110, thereby improving insulation between wires and electrodes between the thin film transistors. Another interface between the active layer and the insulating film generated when using two or more insulating films for improvement can be eliminated, whereby the electrical characteristics of the thin film transistor can be prevented from deteriorating.

즉, 제1 게이트 절연막(130) 상부에 바로 활성층(140)이 형성됨으로써, 활성층(140) 하부의 절연막의 두께가 두꺼워지지 않아 전하 충전량이 줄지 않게 된다.That is, since the active layer 140 is formed directly on the first gate insulating layer 130, the thickness of the insulating layer under the active layer 140 does not become thick, and thus the charge charge amount does not decrease.

그리고, 활성층(140)과 절연막 사이에 또 다른 계면이 존재하지 않아 절연막의 분극이 방해를 받지않게 되고, 누설 전류를 방지할 수 있어 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다.In addition, since another interface does not exist between the active layer 140 and the insulating layer, polarization of the insulating layer is not disturbed, and leakage current can be prevented, thereby preventing the electrical characteristics of the thin film transistor from being lowered.

또한, 본 발명의 박막 트랜지스터는 다층 절연막을 사용하기 때문에, 배선 간 및 전극 간 절연 특성을 높일 수 있다.Moreover, since the thin film transistor of this invention uses a multilayer insulating film, the insulation characteristic between wiring and interelectrode can be improved.

도 3a 내지 도 3g는 본 발명의 박막 트랜지스터의 제조방법의 실시예를 나타낸 단면도이다.3A to 3G are cross-sectional views showing an embodiment of a method of manufacturing a thin film transistor of the present invention.

이에 도시된 바와 같이, 먼저 기판(100) 상에 게이트 전극(110)과 픽셀 전극(120)을 상호 이격하여 형성한다(도 3a).As shown in the drawing, first, the gate electrode 110 and the pixel electrode 120 are formed on the substrate 100 to be spaced apart from each other (FIG. 3A).

즉, 기판(100) 상부에 게이트 전극 물질 및 픽셀 전극 물질을 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 등의 방법으로 형성한다.That is, the gate electrode material and the pixel electrode material are deposited on the substrate 100 by vacuum deposition, chemical vapor deposition, organic vapor phase deposition, spin coating, and ink jet printing. It forms by the method of Printing, Offset Printing, etc.

여기서, 상기 게이트 전극 및 픽셀 전극 물질로는 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등을 사용할 수 있다.The gate electrode and the pixel electrode material may include gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), and molybdenum ( Metals such as Mo, tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), or metal oxides such as indium tin oxide (ITO) and indium zinc oxide (IZO).

그리고, 상기 게이트 전극 물질 및 픽셀 전극 물질 상부에 포토레지스트를 도포하고 패턴화한 후, 패턴된 포토레지스트를 식각 마스크로 하여 상기 게이트 전극 물질 및 픽셀 전극 물질을 식각함으로써, 상기 기판(100) 상부에 게이트 전극(110) 및 픽셀 전극(120)을 형성한다.After the photoresist is applied and patterned on the gate electrode material and the pixel electrode material, the gate electrode material and the pixel electrode material are etched using the patterned photoresist as an etch mask, thereby forming the photoresist on the substrate 100. The gate electrode 110 and the pixel electrode 120 are formed.

다음으로, 상기 기판(100) 상부에 상기 게이트 전극(110) 및 픽셀 전극(120)을 감싸며 제1 게이트 절연막(130)을 형성한다(도 3b).Next, the first gate insulating layer 130 is formed on the substrate 100 to surround the gate electrode 110 and the pixel electrode 120 (FIG. 3B).

상기 제1 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 등의 산화막 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 등의 유기물로 이루어진다.The first gate insulating layer 130 is formed of an oxide film such as a silicon oxide film, a silicon nitride film, an aluminum oxide film, a tantalum oxide film, or an organic material such as polyvinyl phenol, polyvinyl alcohol, or polyimide. .

상기 제1 게이트 절연막(130)은 상기 게이트 전극(110)을 이후에 형성될 소스 전극 및 드레인 전극과 전기적으로 절연시키는 역할을 한다.The first gate insulating layer 130 electrically insulates the gate electrode 110 from a source electrode and a drain electrode to be formed later.

이어서, 상기 제1 게이트 절연막(130) 상의 게이트 전극(110)과 대응되는 영역에 활성층(140)을 형성한다(도 3c).Next, an active layer 140 is formed in a region corresponding to the gate electrode 110 on the first gate insulating layer 130 (FIG. 3C).

상기 활성층(140)은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 등의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 등의 유기물로 이루어진다.The active layer 140 may be formed of inorganic materials such as silicon (Si), germanium (Ge), zinc oxide (ZnO), indium zinc oxide (IZO), or pentacene series, polythiophene series, tetracene ( It consists of organic substances such as Tetracene series.

이와 같이, 본 발명의 박막 트랜지스터는 제1 게이트 절연막(130)을 형성한 후, 상기 제1 게이트 절연막(130) 상부에 바로 활성층(140)을 형성하게 된다.As described above, in the thin film transistor of the present invention, after forming the first gate insulating layer 130, the active layer 140 is formed directly on the first gate insulating layer 130.

연이어, 상기 제1 게이트 절연막(130) 상부에 상기 활성층(140)을 감싸며 제2 게이트 절연막(150)을 형성한다(도 3d).Subsequently, the second gate insulating layer 150 is formed on the first gate insulating layer 130 to surround the active layer 140 (FIG. 3D).

상기 제2 게이트 절연막(150)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산 화막, 탄탈륨 산화막 등의 산화막 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 등의 유기물로 이루어진다.The second gate insulating layer 150 may be an oxide film such as a silicon oxide film, a silicon nitride film, an aluminum oxide film, or a tantalum oxide film, or an organic material such as polyvinyl phenol, polyvinyl alcohol, or polyimide. Is done.

상기 제2 게이트 절연막(150)은 상기 제1 게이트 절연막(130)과 동일한 물질로 이루어질 수도 있고, 제1 게이트 절연막(130)과는 다른 물질로 이루어질 수도 있다.The second gate insulating layer 150 may be made of the same material as the first gate insulating layer 130 or may be made of a material different from that of the first gate insulating layer 130.

그 후, 상기 제2 게이트 절연막(150)의 활성층(140)과 인접한 영역의 일부를 식각하여 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155)을 형성하고, 상기 픽셀 전극(120) 상부의 제1 게이트 절연막(130) 및 제2 게이트 절연막(150)을 식각하여 픽셀 컨택트 홀(157)을 형성한다(도 3e).Thereafter, a portion of the region adjacent to the active layer 140 of the second gate insulating layer 150 is etched to form a source contact hole 151 and a drain contact hole 155, and the upper portion of the pixel electrode 120 is formed. The first gate insulating layer 130 and the second gate insulating layer 150 are etched to form the pixel contact hole 157 (FIG. 3E).

이때, 건식 식각 또는 습식 식각 방법을 이용하여 상기 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155)과 픽셀 컨택트 홀(157)을 한번에 형성할 수도 있지만, 상기 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155)과 픽셀 컨택트 홀(157)은 식각하는 깊이가 서로 다르므로 두 장의 마스크를 이용하여 각각 형성할 수도 있다.In this case, the source contact hole 151, the drain contact hole 155, and the pixel contact hole 157 may be formed at a time by using a dry etching method or a wet etching method, but the source contact hole 151 and the drain contact hole may be formed at a time. Since the depth of etching 155 and the pixel contact hole 157 are different from each other, the pixel contact hole 157 may be formed using two masks.

여기서, 상기 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155)은 네거티브 마스크(Negative Mask)를 사용하여 형성하는 것이 이후에 소스 전극 및 드레인 전극이 형성될 때 활성층(140)과의 접속을 좋게 한다.In this case, the source contact hole 151 and the drain contact hole 155 are formed using a negative mask to facilitate the connection with the active layer 140 when the source electrode and the drain electrode are later formed. .

다음으로, 상기 제2 게이트 절연막(150) 상부에 소스 전극(160)과 드레인 전극(170)을 상호 이격하여 형성하되, 상기 소스 전극(160) 및 드레인 전극(170)을 각각 상기 소스 컨택트 홀(151) 및 드레인 컨택트 홀(155) 내부까지 형성하여 상기 활성층(140)과 접속하도록 한다(도 3f).Next, the source electrode 160 and the drain electrode 170 are formed to be spaced apart from each other on the second gate insulating layer 150, and the source electrode 160 and the drain electrode 170 are respectively formed in the source contact hole ( 151 and the drain contact hole 155 are formed to be connected to the active layer 140 (FIG. 3F).

상기 소스 전극(160) 및 드레인 전극(170)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등으로 이루어진다.The source electrode 160 and the drain electrode 170 are gold (Au), silver (Ag), chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), tantalum (Ta), molybdenum Metals such as denium (Mo), tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), or metal oxides such as indium tin oxide (ITO) and indium zinc oxide (IZO).

이어서, 상기 소스 전극(160) 및 드레인 전극(170) 상부와 상기 활성층(140) 상부에 패시베이션층(180)을 형성한다(도 3g).Subsequently, a passivation layer 180 is formed on the source electrode 160 and the drain electrode 170 and on the active layer 140 (FIG. 3G).

본 발명에 있어서, 상기 제1 게이트 절연막(130), 활성층(140), 제2 게이트 절연막(150), 소스 전극(160), 드레인 전극(170) 및 패시베이션층(180)은 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 등의 방법으로 형성한다.In the present invention, the first gate insulating layer 130, the active layer 140, the second gate insulating layer 150, the source electrode 160, the drain electrode 170 and the passivation layer 180 are vacuum deposited, chemical vapor phase. It is formed by a method such as chemical vapor deposition, organic vapor phase deposition, spin coating, ink jet printing, offset printing.

본 발명은 박막 트랜지스터의 다른 구조 예를 들면, 스태거드(Staggered), 코플라나(Coplanar), 역 코플라나(Inverted Coplanar) 구조에도 적용할 수 있다.The present invention can be applied to other structures of the thin film transistor, for example, staggered, coplanar, and inverted coplanar structures.

도 4는 본 발명의 박막 트랜지스터의 다른 실시예를 나타낸 단면도이다. 여기서 박막 트랜지스터는 코플라나(Coplanar) 구조이다.4 is a cross-sectional view showing another embodiment of the thin film transistor of the present invention. The thin film transistor has a coplanar structure.

이에 도시된 바와 같이, 기판(200)상에 활성층(210)이 형성되어 있고, 상기 기판(200) 상부에 상기 활성층(210)을 감싸며 제1 게이트 절연막(220)이 형성되어 있고, 상기 제1 게이트 절연막(220) 상의 활성층(210)과 대응되는 영역에 게이트 전극(230)이 형성되어 있고, 상기 제1 게이트 절연막(220) 상부에 상기 게이트 전극(230)을 감싸며 제2 게이트 절연막(240)이 형성되어 있고, 상기 활성층(210) 상부에는 상기 제1 게이트 절연막(220) 및 제2 게이트 절연막(240)을 관통하며 소스 컨택트 홀(255) 및 드레인 컨택트 홀(265)이 각각 형성되어 있고, 상기 제2 게이트 절연막(240) 상부에 소스 전극(250)과 드레인 전극(260)이 상호 이격하여 형성되며, 상기 소스 전극(250) 및 드레인 전극(260)은 각각 상기 소스 컨택트 홀(255) 및 드레인 컨택트 홀(265) 내부에까지 형성되어 상기 활성층(210)과 각각 접속하여 있고, 상기 소스 전극(250) 및 드레인 전극(260)과 제2 게이트 절연막(240) 상부에 패시베이션층(270)이 형성되어 이루어진다.As shown in the drawing, an active layer 210 is formed on the substrate 200, a first gate insulating layer 220 is formed on the substrate 200 to surround the active layer 210, and the first gate insulating layer 220 is formed on the substrate 200. The gate electrode 230 is formed in a region corresponding to the active layer 210 on the gate insulating layer 220, and the second gate insulating layer 240 is formed to surround the gate electrode 230 on the first gate insulating layer 220. And a source contact hole 255 and a drain contact hole 265 formed through the first gate insulating layer 220 and the second gate insulating layer 240, respectively, on the active layer 210. The source electrode 250 and the drain electrode 260 are formed to be spaced apart from each other on the second gate insulating layer 240, and the source electrode 250 and the drain electrode 260 are respectively formed of the source contact hole 255 and The active layer 210 is formed even inside the drain contact hole 265. Each connection is made by, and the passivation layer 270 above the source electrode 250 and drain electrode 260 and the second gate insulating film 240 is formed.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. Although the present invention has been described in detail with reference to exemplary embodiments above, those skilled in the art to which the present invention pertains can make various modifications to the above-described embodiments without departing from the scope of the present invention. I will understand.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

도 1은 종래의 이중 게이트 절연막을 갖는 박막 트랜지스터를 나타낸 단면도.1 is a cross-sectional view showing a thin film transistor having a conventional double gate insulating film.

도 2는 본 발명의 박막 트랜지스터의 일 실시예를 나타낸 단면도.2 is a cross-sectional view showing an embodiment of a thin film transistor of the present invention.

도 3a 내지 도 3g는 본 발명의 박막 트랜지스터의 제조방법의 실시예를 나타낸 단면도.3A to 3G are sectional views showing an embodiment of a method of manufacturing a thin film transistor of the present invention.

도 4는 본 발명의 박막 트랜지스터의 다른 실시예를 나타낸 단면도.4 is a cross-sectional view showing another embodiment of the thin film transistor of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200 : 기판 110, 230 : 게이트 전극100, 200: substrate 110, 230: gate electrode

120 : 픽셀 전극 130, 220 : 제1 게이트 절연막120: pixel electrode 130, 220: first gate insulating film

140, 210 : 활성층 150, 240 : 제2 게이트 절연막140 and 210: active layer 150 and 240: second gate insulating film

160, 250 : 소스 전극 170, 260 : 드레인 전극160, 250: source electrode 170, 260: drain electrode

180, 270 : 패시베이션층180, 270 passivation layer

Claims (7)

기판상에 형성된 게이트 전극;A gate electrode formed on the substrate; 상기 기판 상부에 상기 게이트 전극을 감싸며 형성된 제1 게이트 절연막;A first gate insulating layer formed to surround the gate electrode on the substrate; 상기 제1 게이트 절연막 상의 상기 게이트 전극과 대응되는 영역에 형성된 활성층;An active layer formed in a region corresponding to the gate electrode on the first gate insulating layer; 상기 제1 게이트 절연막 상부에 상기 활성층을 감싸며 형성되고, 상기 활성층과 인접한 영역의 일부가 식각되어 소스 컨택트 홀 및 드레인 컨택트 홀을 이루는 제2 게이트 절연막;A second gate insulating layer formed on the first gate insulating layer to surround the active layer, wherein a portion of the region adjacent to the active layer is etched to form a source contact hole and a drain contact hole; 상기 제2 게이트 절연막 상부에 상호 이격하여 형성되고, 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부에까지 형성되어 상기 활성층과 각각 접속하는 소스 전극 및 드레인 전극; 및A source electrode and a drain electrode formed on the second gate insulating layer and spaced apart from each other, and formed in the source contact hole and the drain contact hole to be connected to the active layer, respectively; And 상기 소스 전극 및 드레인 전극 상부와 상기 활성층 상부에 형성된 패시베이션층을 포함하여 이루어지는 박막 트랜지스터.And a passivation layer formed on the source electrode and the drain electrode and on the active layer. 기판상에 형성된 활성층;An active layer formed on the substrate; 상기 기판 상부에 상기 활성층을 감싸며 형성된 제1 게이트 절연막;A first gate insulating layer formed to surround the active layer on the substrate; 상기 제1 게이트 절연막 상의 활성층과 대응되는 영역에 형성된 게이트 전극;A gate electrode formed in a region corresponding to the active layer on the first gate insulating layer; 상기 제1 게이트 절연막 상부에 상기 게이트 전극을 감싸며 형성된 제2 게이트 절연막;A second gate insulating layer formed on the first gate insulating layer to surround the gate electrode; 상기 활성층 상부에 상기 제1 게이트 절연막 및 제2 게이트 절연막을 관통하며 형성된 소스 컨택트 홀 및 드레인 컨택트 홀;A source contact hole and a drain contact hole formed through the first gate insulating layer and the second gate insulating layer on the active layer; 상기 제2 게이트 절연막 상부에 상호 이격하여 형성되고, 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부에까지 형성되어 상기 활성층과 각각 접속하는 소스 전극 및 드레인 전극; 및A source electrode and a drain electrode formed on the second gate insulating layer and spaced apart from each other, and formed in the source contact hole and the drain contact hole to be connected to the active layer, respectively; And 상기 소스 전극 및 드레인 전극과 제2 게이트 절연막 상부에 형성된 패시베이션층을 포함하여 이루어지는 박막 트랜지스터.And a passivation layer formed on the source and drain electrodes and the second gate insulating layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 기판은,The substrate, 유리, 석영, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트(Polyacrylate), 폴리에테르설폰(Polyethersulfone), 폴리이미드(Polyimide) 중에서 선택된 어느 하나의 물질인 것을 특징으로 하는 박막 트랜지스터.Among glass, quartz, polyethylenenaphthalate, polycarbonate, polyethylene terephthalate, polycarbonate, polyacrylate, polyethersulfone, polyimide A thin film transistor, characterized in that any one material selected. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 게이트 절연막 및 제2 게이트 절연막은,The first gate insulating film and the second gate insulating film, 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 중에서 선택된 어느 하나의 물질 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 중에서 선택된 어느 하나의 물질인 것을 특징으로 하는 박막 트랜지스터.A material selected from a silicon oxide film, a silicon nitride film, an aluminum oxide film, and a tantalum oxide film, or any one material selected from polyvinyl phenol, polyvinyl alchol, and polyimide. Thin film transistor. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 활성층은,The active layer, 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 중에서 선택된 어느 하나의 유기물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.Inorganic or any one selected from silicon (Si), germanium (Ge), zinc oxide (ZnO) and indium zinc oxide (IZO), pentacene series, polythiophene series, and tetratracene series A thin film transistor comprising any one selected from among organic materials. 기판상에 게이트 전극을 형성하고, 상기 기판 상부에 상기 게이트 전극을 감싸며 제1 게이트 절연막을 형성하는 단계;Forming a gate electrode on a substrate, and forming a first gate insulating layer on the substrate to surround the gate electrode; 상기 제1 게이트 절연막 상의 상기 게이트 전극과 대응되는 영역에 활성층을 형성하고, 상기 제1 게이트 절연막 상부에 상기 활성층을 감싸며 제2 게이트 절연 막을 형성하는 단계;Forming an active layer in an area corresponding to the gate electrode on the first gate insulating film, and forming a second gate insulating film surrounding the active layer on the first gate insulating film; 상기 제2 게이트 절연막에서 상기 활성층과 인접한 영역을 식각하여 소스 컨택트 홀 및 드레인 컨택트 홀을 형성하는 단계;Etching a region adjacent to the active layer in the second gate insulating layer to form a source contact hole and a drain contact hole; 상기 제2 게이트 절연막 상부에 소스 전극과 드레인 전극을 상호 이격하여 형성하되, 상기 소스 전극 및 드레인 전극을 각각 상기 소스 컨택트 홀 및 드레인 컨택트 홀 내부까지 형성하여 상기 활성층과 접속하도록 하는 단계; 및Forming a source electrode and a drain electrode spaced apart from each other on the second gate insulating layer, wherein the source electrode and the drain electrode are formed inside the source contact hole and the drain contact hole, respectively, to be connected to the active layer; And 상기 소스 전극 및 드레인 전극 상부와 상기 활성층 상부에 패시베이션층을 형성하는 단계를 포함하여 이루어지는 박막 트랜지스터의 제조방법.And forming a passivation layer over the source electrode and the drain electrode and over the active layer. 제6항에 있어서,The method of claim 6, 상기 소스 컨택트 홀 및 드레인 컨택트 홀은 네거티브 마스크(Negative Mask)를 사용하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The source contact hole and the drain contact hole are formed using a negative mask (Negative Mask).
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