KR20090049533A - Method of manufacturing semiconductor device - Google Patents
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Abstract
반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상의 게이트 절연막 위에 전하저장층을 형성하는 단계, 전하저장층 상에 블로킹 절연층을 형성하는 단계, 블로킹 절연층 상에 전극층을 형성하는 단계를 포함하고, 블로킹 절연층을 형성하는 단계는 제1 온도 조건에서 하부 금속산화막을 형성하는 단계 및 제1 온도보다 낮은 제2 온도 조건에서 하부 금속산화막 상에 상부 금속산화막을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device is disclosed. A method of manufacturing a semiconductor device according to the present invention includes forming a charge storage layer on a gate insulating film on a semiconductor substrate, forming a blocking insulating layer on the charge storage layer, and forming an electrode layer on the blocking insulating layer; The forming of the blocking insulating layer may include forming a lower metal oxide film at a first temperature condition and forming an upper metal oxide film on the lower metal oxide film at a second temperature condition lower than the first temperature.
블로킹 절연층, 시드층, 금속산화막, 비휘발성 메모리 소자 Blocking insulating layer, seed layer, metal oxide film, nonvolatile memory device
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속산화막을 포함하는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a metal oxide film.
전자 산업의 비약적인 발전에 따라서, 반도체 소자는 고속화, 고집적화 및 대용량화를 거듭하고 있다. 따라서 종래 반도체 소자의 제조에 사용되는 재료로는 요구되는 특성을 만족시킬 수 없게 되고 있고, 새로운 재료의 도입이 필연적이 되고 있다. 그러나 새로운 재료를 기존의 반도체 공정에 적용하는 경우, 공정 조건 및 재료의 특성으로 인하여 원하는 반도체 소자의 특성을 얻는데 어려움을 겪고 있다.BACKGROUND With the rapid development of the electronics industry, semiconductor devices have increased in speed, high integration and large capacity. Therefore, the material used for manufacturing a conventional semiconductor device cannot satisfy the required characteristics, and introduction of new materials is inevitable. However, when a new material is applied to an existing semiconductor process, it is difficult to obtain desired semiconductor device characteristics due to process conditions and material properties.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 금속산화막을 포함하는 반도체 소자에 있어서, 표면 거칠기를 줄이고, 하부층의 산화를 최소화시키도록 열 버짓(budget)을 줄이는 금속산화막의 형성하는 방법을 포함하는 반도체 소자의 제조 방법을 제공하는 데에 있다.SUMMARY OF THE INVENTION In order to solve the above problem, the present invention provides a semiconductor device including a metal oxide film, the method including forming a metal oxide film to reduce surface roughness and reduce thermal budget to minimize oxidation of an underlying layer. It is providing the manufacturing method of a semiconductor element.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다. In order to achieve the above technical problem, the present invention provides a method for manufacturing a semiconductor device as follows.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판상의 게이트 절연막 위에 전하저장층을 형성하는 단계, 상기 전하저장층 상에 블로킹 절연층을 형성하는 단계 및 상기 블로킹 절연층 상에 전극층을 형성하는 단계를 포함하고, 상기 블로킹 절연층을 형성하는 단계는 제1 온도 조건에서 하부 금속산화막을 형성하는 단계 및 상기 제1 온도보다 낮은 제2 온도 조건에서 상기 하부 금속산화막 상에 상부 금속산화막을 형성하는 단계를 포함한다. In a method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a charge storage layer on the gate insulating film on the semiconductor substrate, forming a blocking insulating layer on the charge storage layer and forming an electrode layer on the blocking insulating layer The forming of the blocking insulating layer may include forming a lower metal oxide film at a first temperature condition and forming an upper metal oxide film on the lower metal oxide film at a second temperature condition lower than the first temperature. It includes a step.
상기 하부 금속산화막을 형성하는 단계는 상기 하부 금속산화막을 결정화된 상태(in-situ crystalline)로 형성할 수 있다. The forming of the lower metal oxide layer may form the lower metal oxide layer in an in-situ crystalline state.
상기 상부 금속산화막을 형성하는 단계는 상기 하부 금속산화막을 시드로 하여 상기 상부 금속산화막을 결정화된 상태로 형성할 수 있다. In the forming of the upper metal oxide layer, the upper metal oxide layer may be formed in a crystallized state using the lower metal oxide layer as a seed.
상기 상부 금속산화막을 형성하는 단계는 상기 상부 금속산화막을 비정질 상 태로 형성하고, 상기 블로킹 절연층을 형성하는 단계는 상기 상부 금속산화막이 결정화되도록 열처리하는 단계를 포함할 수 있다. 이 경우, 상기 상부 금속산화막이 결정화되도록 열처리하는 단계는 상기 하부 금속산화막이 시드로 작용하여 상기 상부 금속산화막을 결정화시킬 수 있다. The forming of the upper metal oxide layer may include forming the upper metal oxide layer in an amorphous state, and forming the blocking insulating layer may include heat treating the upper metal oxide layer to crystallize. In this case, the step of heat treatment such that the upper metal oxide film is crystallized, the lower metal oxide film may act as a seed to crystallize the upper metal oxide film.
상기 제1 금속산화막 및 상기 제2 금속산화막은 삼염화알루미늄(AlCl3)를 전구체로 이용하여 형성할 수 있다. The first metal oxide film and the second metal oxide film may be formed using aluminum trichloride (AlCl 3 ) as a precursor.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판상의 게이트 절연막 위에 전하저장층을 형성하는 단계, 상기 전하저장층 상에 블로킹 절연층을 형성하는 단계 및 상기 블로킹 절연층 상에 전극층을 형성하는 단계를 포함하고, 상기 블로킹 절연층을 형성하는 단계는 결정화된 상태로 하부 금속산화막을 형성하는 단계, 상기 하부 금속산화막 상에 비정질 상태의 중간 절연층을 형성하는 단계 및 상기 중간 절연층 상에 상부 금속산화막을 형성하는 단계를 포함한다. In another embodiment, a method of manufacturing a semiconductor device includes forming a charge storage layer on a gate insulating layer on a semiconductor substrate, forming a blocking insulating layer on the charge storage layer, and forming an electrode layer on the blocking insulating layer. The forming of the blocking insulating layer may include forming a lower metal oxide layer in a crystallized state, forming an intermediate insulating layer in an amorphous state on the lower metal oxide layer, and forming the blocking insulating layer on the intermediate insulating layer. Forming an upper metal oxide film on the substrate.
상기 중간 절연층은 상기 하부 금속산화막 및 상기 상부 금속산화막보다 낮은 유전율을 가질 수 있다. The intermediate insulating layer may have a lower dielectric constant than the lower metal oxide layer and the upper metal oxide layer.
상기 상부 금속산화막을 형성하는 단계는 상기 상부 금속산화막을 비정질 상태로 형성하고, 상기 블로킹 절연층을 형성하는 단계는 상기 상부 금속산화막이 결정화되도록 열처리하는 단계를 포함할 수 있다. The forming of the upper metal oxide layer may include forming the upper metal oxide layer in an amorphous state, and forming the blocking insulating layer may include heat treating the upper metal oxide layer to crystallize.
상기 상부 금속산화막을 형성하는 단계는, 비정질 상태의 제1 상부 금속산화막을 형성하는 단계 및 결정화된 상태로 제2 상부 금속산화막을 형성하는 단계를 포함할 수 있다. The forming of the upper metal oxide layer may include forming a first upper metal oxide layer in an amorphous state and forming a second upper metal oxide layer in a crystallized state.
본 발명에 따른 반도체 소자의 제조 방법은 금속산화막을 포함하는 블로킹 절연층을 열 버짓(budget)을 최소화하여 형성할 수 있다. 따라서 고온의 열처리를 장시간에 걸쳐서 할 경우 발생할 수 있는 반도체 기판 자체의 휘어짐 및 기 형성된 소자의 특성 및 구조의 변형을 방지할 수 있어, 고신뢰성 및 고성능을 가지는 반도체 소자의 제조가 가능하다. In the method of manufacturing a semiconductor device according to the present invention, a blocking insulating layer including a metal oxide film may be formed by minimizing thermal budget. Therefore, it is possible to prevent the bending of the semiconductor substrate itself and the deformation of the characteristics and structure of the pre-formed device, which may occur when the high temperature heat treatment is performed for a long time, and thus the semiconductor device having high reliability and high performance can be manufactured.
또한 금속산화막을 형성하는 동안, 상대적으로 저온에서 공정 진행을 하거나 고온의 공정 진행을 하는 시간이 감소하므로, 블로킹 절연층의 표면 거칠기(roughness)를 줄일 수 있고 막의 두께를 미세하게 조절할 수 있다. 이를 통하여 표면 거칠기로 인하여 발생할 수 있는 리텐션 특성의 저하를 방지할 수 있다. In addition, during the formation of the metal oxide film, the process time at a relatively low temperature or a high temperature process is reduced, so that the surface roughness of the blocking insulating layer can be reduced and the thickness of the film can be finely controlled. This may prevent degradation of retention characteristics that may occur due to surface roughness.
또한 결정화된 금속산화막을 형성하는데 필요한 고온 공정의 적용이 어려운 원자층 증착 공정이 적용이 가능한 저온에서 결정화된 금속산화막을 형성할 수 있는바, 표면 거칠기가 더욱 개선된 블로킹 절연층의 형성이 가능하다. In addition, the crystallized metal oxide film can be formed at a low temperature to which an atomic layer deposition process, which is difficult to apply the high temperature process required to form the crystallized metal oxide film, can be formed. Thus, a blocking insulating layer having improved surface roughness can be formed. .
이하, 본 발명의 실시예들에 따른 불휘발성 반도체 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위 한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, a method of manufacturing a nonvolatile semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention. That is, specific structural to functional descriptions are merely illustrated for the purpose of describing the embodiments of the present invention, and the embodiments of the present invention may be embodied in various forms and should be interpreted as being limited to the embodiments described herein. It should not be. It is not to be limited by the embodiments described in the text, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Terms such as first and second may be used to describe various components, but such components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.When a component is said to be "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may exist in the middle. Will be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it will be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between" or "neighboring to" and "directly neighboring", will likewise be interpreted.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구 비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, the terms "comprise" or "comprise" are intended to indicate that there is a feature, number, step, action, component, or combination thereof that is described, and that one or more other features or numbers are present. It will be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries are to be interpreted as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined in this application. .
도 1 내지 도 3는 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 진행 단계에 따라 보여주는 단면도들이다. 1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1은 본 발명의 실시 예에 따른 게이트 절연막이 형성된 기판 상에 전하저장층을 형성한 단계를 보여주는 단면도이다. 1 is a cross-sectional view illustrating a step of forming a charge storage layer on a substrate on which a gate insulating film is formed according to an exemplary embodiment of the present invention.
도 1을 참조하면, 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다. 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 장치 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다. 또한 상기 단위 소자들을 분리하기 위한 소자 분리막(미도시)들이 형성되어 있을 수 있다. 예를 들면, 상기 소자 분리막들은 실리콘 부분 산화(LOCal Oxidation of Siliocn : LOCOS) 공정 또는 쉘로우 트렌치 소자 분리(Shallow Trench Isolation : STI) 공정 에 의하여 형성될 수 있다. 상기 단위 소자들을 덮고 있는 층간절연막(미도시)이 기판(100) 상면에 형성되어 있을 수 있다. 또한, 기판(100)의 상면에는 상기 층간절연막을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시)이 노출되어 있을 수 있다. 또한 상기 단위 소자들 또는 상기 도전 영역들을 연결하는 도전 라인들(미도시)이 형성되어 있을 수 있다. Referring to FIG. 1, the
기판(100) 상에는 게이트 절연막(200)을 형성한다. 게이트 절연막(200)은 터널링 작용을 일으킬 수 있도록 형성한다. 게이트 절연막(200)은 예를 들면, 10Å 내지 100Å의 두께를 가지도록 형성할 수 있다. 게이트 절연막(200)은 예를 들면, 열 산화 공정 또는 화학 기상 증착 공정을 통해 형성될 수 있는 실리콘 산화막(SiO2), 하프늄이나 지르코늄의 산화막 등 고유전막 또는 강유전체(ferroelectric)인 절연막을 포함할 수 있다. The
게이트 절연막(200) 상에는 전하저장층(300)을 형성한다. 전하저장층(300)은 20Å 내지 200Å의 두께를 가지도록 형성할 수 있다. 전하저장층(300)은 크게 2가지 종류로 구분하여 형성할 수 있다. 전하저장층(300)으로 도전체를 사용하는 경우, 전하저장층(300)은 부유 게이트(floating gate)의 역할을 한다. 이 경우 형성하고자 하는 반도체 소자는 부유 게이트형 메모리 소자가 될 수 있다. 부유 게이트의 역할을 하는 전하저장층(300)은 예를 들면, 도핑된 폴리실리콘 또는 금속을 포함하는 도전체를 포함할 수 있다. The
반면에 전하저장층(300)으로 절연체를 사용하는 경우, 전하저장층(300)은 전 하저장 절연막의 역할을 한다. 이 경우 형성하고자 하는 전하저장층(300)은 부유 트랩(floating trap)의 역할을 한다. 이 경우 형성하고자 하는 반도체 소자는 부유 트랩형 메모리 소자가 될 수 있다. 부유 트랩의 역할을 하는 전하저장층(300)은 예를 들면, 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드막과 같은 질화막을 포함할 수 있으며, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD) 공정을 통해 형성될 수 있다. 또는 부유 트랩의 역할을 하는 전하저장층(300)은 예를 들면, 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질인 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 구체적으로 예를 들면, 부유 트랩의 역할을 하는 전하저장층(300)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등의 금속을 포함할 수 있다. On the other hand, when an insulator is used as the
전하저장층(300)은 도전체 또는 절연체만으로 형성될 수도 있고, 이들을 포함하는 다층막으로 형성할 수도 있다. 예를 들면 전하저장층(300)은 질화막과 산화막의 다층막일 수 있다. The
도 2는 본 발명의 실시 예에 따른 하부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 2 is a cross-sectional view illustrating a step of forming a lower metal oxide film according to an embodiment of the present invention.
도 2를 참조하면, 전하저장층(300) 상에 금속 전구체 및 제1 산화제를 포함하는 반응 소스를 주입하여, 상기 금속 전구체와 상기 제1 산화제의 반응으로 하부 금속산화막(410)이 형성된다. 하부 금속산화막(410)은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al) 또는 란탄 계열 원소(Ln)의 산화물일 수 있다. 여기서, 상기 란탄 계열 원소(Ln)는 란타늄(La), 세륨(Ce), 프라세오짐(Pr), 네오디뮴(Nd), 사마리움(Sm), 유우로피움(Eu), 가돌리늄(Gd), 테르비움(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)을 포함한다. Referring to FIG. 2, a reaction source including a metal precursor and a first oxidant is injected onto the
예를 들어, 하부 금속산화막(410)은 알루미늄(Al)의 산화물인 알루미늄 산화막(알루미나, Al2O3)일 수 있으며, 이 경우 상기 금속 전구체는 삼염화알루미늄(AlCl3)일 수 있다. 그러나 이에 한정되지는 않는다. 상기 제1 산화제는 예를 들면, 이산화탄소(CO2), 이산화탄소(CO2) 및 수소(H2), 산소(O2), 오존(O3) 또는 수증기(H2O)를 사용할 수도 있다. 하부 금속산화막(410)은 예를 들면, 약 10Torr 내지 약 25Torr 정도의 압력과 제1 온도를 갖는 공정 챔버 내에서 화학 기상 증착 공정 또는 원자층 증착 공정을 수행하여 형성할 수 있다. For example, the lower
하부 금속산화막(410)은 결정화된 상태로 형성(in-situ crystalline)될 수 있는 고온 조건에서 형성할 수 있다. 금속산화막의 종류, 하부 기판 또는 공정 조건에 따라서 차이가 있을 수 있으나, 예를 들면 알루미늄 산화막(Al2O3)의 경우 800℃ 내외에서 결정화된 상태로 형성할 수 있고, 하프늄 산화막(HfO2)의 경우 900℃ 내외에서 결정화된 상태로 형성할 수 있다. 하부 금속산화막(410)을 형성하는 온도 조건이 800℃ 미만일 경우, 하부 금속산화막(410)의 결정화가 진행되기 어려우며, 온도 조건이 1,300℃를 초과할 경우에는 하부 금속산화막(410)의 결정화는 빠르게 진행되지만 기술적으로 고온을 유지시키기 어려운 문제가 발생한다. 따라서 하부 금속산화막(410)은 예를 들면, 800℃ 내지 1300℃의 제1 온도 조건에서 형성할 수 있다.The lower
여기에서 결정화된 상태로 형성한다는 것은, 금속산화막을 형성한 후 열처리 등을 통하여 금속산화막을 결정화시키는 것이 아니라, 금속산화막을 증착 또는 성장시켜 형성하는 과정에서 결정화된 상태로 바로 증착 또는 성장되는 것을 의미한다. Forming in the crystallized state herein means that the metal oxide film is not crystallized through heat treatment after forming the metal oxide film, but is directly deposited or grown in the crystallized state in the process of depositing or growing the metal oxide film. do.
또한 하부 금속산화막(410)은 시드로 사용하도록, 형성하고자 하는 블로킹 절연층에 비하여 얇게 형성할 수 있다. 하부 금속산화막(410)의 두께는 예를 들면, 5Å 내지 150Å이 되도록 형성할 수 있다. In addition, the lower
이하, 본 발명의 실시 예에 따라 전하저장층(300) 상에 알루미늄 산화물을 포함하는 하부 금속산화막(410)을 화학 기상 증착 공정을 통해 형성하는 방법을 상세하게 설명한다. Hereinafter, a method of forming the lower
먼저, 전하저장층(300)이 형성된 기판(100)을 화학 기상 증착 공정을 수행하기 위한 공정 챔버(도시되지 않음) 내에 위치시킨다. 이때, 상기 공정 챔버는 약 800℃ 내지 약 1,300℃ 정도의 온도로 유지될 수 있다. 상기 공정 챔버의 온도가 약 800℃ 미만일 경우, 하부 금속산화막(410)의 결정화가 진행되기 어려우며, 상기 공정 챔버의 온도가 약 1,300℃를 초과할 경우에는 하부 금속산화막(410)의 결정화 가 빠르게 진행되지만 기술적으로 이러한 고온을 유지시키기 어려운 문제가 발생한다. 따라서, 상기 공정 챔버의 온도는 예를 들면, 약 850℃ 내지 약 950℃ 정도로 조절될 수 있다. 또한, 상기 공정 챔버의 압력은 예를 들면, 약 10Torr 내지 약 25Torr 정도로 유지될 수 있다. 예를 들면, 상기 공정 챔버 내의 압력은 약 15Torr 내지 약 20Torr 정도로 조절될 수 있다. 상기 공정 챔버는 예를 들면, 약 900℃ 정도의 온도 및 약 15Torr 정도의 압력으로 유지될 수 있다.First, the
상기 공정 챔버 내에 로딩된 기판(100) 상으로 알루미늄을 포함하는 금속 전구체 및 제1 산화제를 제공하여 전하저장층(300) 상에 하부 알루미늄 산화막을 형성할 수 있다. 상기 금속 전구체는 질소 가스 또는 아르곤 가스와 같은 캐리어 가스에 의해 운반될 수 있다. 여기서, 상기 알루미늄을 포함하는 금속 전구체 및 캐리어 가스는 약 0.05slm 내지 약 0.30slm 정도의 유량으로 기판(100) 상으로 제공될 수 있다. 또한, 상기 알루미늄을 포함하는 금속 전구체는 액체 전달 시스템(liquid delivery system: LDS) 또는 버블러 시스템(bubbler system)을 이용하여 제공될 수 있다. A lower aluminum oxide layer may be formed on the
본 발명의 실시예들에 있어서, 상기 알루미늄을 포함하는 금속 전구체는 염화알루미늄(AlCl3)을 포함할 수 있다. 알루미늄을 포함하는 금속 전구체로서, 기존에 사용되었던 TMA(trimethyl aluminium, Al(CH3)3)나 TEA(triethyl aluminium, Al(C2H5)3)는 약 400℃이상의 고온에서 분해되기 때문에, 적절한 특성의 하부 금속산화막(410)을 형성하기 위해서는 고온에 안정한 삼염화알루미늄(AlCl3)을 포함하는 알루미늄 전구체를 사용할 수 있다. 또한, 상기 제1 산화제는, 이산화탄소, 이산화탄소와 수소의 혼합가스(CO2/H2), 오존(O3), 산소(O2), 수증기(H2O) 등을 포함할 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라 서로 혼합되어 사용될 수도 있다. 예를 들면, 전하저장층(300) 상으로 상기 알루미늄을 포함하는 전구체로로서 삼염화알루미늄(AlCl3) 가스를 약 0.1slm 정도의 유량으로 제공하고, 상기 제1 산화제로서 이산화탄소와 수소의 혼합가스(CO2/H2)를 제공할 수 있다. 이때, 상기 제1 산화제 내의 이산화탄소와 수소의 유량비는 약 1:1 정도가 될 수 있다. 예를 들면, 상기 제1 산화제는 각기 약 2L 내지 약 10L 정도의 이산화탄소와 수소를 포함할 수 있다. 상기 알루미늄 전구체와 제1 산화제의 반응에 따라 전하저장층(300) 상에는 알루미늄 산화물을 포함하는 하부 금속산화막(410)이 형성될 수 있다. 예를 들면, 하부 금속산화막(410)은 전하저장층(300)의 상면을 기준으로 약 5Å 내지 약 150Å 정도의 두께로 형성될 수 있다.In embodiments of the present invention, the metal precursor including aluminum may include aluminum chloride (AlCl 3 ). As a metal precursor including aluminum, conventionally used TMA (trimethyl aluminum, Al (CH 3 ) 3 ) or TEA (triethyl aluminum, Al (C 2 H 5 ) 3 ) are decomposed at a high temperature of about 400 ℃ or more, In order to form the lower
도 3은 본 발명의 실시 예에 따른 하부 금속산화막 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 3 is a cross-sectional view illustrating a step of forming an upper metal oxide film on a lower metal oxide film according to an embodiment of the present invention.
도 3을 참조하면, 하부 금속산화막(410)을 시드로 하여 상부 금속산화막(420)이 결정화된 상태로 형성되도록 한다. 상부 금속산화막(420)은 상부 금속산화막(410) 상에 금속 전구체 및 제2 산화제를 포함하는 반응 소스를 주입하여, 결정화된 하부 금속산화막(410)을 시드(seed)로 하여 상기 금속 전구체와 상기 제2 산화제의 반응으로 형성된다. 상부 금속산화막(420)은 하부 금속산화막(410)과 동 일한 원소의 산화물일 수 있다. 즉, 상부 금속산화막(420)은 하부 금속산화막(420)과 마찬가지로 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al) 또는 란탄 계열 원소(Ln)의 산화물일 수 있다. 여기서, 상기 란탄 계열 원소(Ln)는 란타늄(La), 세륨(Ce), 프라세오짐(Pr), 네오디뮴(Nd), 사마리움(Sm), 유우로피움(Eu), 가돌리늄(Gd), 테르비움(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)이다. Referring to FIG. 3, the upper
예를 들어, 하부 금속산화막(410)이 알루미늄(Al)의 산화물인 알루미늄 산화막(알루미나, Al2O3)인 경우, 상부 금속산화막(420)은 상기 금속 전구체으로 삼염화알루미늄(AlCl3)을 사용하여 알루미늄 산화막으로 형성할 수 있다. 그러나 하부 금속산화막(410)과 상부 금속산화막(420)은 반드시 같은 원소의 산화막에 한정되지는 않으며, 격자상수가 유사한 서로 다른 금속산화막일 수도 있다. For example, when the lower
이미 결정화된 하부 금속산화막(410)을 시드로 하여 상부 금속산화막(420)을 형성하므로, 하부 금속산화막(410)을 형성하는 경우의 공정 온도인 상기 제1 온도보다 더 낮은 온도 조건인 제2 온도에서 상부 금속산화막(420)이 결정상태로 형성되도록 할 수 있다. 금속산화막의 종류, 하부 기판 또는 공정 조건에 따라서 차이가 있을 수 있으나, 예를 들면 시드가 없이 형성하는 경우에 있어서, 알루미늄 산화막(Al2O3)의 경우 800℃ 내외에서 결정화된 상태로 형성할 수 있고, 하프늄 산화막(HfO2)의 경우 900℃ 내외에서 결정화된 상태로 형성할 수 있다. 따라서 상부 금속산화막(420)은 800℃ 또는 900℃보다 낮은 온도에서 형성할 수 있다. 그러나 너 무 낮은 온도에서는 하부 금속산화막(410)을 시드로 사용하여도 상부 금속산화막(420)을 결정화된 상태로 형성할 수 없으므로 상부 금속산화막(420)은 500℃ 내지 950℃인 제2 온도 조건에서 형성할 수 있다. 특히 원자층 증착 방식으로 상부 금속산화막(420)을 형성하는 경우, 너무 높은 온도에서는 적용이 불가능하므로 500℃ 내지 700℃의 온도 조건에서 형성하는 것이 바람직하다. Since the upper
예를 들어, 하부 금속산화막(410)을 800℃의 온도 조건에서 형성하는 경우, 상부 금속산화막(420)은 800℃ 미만의 온도 조건에서 형성할 수 있다. 또한 예를 들어, 하부 금속산화막(410)은 950℃가 넘는 온도 조건에서 형성하는 경우, 상부 금속산화막(420)은 950℃ 이하의 온도 조건에서 형성할 수 있다. For example, when the lower
이에 따라 상부 금속산화막(420)이 결정화된 상태로 형성되기 위한 공정의 열 부담(heat budget)을 크게 감소시킬 수 있다. 또한, 결정화된 하부 금속산화막(410)이 하부에 위치하여 산소 원자 이동의 배리어 역할을 하므로 상부 금속산화막(420)의 형성 공정에서 산소 확산에 의한 하부층의 산화 문제를 해결할 수 있다. Accordingly, the heat budget of the process for forming the upper
상부 금속산화막(420)을 형성하는 경우의 상기 제2 산화제는 예를 들면, 이산화탄소(CO2), 이산화탄소(CO2) 및 수소(H2), 산소(O2), 오존(O3) 또는 수증기(H2O)일 수 있다. 이때 하부 금속산화막(420)을 형성하는 경우의 상기 제1 산화제를 사용할 수도 있지만, 다른 산화제를 사용할 수도 있다. 산화력이 큰 산화제를 사용하여 금속산화막을 형성하는 경우, 하층을 산화시키거나 두께 산포가 크게 나타날 수 있다. 반면에 산화력이 큰 산화제를 사용하여 금속산화막을 형성하는 경우, 결정성 이 떨어질 수가 있다. 따라서 하층의 산화, 두께 산포, 또는 결정성 등을 고려하여 상기 제1 산화제 및 상기 제2 산화제를 선택적으로 채택 가능하다. In the case of forming the upper
하부 금속산화막(410) 및 상부 금속산화막(420)으로 이루어지는 블로킹 절연층(400)은 50Å 내지 400Å의 두께를 가지도록 형성할 수 있다. 이때 상부 금속산화막(420)을 블로킹 절연층(400)의 두께에서 시드로 사용하는 하부 금속산화막(410)의 두께를 제외한 두께로 형성하는 것도 가능하지만, 시드로 사용하는 하부 금속산화막(410) 및 상부 금속산화막(420)의 다층막을 복수회 반복하여 블로킹 절연층(400)을 형성하는 것도 가능하다. The blocking insulating
즉, 도시하지는 않았으나, 상대적으로 고온의 조건에서 하부 금속산화막(410)을 형성하고 하부 금속산화막(410)을 시드로 상대적으로 저온의 조건에서 상부 금속산화막(420)을 형성한 후, 다시 상대적으로 고온의 조건에서 다른 하부 금속산화막을 형성하고 상기 다른 하부 금속산화막을 시드로 다시 상대적으로 저온의 온도에서 다른 상부 금속산화막을 형성하여 블로킹 절연층(400)을 형성하거나, 3회 이상 하부 금속산화막 및 상부 금속산화막을 반복 형성하는 것도 가능하다. 이 경우, 두꺼운 블로킹 절연층(400)을 형성하고자 하는 경우, 하부 금속산화막(410)을 시드로 상대적으로 저온의 조건에서 상부 금속산화막을 형성하는 도중에 결정성이 떨어지는 것을 방지할 수 있다. That is, although not shown, the lower
도 4b은 본 발명의 실시 예에 따라 형성한 블로킹 절연층을 통상의 블로킹 절연층인 도 4a과 비교하기 위한 주사전자현미경 사진이다. 도 4a 및 도 4b는 모두 금속산화막 전구제로 삼염화알루미늄(AlCl3)을 사용하여 동일한 온도 조건(750℃)에서 동일한 산화제를 사용하여 형성된 알루미늄 산화막을 보이고 있다. 4B is a scanning electron micrograph for comparing the blocking insulating layer formed according to the embodiment of the present invention with FIG. 4A, which is a typical blocking insulating layer. 4A and 4B show an aluminum oxide film formed using the same oxidant under the same temperature condition (750 ° C.) using aluminum trichloride (AlCl 3 ) as the metal oxide film precursor.
도 4a를 참조하면, 750℃에서 형성한 알루미늄 산화막은 결정화가 이루어지지 않은 비정질의 모습을 보인다. 반면에 도 4b를 참조하면, 하부 금속산화막으로 900℃에서 형성한 알루미늄 산화막을 시드로 이용하여 상부 금속산화막으로 750℃에서 형성한 알루미늄 산화막은 동일한 온도 조건임에도 불구하고 결정화된 상태로 형성된 모습을 보인다. Referring to FIG. 4A, the aluminum oxide film formed at 750 ° C. exhibits an amorphous state without crystallization. On the other hand, referring to Figure 4b, using the aluminum oxide film formed at 900 ℃ as a lower metal oxide film as a seed, the aluminum oxide film formed at 750 ℃ as an upper metal oxide film is formed in a crystallized state despite the same temperature conditions .
도 4c는 본 발명의 실시 예에 따라 형성한 블로킹 절연층을 나타내는 주사전자현미경 사진이다. 4C is a scanning electron micrograph showing a blocking insulating layer formed in accordance with an embodiment of the present invention.
도 4c를 참조하면, 도 4b의 블로킹 절연층과 비교하여 도 4c의 블로킹 절연층은 표면 거칠기(roughness)가 개선되었음은 알 수 있다. 도 4b는 상부 금속산화막으로 화학 기상 증착(CVD) 방식에 의한 알루미늄 산화막을 750℃에서 형성한 것이고, 도 4c는 상부 금속산화막으로 원자층 증착(ALD, Atomic Layer Deposition) 방식에 의한 알루미늄 산화막을 600℃에서 형성한 것이다. 도 4b 및 도 4c는 하부 금속산화막으로 모두 900℃에서 알루미늄 산화막을 형성하여 시드로 사용하고 있다. Referring to FIG. 4C, it can be seen that the blocking insulating layer of FIG. 4C has improved surface roughness compared to the blocking insulating layer of FIG. 4B. FIG. 4B shows an aluminum oxide film formed by chemical vapor deposition (CVD) at 750 ° C. as an upper metal oxide film, and FIG. 4C shows an aluminum oxide film formed by atomic layer deposition (ALD) as an upper metal oxide film. It was formed at ℃. 4B and 4C show an aluminum oxide film formed at 900 ° C. as a lower metal oxide film and used as a seed.
일반적으로 상대적으로 저온에서 형성한 결정화된 금속산화막이 상대적으로 고온에서 형성한 금속산화막에 비하여 표면 거칠기가 개선된다. 또한 원자층 증착 방식에 의하여 증착을 할 경우에는 동일 온도 조건에서 화학 기상 증착 방식에 의 하여 증착한 금속산화막보다 표면 거칠기는 더욱 개선이 된다. 그러나 화학 기상 증착 방식과는 달리, 원자층 증착 방식은 흡착 방식에 의하여 금속산화막을 형성시키기 때문에 700℃ 이상의 고온에서는 흡착이 이루어지지 못하여 적용이 불가능하다. 따라서 원자층 증착 방식이 사용 가능한 온도 조건에서는 결정화된 하부 금속산화막을 시드로 사용하지 않는 경우, 금속산화막을 결정화된 상태로 형성하기 어렵다.In general, the surface roughness of the crystallized metal oxide film formed at a relatively low temperature is improved compared to the metal oxide film formed at a relatively high temperature. In addition, in the case of deposition by the atomic layer deposition method, the surface roughness is more improved than the metal oxide film deposited by the chemical vapor deposition method at the same temperature conditions. However, unlike chemical vapor deposition, the atomic layer deposition forms a metal oxide film by an adsorption method, so adsorption cannot be performed at a high temperature of 700 ° C. or higher. Therefore, it is difficult to form the metal oxide film in the crystallized state when the crystallized lower metal oxide film is not used as the seed under the temperature condition in which the atomic layer deposition method can be used.
도 5는 시드의 유무 및 시드의 형성 온도에 따른 알루미늄 산화막의 XRD 분석 결과를 나타낸 그래프이다. 5 is a graph showing the XRD analysis results of the aluminum oxide film according to the presence or absence of the seed and the formation temperature of the seed.
도 5를 참조하면, 시드로 사용되는 하부 금속산화막을 형성하지 않고 실리콘 질화막(SiN) 상에 750℃의 온도 조건으로 알루미늄 산화막을 형성한 경우(V-1), 하부 금속산화막을 시드로 사용하여 상부 금속산화막으로 알루미늄 산화막을 형성한 경우(V-2, V-3)와 달리 알루미늄 산화막의 결정성을 확인할 수가 없다. 그러나 동일한 750℃의 온도 조건으로 알루미늄 산화막을 형성하였지만, 시드로 사용되는 하부 금속산화막을 형성한 경우(V-2, V-3)는 상부 금속산화막인 알루미늄 산화막의 결정성(○ 표시)이 존재하는 것을 확인할 수 있다. 또한 시드로 사용되는 하부 금속산화막의 형성 온도 조건이 높을 수록, 즉 950℃에서 하부 금속산화막을 형성한 경우(V-3)가 900℃에서 하부 금속산화막을 형성한 경우(V-2)보다 상부 금속산화막인 알루미늄 산화막의 결정성이 더 우수함(왼쪽 ○ 표시)을 확인할 수 있다. Referring to FIG. 5, when an aluminum oxide film is formed on a silicon nitride film (SiN) at a temperature of 750 ° C. without forming a lower metal oxide film used as a seed (V-1), the lower metal oxide film is used as a seed. Unlike the case where the aluminum oxide film is formed as the upper metal oxide film (V-2 and V-3), the crystallinity of the aluminum oxide film cannot be confirmed. However, when the aluminum oxide film was formed under the same temperature condition of 750 ° C., but the lower metal oxide film used as the seed (V-2, V-3) had the crystallinity (○ mark) of the aluminum oxide film as the upper metal oxide film. You can see that. In addition, the higher the formation temperature condition of the lower metal oxide film used as the seed, that is, when the lower metal oxide film is formed at 950 ° C (V-3) than the upper metal oxide film is formed at 900 ° C (V-2). It can be seen that the crystallinity of the aluminum oxide film, which is a metal oxide film, is more excellent (shown on the left).
도 6은 시드 상에 알루미늄 산화막을 형성하는 온도에 따른 알루미늄 산화막의 막질의 XRD 분석 결과를 나타낸 그래프이다. 6 is a graph showing the XRD analysis results of the film quality of the aluminum oxide film according to the temperature of forming the aluminum oxide film on the seed.
도 6을 참조하면, 900℃에서 형성한 하부 금속산화막을 시드로 사용하여 650℃에서 형성한 상부 금속산화막인 알루미늄 산화막(VI-1) 및 동일한 조건에서 형성한 하부 금속산화막을 시드로 사용해서 600℃에서 형성한 상부 금속산화막인 알루미늄 산화막(VI-2)은 모두 XRD 분석 결과에서 결정성을 확인할 수 있다(○ 표시). 또한 650℃에서 형성한 상부 금속산화막인 알루미늄 산화막(VI-1)이 600℃에서 형성한 상부 금속산화막인 알루미늄 산화막(VI-2)보다 결정성이 더 우수함(○ 표시)을 알 수 있다. Referring to FIG. 6, an aluminum oxide film VI-1, which is an upper metal oxide film formed at 650 ° C., and a lower metal oxide film formed under the same conditions, using a lower metal oxide film formed at 900 ° C. as a seed is 600 All of the aluminum oxide film VI-2, which is the upper metal oxide film formed at ° C, can confirm crystallinity in the XRD analysis result (marked ○). In addition, it can be seen that the aluminum oxide film VI-1, which is the upper metal oxide film formed at 650 ° C, is more excellent in crystallinity than the aluminum oxide film VI-2, which is the upper metal oxide film formed at 600 ° C.
도 4a 내지 도 6을 통하여 결정화된 상태로 형성되는 하부 금속산화막을 시드로 사용한 경우가, 저온에서도 결정화된 상부 금속산화막을 을 얻을 수 있음을 확인할 수 있다. 또한 하부 금속산화막을 시드로 사용하여 동일한 온도에서 상부 금속산화막을 형성하는 경우 시드로 사용되는 하부 금속산화막의 형성 온도가 높을 때 상부 금속산화막의 결정성이 더 우수함을 확인할 수 있다. 그리고 동일한 온도에서 형성된 하부 금속산화막을 시드로 사용하는 경우 상부 금속산화막의 형성 온도가 높은 경우가 더 좋은 결정성을 가지는 상부 금속산화막을 얻을 수 있음도 확인할 수 있다. When the lower metal oxide film formed in the crystallized state is used as a seed through FIGS. 4A to 6, it can be seen that the crystallized upper metal oxide film can be obtained even at a low temperature. In addition, when the upper metal oxide film is formed at the same temperature by using the lower metal oxide film as a seed, it can be seen that the crystallinity of the upper metal oxide film is better when the formation temperature of the lower metal oxide film used as the seed is high. Also, when the lower metal oxide film formed at the same temperature is used as the seed, it can be confirmed that the upper metal oxide film having better crystallinity can be obtained when the formation temperature of the upper metal oxide film is high.
그리고 결정화된 상태로 형성된 하부 금속산화막을 시드로 사용하는 경우, 원자층 증착 방식을 적용할 수 있는 온도 조건에서도 결정화된 상태로 형성되는 상부 금속산화막을 얻을 수 있어, 표면 거칠기를 개선시킬 수 있다. When the lower metal oxide film formed in the crystallized state is used as a seed, the upper metal oxide film formed in the crystallized state can be obtained even at a temperature condition to which an atomic layer deposition method can be applied, thereby improving surface roughness.
도 7은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 예비 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 7 is a cross-sectional view illustrating a step of forming a preliminary upper metal oxide film on a lower metal oxide film according to another embodiment of the present invention.
도 7을 참조하면, 하부 금속산화막(410) 상에 예비 상부 금속산화막(420a)을 형성한다. 예를 들면, 하부 금속산화막(410) 및 예비 상부 금속산화막(420a)은 각각 알루미늄 산화물과 같은 금속 산화물을 사용하여 형성될 수 있다. Referring to FIG. 7, a preliminary upper
예비 상부 금속산화막(420a)은 하부 금속산화막(410) 상에 하부 금속산화막(410)의 형성 온도인 상기 제1 온도보다 상대적으로 낮은 제2 온도에서 화학 기상 증착 공정 또는 원자층 증착 공정을 수행하여 비정질 상태로 형성할 수 있다. 예를 들면, 예비 상부 금속산화막(420a)은 약 200℃ 내지 약 700℃ 정도의 상대적으로 낮은 제2 온도에서 형성될 수 있다. The preliminary upper
전술한 바와 같이, 하부 금속산화막(410)은 약 5Å 내지 약 150Å 정도의 두께로 형성될 수 있다. 예를 들면, 하부 금속산화막(410) 전하저장층(300) 상에 약 100Å 정도의 두께를 가지도록 형성될 수 있다. 이러한 하부 금속산화막(410)의 두께는 약 800℃ 내지 약 1,300℃ 정도의 제1 온도에서 하부 금속산화막(410)을 형성할 때 하부 금속산화막(410)의 결정화 특성이 유지될 수 있는 한계 두께에 해당될 수 있다. 즉, 상기 제1 온도와 같은 고온에서 하부 금속산화막(410)을 형성하여도 약 150Å 정도의 두께 범위를 넘게 되면 하부 금속산화막(410)의 결정화 특성이 감소되며, 이에 따라 하부 금속산화막(410) 예비 상부 금속산화막(420a)의 결정화를 위한 시드로 이용하기 어렵게 된다. As described above, the lower
하부 금속산화막(410)은 고온에서 증착되어 결정화 특성이 우수하기 때문에 비정질 상태인 예비 상부 금속산화막(420a)을 형성한 후 진행되는 후속 열처리 공정에서 결정화를 위한 시드의 역할을 충분하게 수행할 수 있다. 하부 금속산화 막(410)이 시드로 작용하므로, 시드가 없는 경우에 비해서 낮은 온도의 열처리에서도 예비 상부 금속산화막(420a)을 결정화할 수 있다. 이에 따라, 예비 상부 금속산화막(420a)의 결정화를 위한 후속 열처리 공정의 열 부담(heat budget)을 크게 감소시킬 수 있다. 또한, 결정화된 하부 금속산화막(410)이 하부에 위치하여 산소 원자 이동의 배리어 역할을 하므로 상부 막인 예비 상부 금속산화막(420a)의 후속 열처리 공정이 산소 확산 문제없이 고온에서 수행될 수 있다. 이러한 후속 열처리 공정을 통하여, 도 3에 보인 것과 유사하게 결정화된 상부 금속산화막을 형성할 수 있다. Since the lower
도 8 내지 도 11은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 예비 상부 금속산화막을 원자층 증착 공정을 통해 형성하는 방법을 나타낸다. 8 to 11 illustrate a method of forming a preliminary upper metal oxide film on an lower metal oxide film through an atomic layer deposition process according to another exemplary embodiment of the present invention.
도 8을 참조하면, 원자층 증착 공정을 수행하기 위한 챔버(90) 내에 하부 금속산화막(410)이 형성된 기판을 위치시킨다. 이때, 챔버(90)는 약 200℃ 내지 약 700℃ 정도의 상대적으로 낮은 제2 온도를 가질 수 있으며, 약 0.1Torr 내지 약 3.0Torr 정도의 압력으로 유지될 수 있다. 챔버(100)는 예를 들면, 약 450℃ 정도의 제2 온도 및 약 1.0Torr 정도의 압력을 가질 수 있다. 이러한 제2 온도 및 압력 조건에서 예비 상부 금속산화막(도 4의 420a)을 형성하는 경우에는, 공급되는 반응 물질들의 반응성은 적절하게 유지되지만, 예비 상부 금속산화막(도 4의 420a)은 결정화가 완전히 진행되지 않아 비정질 상태로 형성될 수 있다. Referring to FIG. 8, a substrate on which a lower
하부 금속산화막(410) 상에 알루미늄 전구체를 포함하는 반응 물질(80)을 제공하여 하부 금속산화막(410) 상에 알루미늄을 포함하는 제1 흡착막을 형성한다. 반응 물질(80)은 기상의 알루미늄 전구체를 포함할 수 있으며, 이러한 알루미늄 전구체는 질소 가스 또는 아르곤 가스와 같은 캐리어 가스에 의해 운반될 수 있다. 예를 들면, 반응 물질(80) 및 상기 캐리어 가스는 각기 약 0.05slm 내지 약 0.30slm 정도의 유량으로 제공될 수 있다. 상기 알루미늄 전구체는 예를 들면, 삼염화 알루미늄(AlCl3)을 포함할 수 있으며, 반응 물질(80)은 약 0.5초 내지 3초 동안 하부 금속산화막(410) 상으로 도입될 수 있다. A
반응 물질(80)의 제1 부분(80a)은 하부 금속산화막(410) 상에 흡착되어 상기 제1 흡착층을 형성하며, 상기 제1 흡착층을 형성하지 않는 반응 물질의 제2 부분은 챔버(90) 내에서 표류한다.The first portion 80a of the
도 9를 참조하면, 챔버(90) 내부로 제1 퍼지 가스를 제공한다. 상기 제1 퍼지 가스는 질소 가스 또는 아르곤 가스를 포함할 수 있으며, 상기 제1 퍼지 가스는 약 1초 내지 약 5초 동안 공급될 수 있다. 챔버(90) 내에 표류하는 반응 물질(80)의 제2 부분은 챔버(90) 내로 공급되는 상기 제1 퍼지 가스와 함께 챔버(90)로부터 배기된다. Referring to FIG. 9, a first purge gas is provided into the
도 10을 참조하면, 하부 금속산화막(410) 상으로 제2 산화제(82)를 공급하여 상기 제1 흡착막을 산화시킴으로써 하부 금속산화막(410) 상에 알루미늄 산화물을 포함하는 제2 흡착막(420b)을 형성한다. 제2 산화제(82)는 이산화탄소/수소(CO2/H2), 이산화탄수, 오존(O3), 산소(O2), 수증기(H2O) 등을 포함할 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라 혼합된 형태로 사용될 수도 있다. 예를 들면, 상기 제1 흡착막 상으로 제2 산화제(82)로서 오존 가스를 약 1초 내지 약 5초 동안 제공하여 제2 흡착막(420b)을 형성할 수 있다.Referring to FIG. 10, a
도 11을 참조하면, 하부 금속산화막(410)의 상부로 제2 퍼지 가스를 공급하여 알루미늄 전구체와 제2 산화제(82)의 반응에 의해 발생된 반응 부산물 및 잔류하는 제2 산화제(82)를 챔버(90)로부터 제거한다. 상기 제2 퍼지 가스는 약 1초 내지 약 5초 동안 공급될 수 있으며, 질소 가스, 헬륨 가스 등의 불활성 가스를 포함할 수 있다. 예를 들면, 상기 제2 퍼지 가스는 약 3초 동안 챔버(109) 내로 공급될 수 있다.Referring to FIG. 11, a second purge gas is supplied to an upper portion of the lower
제2 흡착막(420b)을 형성하기 위한 단계들은 목적하는 두께를 갖는 예비 상부 금속산화막(도 4의 420a)이 형성될 때까지 반복적으로 수행될 수 있다. 예를 들면, 제2 흡착막(420b)을 형성하기 위한 단계들의 반복 횟수는 약 100회 내지 약 250회 정도의 범위 내에서 조절될 수 있다. Steps for forming the
도 12는 본 발명의 실시 예에 따른 전극층 및 마스크 패턴을 형성한 단계의 단면도이다. 12 is a cross-sectional view of a step of forming an electrode layer and a mask pattern according to an embodiment of the present invention.
도 12를 참조하면, 블로킹 절연층(400) 상에 전극층(500)을 형성하고, 전극층(500) 상에 마스크 패턴(600)을 형성한다. 마스크 패턴(600)은 예를 들면, 포토레지스트 패턴 또는 하드마스크 패턴일 수 있다. 블로킹 절연층(400)은 도 2 내지 도 3, 도 7 내지 도 11에서 설명한 방법에 의하여 형성할 수 있다. Referring to FIG. 12, an
전극층(500)은 예를 들면, 불순물이 도핑된 폴리실리콘, 약 4.0eV 이상의 일함수를 갖는 금속, 금속 실리사이드 등으로 이루어지거나, 이들 물질로 구성된 단 층 또는 다층 구조를 가질 수 있다. 전극층(500)에 포함되는 금속의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 또한 전극층(500)으로 사용할 수 있는 금속 실리사이드의 예로는 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 들 수 있다. 전극층(500)은 예를 들면, 약 100Å 내지 약 3,000Å 정도의 두께로 형성될 수 있다.The
도 13은 본 발명의 실시 예에 따른 불순물 영역을 형성한 단계의 단면도이다. 13 is a cross-sectional view of a step of forming an impurity region according to an embodiment of the present invention.
도 13을 참조하면, 마스크 패턴(도 12의 600)을 식각 마스크로 식각 공정을 수행하여 게이트 절연막 패턴(202), 전하저장층 패턴(302), 블로킹 절연층 패턴(402) 및 도전층 패턴(502)을 형성한다. 블로킹 절연층 패턴은 하부 금속산화막 패턴(412) 및 상부 금속산화막 패턴(422)을 포함할 수 있다. 상기 식각 공정 후에 마스크 패턴은 애싱 또는 스트립 공정을 통해 제거할 수 있다. 이때, 상기 식각 공정 동안 발생한 식각 손상을 치유하기 위하여 추가적인 산화 공정을 수행할 수 있다. Referring to FIG. 13, the
이후 게이트 절연막 패턴(202), 전하저장층 패턴(302), 블로킹 절연층 패턴(402) 및 도전층 패턴(502)의 양측면에 노출되는 기판(100)에 불순물 영역(110)을 형성한다. 불순물 영역(110)은 소스 영역 및 드레인 영역으로 작용할 수 있으며, 이온 주입 공정 및 열처리 공정에 의해 형성될 수 있다. 이를 통하여 개별 비휘발성 메모리 소자를 형성할 수 있다. 전술한 바와 같이, 전하저장층 패턴(302)이 도전체로 이루어진 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층 패턴(300)이 절연체로 이루어진 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다. 상기 개별 비휘발성 메모리 소자의 구조는 기본 구조를 나타낸 것으로 개별 구성 요소의 결합 관계를 나타내기 위한 것이지 도시된 구조에 한정되는 것은 아니다. Thereafter, an
기판(100)의 게이트 절연막 패턴(202) 측 접면에 형성되는 채널(미도시) 영역은 예를 들면, 도시한 바와 같이 평판 구조일 수도 있으나, 리세스 형태 및 돌출 형태 등 상기 채널의 길이를 늘리기 위한 변형된 형상을 가질 수 있으며, 그에 따라 기판(100), 게이트 절연막 패턴(202), 전하저장층 패턴(302), 블로킹 절연층 패턴(402) 및 도전층 패턴(502)의 형상이 달라질 수 있다. 또한 본 발명의 다른 실시예에 있어서, 게이트 절연막 패턴(202), 전하저장층 패턴(302), 블로킹 절연층 패턴(402) 및 도전층 패턴(502)의 측벽 상에는 스페이서(미도시)가 추가적으로 형성될 수도 있다. The channel (not shown) region formed on the contact surface of the gate insulating
도 14는 통상의 비휘발성 메모리 소자와 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 프로그램/소거 윈도우 특성들을 나타내는 그래프이다.14 is a graph illustrating program / erase window characteristics of a conventional nonvolatile memory device and a nonvolatile memory device according to another embodiment of the present invention.
먼저, 통상의 방법에 따라 제조한 제1 비휘발성 메모리 소자는, 약 40Å 정도의 두께를 가지며 게이트 절연막으로서 기능하는 실리콘 산화막, 약 60Å 정도의 두께를 가지며 전하저장층으로 기능하는 실리콘 질화막, 약 380℃의 온도에서 원자층 적층(ALD) 공정을 통해 형성되어 블록킹 절연층으로 기능하는 알루미늄 산화막, 약 200Å 정도의 두께를 가지며 전극층으로 기능하는 탄탈륨 질화막, 약 50Å 정도 의 두께를 가지며 접착막 또는 장벽막으로서 기능하는 텅스텐 질화막, 그리고 약 300Å 정도의 두께를 가지며 워드 라인으로 기능하는 텅스텐막을 포함한다. First, a first nonvolatile memory device manufactured according to a conventional method is a silicon oxide film having a thickness of about 40 GPa and serving as a gate insulating film, a silicon nitride film having a thickness of about 60 GPa and serving as a charge storage layer, about 380. An aluminum oxide film formed through an atomic layer deposition (ALD) process at a temperature of ℃ and acting as a blocking insulating layer, a thickness of about 200Å, a tantalum nitride film serving as an electrode layer, a thickness of about 50Å, and an adhesive or barrier film A tungsten nitride film functioning as a thin film, and a tungsten film having a thickness of about 300 kHz and functioning as a word line.
또한 본 발명의 다른 실시 예에 따라 제조한 제2 비휘발성 메모리 소자는, 약 40Å 정도의 두께를 가지며 게이트 절연막으로 기능하는 실리콘 산화막, 약 60Å 정도의 두께를 가지며 전하저장층으로 기능하는 실리콘 질화막, 약 800 내지 900℃의 온도에서 화학 기상 증착(CVD) 공정을 통해 형성되어 하부 금속산화막으로 기능하는 제1 알루미늄 산화막, 약 380℃의 온도에서 원자층 적층(ALD) 공정을 통해 형성된 상부 금속산화막으로 기능하는 제2 알루미늄 산화막, 약 200Å 정도의 두께를 가지며 전극층으로 기능하는 탄탈륨 질화막, 약 50Å 정도의 두께를 가지며 접착막 또는 장벽막으로 기능하는 텅스텐 질화막, 그리고 약 300Å 정도의 두께를 가지며 워드 라인으로 기능하는 텅스텐막을 포함한다. 여기에서 하부 금속산화막 및 상부 금속산화막으로 기능하는 상기 제1 알루미늄 산화막 및 상기 제2 알루미늄 산화막은 함께 블로킹 절연층으로 기능한다. In addition, the second non-volatile memory device manufactured according to another embodiment of the present invention, a silicon oxide film having a thickness of about 40 GPa and functions as a gate insulating film, a silicon nitride film having a thickness of about 60 GPa and serving as a charge storage layer, A first aluminum oxide film formed through a chemical vapor deposition (CVD) process at a temperature of about 800 to 900 ° C. to function as a lower metal oxide film, and an upper metal oxide film formed through an atomic layer deposition (ALD) process at a temperature of about 380 ° C. A second aluminum oxide film having a thickness of about 200 mW, a tantalum nitride film serving as an electrode layer, a thickness of about 50 mW, a tungsten nitride film having a thickness of about 50 mW, and acting as an adhesive film or a barrier film, and a thickness of about 300 mW. It includes a tungsten film that functions. Here, the first aluminum oxide film and the second aluminum oxide film functioning as the lower metal oxide film and the upper metal oxide film together function as a blocking insulating layer.
도 14를 참조하면, 상기 제1 및 제2 알루미늄 산화막들의 두께를 달리하면서 상기 제1 및 제2 비휘발성 메모리 소자들을 형성한 후, 프로그램 전압 및 소거 전압을 인가하면서 각각의 문턱 전압(threshold voltage)을 측정한 다음 이들의 범위로 프로그램/소거 윈도우(program/erase window)들을 얻었다. 또한 상기 제1 및 제2 알루미늄 산화막의 두께를 증가시키면서 제1 비휘발성 메모리 소자를 형성한 후 프로그램/소거 윈도우를 도출한 결과를 "■"로 나타내고, 약 900℃의 온도에서 상기 제1 알루미늄 산화막의 두께를 증가시키면서 상기 제2 비휘발성 메모리 소자를 형성한 후 프로그램/소거 윈도우를 도출한 결과를 "●"로 나타내며, 약 800℃의 온도에서 상기 제1 알루미늄 산화막의 두께를 증가시키면서 상기 제2 비휘발성 메모리 소자를 형성한 후 프로그램/소거 윈도우를 측정한 결과를 "▲"로 나타낸다. 이때, 점선은 상기 "■"의 기호로 나타낸 결과들을 연결하는 기준선을 의미한다.Referring to FIG. 14, after forming the first and second nonvolatile memory devices having different thicknesses of the first and second aluminum oxide layers, respective threshold voltages are applied while applying a program voltage and an erase voltage. Was measured and program / erase windows were obtained with these ranges. In addition, the result of deriving the program / erase window after forming the first nonvolatile memory device while increasing the thickness of the first and second aluminum oxide films is represented by “■”, and the first aluminum oxide film at a temperature of about 900 ° C. The result of deriving the program / erase window after forming the second non-volatile memory device while increasing the thickness of the semiconductor device is shown as "" ", and increasing the thickness of the first aluminum oxide film at a temperature of about 800 ° C. The result of measuring the program / erase window after the formation of the nonvolatile memory device is indicated by " ". In this case, the dotted line means a reference line connecting the results indicated by the symbol "■".
도 14을 참조하면, 상기 제1 비휘발성 메모리 소자의 알루미늄 산화막의 두께에 따른 프로그램/소거 윈도우 특성을 기준선으로 할 때, 상기 제2 비휘발성 메모리 소자에서도 상기 기준선과 거의 동일한 수준으로 상기 제1 및 제2 알루미늄 산화막의 두께에 따른 프로그램/소거 윈도우 특성을 가지는 것으로 확인할 수 있다. Referring to FIG. 14, when the program / erase window characteristic according to the thickness of the aluminum oxide layer of the first nonvolatile memory device is used as a reference line, the first and second nonvolatile memory devices may have almost the same level as the reference line. It can be confirmed that it has a program / erase window characteristic according to the thickness of the second aluminum oxide film.
도 15는 통상의 비휘발성 메모리 소자와 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 문턱 전압 윈도우 특성들을 나타내는 그래프이다. 도 15에 있어서, 상기 제1 및 제2 비휘발성 메모리 소자들의 알루미늄 산화막의 증착 온도를 달리하면서 프로그램 및 소거 전압을 인가시의 문턱 전압 윈도우를 측정하고 이를 초기값과 비교하였으며, 계속해서 고온 스토리지 리텐션(high temperature retention) 특성 시험을 수행하였다. 15 is a graph illustrating threshold voltage window characteristics of a conventional nonvolatile memory device and a nonvolatile memory device according to another embodiment of the present invention. In FIG. 15, threshold voltage windows of program and erase voltages are measured while comparing deposition temperatures of aluminum oxide layers of the first and second nonvolatile memory devices, and compared with the initial values. Tension (high temperature retention) property tests were performed.
상술한 고온 스토리지 리텐션 특성 시험을 위하여 상기 제1 및 제2 비휘발성 메모리 소자를 약 200℃ 정도의 온도에서 약 2시간 동안 베이킹(baking) 처리한 다음, 프로그램/소거 전압을 인가하여 측정된 문턱 전압 윈도우와 초기값을 비교하였다. 도 15에서는, 상기 제1 비휘발성 메모리 소자를 형성한 후, 프로그램/소거 전압 인가시의 문턱 전압 윈도우를 측정한 결과(A)와, 상기 베이킹 처리를 수행한 후 프로그램/소거 전압을 1,000회 반복적으로 인가한 후의 문턱 전압 윈도우를 측정한 결과(E)를 나타내었다. 이때, 상기 제1 비휘발성 메모리 소자에서의 알루미늄 산화막의 평균 산화물 두께(equivalent oxide thickness; EOT)는 약 133Å 정도이다. 또한, 제1 알루미늄 산화막을 각각 약 700℃, 약 750℃, 약 800℃의 증착 온도에서 증착시켜 제2 비휘발성 메모리 소자를 형성한 후, 프로그램/소거 전압 인가시의 문턱 전압 윈도우를 측정한 결과를 각각 (B), (C), (D)로 나타내었으며, 계속해서 상기 베이크 처리를 수행한 후 프로그램/소거 전압을 1,000회 반복적으로 인가한 후의 문턱 전압 윈도우를 측정한 결과를 각각 (F), (G), (H)로 나타내었다. 이때, 상기 제2 비휘발성 메모리 소자에서의 제1 및 제2 알루미늄 산화막들의 평균 산화물 두께(EOS)의 합은 약 123Å 정도이다. 여기서, 상기 측정 시험들은 각각 3회 및 2회에 걸쳐 재수행되었다.The threshold measured by applying the program / erase voltage after baking the first and second nonvolatile memory devices at a temperature of about 200 ° C. for about 2 hours to test the high temperature storage retention characteristics described above. The voltage window was compared with the initial value. In FIG. 15, after the first nonvolatile memory device is formed, a result (A) of measuring a threshold voltage window when a program / erase voltage is applied, and a program / erase voltage after performing the baking process are repeated 1,000 times. The result (E) of measuring the threshold voltage window after applying is shown. In this case, the average oxide thickness (EOT) of the aluminum oxide film in the first nonvolatile memory device is about 133 Å. In addition, the first aluminum oxide film was deposited at deposition temperatures of about 700 ° C., about 750 ° C., and about 800 ° C., respectively, to form a second nonvolatile memory device, and then measured threshold voltage windows when a program / erase voltage was applied. Are shown as (B), (C), and (D), respectively, and the results of measuring the threshold voltage window after repeatedly applying the program / erase voltage 1,000 times after performing the bake process are respectively (F). , (G) and (H). In this case, the sum of the average oxide thickness (EOS) of the first and second aluminum oxide layers in the second nonvolatile memory device is about 123 Å. Here, the measurement tests were repeated three times and two times, respectively.
도 15를 참조하면, 제1 비휘발성 메모리 소자에서, 상기 베이크 처리 후의 문턱 전압 윈도우 값은 약 0.9V 정도로 측정되었다. 또한, 상기 제1 알루미늄 산화막의 증착 온도를 약 700 내지 800℃로 하여 형성된 상기 제2 비휘발성 메모리 소자에서도, 상기 베이크 처리 후의 문턱 전압 윈도우 값이 약 0.9V 정도로 측정되었다. 상기와 같은 결과로부터, 본 발명의 실시예들에 따른 제2 비휘발성 메모리 소자의 고온 스토리지 리텐션 특성은 상기 제1 비휘발성 메모리 소자에 비하여 더 얇은 알루미늄 산화막이 형성된 경우에서도 동등한 문턱 전압 윈도우를 보여 상대적으로 우수한 리텐션 특성을 가지는 것으로 확인할 수 있다. Referring to FIG. 15, in the first nonvolatile memory device, the threshold voltage window value after the bake process was measured at about 0.9V. Also, in the second nonvolatile memory device formed by setting the deposition temperature of the first aluminum oxide film to about 700 to 800 ° C., the threshold voltage window value after the bake treatment was measured at about 0.9V. From the above results, the high temperature storage retention characteristics of the second nonvolatile memory device according to the embodiments of the present invention show an equivalent threshold voltage window even when a thinner aluminum oxide layer is formed than the first nonvolatile memory device. It can be confirmed that it has a relatively excellent retention characteristics.
도 16은 본 발명의 다른 실시 예에 따른 블로킹 절연층과 비정질 절연층으로 만든 블로킹 절연층을 통한 누설 전하량을 측정하여 비교한 그래프이다. 16 is a graph illustrating a comparison of measured leakage charges through a blocking insulating layer made of a blocking insulating layer and an amorphous insulating layer according to another embodiment of the present invention.
도 16을 참조하면, 블로킹 절연층으로 사용된 절연층에 따라서 전하저장층에 저장된 전하가 전극층으로 누설되는 양을 고온 스트레스(HTS, High Temperature Stress) 하에서 누적 측정하여 상대적인 차이를 알 수 있도록 비교한다. 블로킹 절연층으로 약 150Å 두께의 비정질 알루미늄 산화막을 사용한 경우(기준)의 전하저장층에서 전극층으로 누설되는 전하량을 100%라 할 때, 블로킹 절연층으로 약 50Å두께의 결정화된 상태로 형성한 알루미늄 산화막과 약 100Å 두께의 비정질 상태로 형성한 후 열처리로 결정화된 알루미늄 산화막을 함께 사용한 경우(실시 예)의 전하저장층에서 전극층으로 누설되는 전하량은 약 75%로 전하 보존 능력이 약 25% 우수함을 알 수 있다. Referring to FIG. 16, the amount of charges stored in the charge storage layer leaks to the electrode layer according to the insulating layer used as the blocking insulating layer is measured under cumulative measurement under a high temperature stress (HTS) to compare the difference. . An aluminum oxide film formed in a crystallized state with a blocking insulation layer of about 50 GPa when the amount of charge leaking from the charge storage layer to the electrode layer when the amorphous aluminum oxide film having a thickness of about 150 GPa is used as the blocking insulation layer is 100%. In the case of using an aluminum oxide film crystallized by heat treatment after being formed in an amorphous state having a thickness of about 100 Å (Example), the amount of charge leaked from the charge storage layer to the electrode layer is about 75%, and the charge storage ability is excellent about 25%. Can be.
도 17은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 중간 절연층을 형성하는 단계를 보여주는 단면도이다. 17 is a cross-sectional view illustrating a step of forming an intermediate insulating layer on a lower metal oxide film according to another exemplary embodiment of the present invention.
도 17을 참조하면, 도 2에서 설명한 것과 같이 하부 금속산화막(410)을 형성한 후, 하부 금속산화막(410) 상에 중간 절연층(450)을 형성한다. 하부 금속산화막(410)는 예를 들면, 5Å 내지 150Å의 두께를 가지도록 형성할 수 있다. 결정화된 금속산화막은 그 두께가 증가할 수록 상대적으로 펴면 거칠기가 증가할 수 있다. 따라서 하부 금속산화막(410)은 표면 거칠기가 최소화되도록 5Å 내지 100Å의 두께를 가지도록 형성할 수 있다. Referring to FIG. 17, after forming the lower
중간 절연층(450)은 비정질의 상태이며, 하부 금속산화막(410)보다 낮은 유전율을 가질 수 있다. 예를 들어, 하부 금속산화막(410)은 알루미늄 산화막으로 이 루어질 수 있고, 중간 절연층(450)은 산화막 또는 실리케이트계 물질로 이루어질 수 있다. 중간 절연층(450)은 하부 금속산화막(410)을 형성하는 온도 조건인 제1 온도보다 낮은 온도 조건인 제3 온도에서 화학 기상 증착 공정을 통해 형성될 수 있다. The intermediate
도 18은 본 발명의 다른 실시 예에 따른 중간 절연층 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 18 is a cross-sectional view illustrating a step of forming an upper metal oxide film on an intermediate insulating layer according to another exemplary embodiment of the present invention.
도 18을 참조하면, 중간 절연층(450) 상에 상부 금속산화막(420)을 형성한다. 상부 금속산화막(420)은 중간 절연층(450)보다 높은 유전율을 가질 수 있다. 상부 금속산화막(420)은 하부 금속산화막(410)과 동일한 금속 원소의 산화물일 수 있다. 예를 들면, 하부 금속산화막(410)과 상부 금속산화막(420)은 각각 알루미늄 산화막일 수 있다. 그러나 하부 금속산화막(410)과 상부 금속산화막(420)은 다른 원소의 산화막일 수도 있다. Referring to FIG. 18, an upper
상부 금속산화막(420)은 도 7에서 설명한 것과 같이, 비정질 상태의 예비 상부 금속산화막을 먼저 형성한 후, 후속 열처리 공정을 통하여 결정화가 되도록 할 수 있다. 이 경우, 상기 예비 상부 금속산화막은 원자층 증착 공정 또는 화학 기상 증착 공정을 통하여, 상기 제1 온도보다 낮은 온도에서 형성할 수 있다. 예를 들면, 상기 예비 상부 금속산화막은 약 200℃ 내지 약 800℃의 온도 조건에서 형성할 수 있다. 상기 후속 열처리 공정은 중간 절연층(450)에 열 버짓을 적게 주기 위하여 급속열처리(Rapid Thermal Annealing : RTA) 공정으로 할 수 있다. 상부 금속산화막(420)은 예를 들면, 10Å 내지 100Å의 두께를 가지도록 형성할 수 있다. 이를 통하여 비정질 상태의 중간 절연층(450)의 상/하면을 결정화 상태의 하부 금속산화막(410)과 상부 금속산화막(420)이 덮는 형태의 블로킹 절연층(400a)을 형성할 수 있다. 이러한 블로킹 절연층(400a)은 비정질 상태의 블로킹 절연층과 비교하여 전하 보존 능력이 향상되며 개선된 표면 거칠기를 가질 수 있다. As described above with reference to FIG. 7, the upper
이후, 도 12 내지 도 13에 설명한 것과 같이 전극층 및 불순물 영역을 형성하여 비휘발성 메모리 소자인 반도체 소자를 형성할 수 있다. Thereafter, as described with reference to FIGS. 12 to 13, an electrode layer and an impurity region may be formed to form a semiconductor device, which is a nonvolatile memory device.
도 19은 본 발명의 다른 실시 예에 따른 중간 절연층 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 19 is a cross-sectional view illustrating a step of forming an upper metal oxide film on an intermediate insulating layer according to another exemplary embodiment of the present invention.
도 19을 참조하면, 도 17에 보인 것과 같은 중간 절연층(450) 상에 제1 상부 금속산화막(424) 및 제2 상부 금속산화막(426)을 포함하는 상부 금속산화막(420)을 형성한다. 상부 금속산화막(420)은 제1 상부 금속산화막(424) 및 제2 상부 금속산화막(426)을 합하여 약 10Å 내지 100Å의 두께로 형성할 수 있다. 제1 상부 금속산화막(424)은 예를 들면, 약 200℃ 내지 약 700℃ 정도의 상대적으로 낮은 온도에서 원자층 증착 공정을 통하여 비정질 상태로 형성할 수 있다. 또한 제1 상부 금속산화막(424)은 예를 들면, 알루미늄 산화막일 수 있다.Referring to FIG. 19, an upper
제2 상부 금속산화막(426)은 결정화된 상태로 형성할 수 있다. 제2 상부 금속 산화막(426)은 결정화된 상태로 형성한 알루미늄 산화막일 수 있다. 제2 상부 금속 산화막(426)은 예를 들면, 약 800℃ 내지 약 1300℃ 정도의 온도 조건에서 화학 기상 증착 공정을 통하여 결정화된 상태로 형성할 수 있다. 이때, 제1 상부 금속산화막(424)이 제2 상부 금속 산화막(426)의 형성 중에 결정화되지 않도록 적절 한 온도 조건을 선택할 수 있다. The second upper
이를 통하여, 비정질 상태의 중간 절연층(450)과 제1 상부 금속산화막(424)의 상하부를 결정화 상태의 하부 금속산화막(410)과 제2 상부 금속산화막(426)이 덮는 형태의 블로킹 절연층(400b)을 형성할 수 있다. 비정질 상태의 제1 상부 금속산화막(424)의 존재로 인하여, 제2 상부 금속산화막(426)을 결정회된 상태로 형성하는 도중에 발생할 수 있는 중간 절연층(450)과 상부 금속산화막(420) 사이의 막간 혼합 현상(intermixing)을 방지하여 더욱 우수한 전하 보존 능력을 가질 수 있다. As a result, a blocking insulating layer having a shape in which an upper and lower portions of the amorphous intermediate insulating
도 20은 본 발명의 실시 예에 따른 카드를 보여주는 개략도이다.20 is a schematic diagram illustrating a card according to an embodiment of the present invention.
도 20을 참조하면, 제어기(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(810)의 명령에 따라서, 메모리(820)와 제어기(810)는 데이터를 주고받을 수 있다. 이에 따라, 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.Referring to FIG. 20, the
메모리(820)는 도 1 내지 도 4, 도 7, 도 12 내지 도 13, 도 17 내지 도 19에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다. The
이러한 카드(800)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.The
도 21은 본 발명의 실시 예에 따른 시스템을 보여주는 블록도이다.21 is a block diagram illustrating a system according to an example embodiment.
도 21을 참조하면, 프로세서(910), 입/출력 장치(930) 및 메모리(920)는 버스(bus, 940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.Referring to FIG. 21, the
메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 메모리(920)는 도 1 내지 도 4, 도 7, 도 12 내지 도 13, 도 17 내지 도 19에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다. The
예를 들어, 이러한 시스템(900)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.For example, such a
도 1은 본 발명의 실시 예에 따른 게이트 절연막이 형성된 기판 상에 전하저장층을 형성한 단계를 보여주는 단면도이다. 1 is a cross-sectional view illustrating a step of forming a charge storage layer on a substrate on which a gate insulating film is formed according to an exemplary embodiment of the present invention.
도 2는 본 발명의 실시 예에 따른 하부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 2 is a cross-sectional view illustrating a step of forming a lower metal oxide film according to an embodiment of the present invention.
도 3은 본 발명의 실시 예에 따른 하부 금속산화막 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 3 is a cross-sectional view illustrating a step of forming an upper metal oxide film on a lower metal oxide film according to an embodiment of the present invention.
도 4b은 본 발명의 실시 예에 따라 형성한 블로킹 절연층을 통상의 블로킹 절연층인 도 4a과 비교하기 위한 주사전자현미경 사진이고, 도 4c는 본 발명의 실시 예에 따라 형성한 블로킹 절연층을 나타내는 주사전자현미경 사진이다. FIG. 4B is a scanning electron micrograph for comparing the blocking insulating layer formed according to the embodiment of the present invention with FIG. 4A, which is a conventional blocking insulating layer, and FIG. 4C illustrates a blocking insulating layer formed according to an embodiment of the present invention. It is a scanning electron micrograph showing.
도 5는 시드의 유무 및 시드의 형성 온도에 따른 알루미늄 산화막의 XRD 분석 결과를 나타낸 그래프이다. 5 is a graph showing the XRD analysis results of the aluminum oxide film according to the presence or absence of the seed and the formation temperature of the seed.
도 6은 시드 상에 알루미늄 산화막을 형성하는 온도에 따른 알루미늄 산화막의 막질의 XRD 분석 결과를 나타낸 그래프이다. 6 is a graph showing the XRD analysis results of the film quality of the aluminum oxide film according to the temperature of forming the aluminum oxide film on the seed.
도 7은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 예비 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 7 is a cross-sectional view illustrating a step of forming a preliminary upper metal oxide film on a lower metal oxide film according to another embodiment of the present invention.
도 8 내지 도 11은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 예비 상부 금속산화막을 원자층 증착 공정을 통해 형성하는 방법을 나타낸다. 8 to 11 illustrate a method of forming a preliminary upper metal oxide film on an lower metal oxide film through an atomic layer deposition process according to another exemplary embodiment of the present invention.
도 12는 본 발명의 실시 예에 따른 전극층 및 마스크 패턴을 형성한 단계의 단면도이다. 12 is a cross-sectional view of a step of forming an electrode layer and a mask pattern according to an embodiment of the present invention.
도 13은 본 발명의 실시 예에 따른 불순물 영역을 형성한 단계의 단면도이다. 13 is a cross-sectional view of a step of forming an impurity region according to an embodiment of the present invention.
도 14는 통상의 비휘발성 메모리 소자와 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 프로그램/소거 윈도우 특성들을 나타내는 그래프이다.14 is a graph illustrating program / erase window characteristics of a conventional nonvolatile memory device and a nonvolatile memory device according to another embodiment of the present invention.
도 15는 통상의 비휘발성 메모리 소자와 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 문턱 전압 윈도우 특성들을 나타내는 그래프이다. 15 is a graph illustrating threshold voltage window characteristics of a conventional nonvolatile memory device and a nonvolatile memory device according to another embodiment of the present invention.
도 16은 본 발명의 다른 실시 예에 따른 블로킹 절연층과 비정질 절연층으로 만든 블로킹 절연층을 통한 누설 전하량을 측정하여 비교한 그래프이다. 16 is a graph illustrating a comparison of measured leakage charges through a blocking insulating layer made of a blocking insulating layer and an amorphous insulating layer according to another embodiment of the present invention.
도 17은 본 발명의 다른 실시 예에 따른 하부 금속산화막 상에 중간 절연층을 형성하는 단계를 보여주는 단면도이다. 17 is a cross-sectional view illustrating a step of forming an intermediate insulating layer on a lower metal oxide film according to another exemplary embodiment of the present invention.
도 18은 본 발명의 다른 실시 예에 따른 중간 절연층 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 18 is a cross-sectional view illustrating a step of forming an upper metal oxide film on an intermediate insulating layer according to another exemplary embodiment of the present invention.
도 19은 본 발명의 다른 실시 예에 따른 중간 절연층 상에 상부 금속산화막을 형성하는 단계를 보여주는 단면도이다. 19 is a cross-sectional view illustrating a step of forming an upper metal oxide film on an intermediate insulating layer according to another exemplary embodiment of the present invention.
도 20은 본 발명의 실시 예에 따른 카드를 보여주는 개략도이다.20 is a schematic diagram illustrating a card according to an embodiment of the present invention.
도 21은 본 발명의 실시 예에 따른 시스템을 보여주는 블록도이다.21 is a block diagram illustrating a system according to an example embodiment.
<도면에 주요부분에 대한 설명><Description of main parts in the drawing>
100 : 기판, 110 : 불순물 영역, 200 : 게이트 절연막, 300 : 전하저장층, 400 : 블로킹 절연층, 410 : 하부 금속산화막, 420 : 상부 금속산화막, 424 : 제1 상부 금속산화막, 426 : 제2 상부 금속산화막, 450 : 중간 절연층, 500 : 전극층100: substrate, 110: impurity region, 200: gate insulating film, 300: charge storage layer, 400: blocking insulating layer, 410: lower metal oxide film, 420: upper metal oxide film, 424: first upper metal oxide film, 426: second Upper metal oxide film, 450: intermediate insulating layer, 500: electrode layer
Claims (10)
Priority Applications (1)
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