KR20090042431A - 반도체 소자의 금속배선 및 이의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것으로, 반도체 기판 상에 제1 식각 정지막, 제1 배선 절연막, 제2 식각 정지막, 및 제2 배선 절연막을 순차적으로 형성하는 단계와, 상기 제2 배선 절연막, 상기 제2 식각 정지막, 상기 제1 배선 절연막, 및 상기 제1 식각 정지막을 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계와, 상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 베리어 메탈층을 형성하는 단계와, 상기 베리어 메탈층의 바텀부에 보호막을 형성하는 단계, 및 상기 보호막을 포함한 상기 듀얼 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 개시한다.
금속 배선, 다마신, 보호막, IMP, SIP
Description
본 발명은 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것으로, 특히 다마신 공법을 사용한 반도체 소자의 금속 배선 및 이의 형성 방법에 관한 것이다.
주지된 바와 같이, 금속배선은 RIE(Reaction Ion Etching) 공정, 즉, 금속막 상에 마스크 패턴을 형성하고, 그런다음, 상기 RIE 공정으로 상기 금속막을 직접 식각하는 방법으로 형성되어져 왔다. 그런데, 상기 RIE 공정을 이용한 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제점이 있는바, 새로운 방식의 금속배선 공정이 필요하게 되었다.
그 하나의 방법으로서, 다마신(Damascene) 공정이 제안되었고, 이러한 다마신 공정은 RIE 공정에 의한 금속배선 형성방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있다.
상기 다마신 공정을 이용한 금속배선 형성방법을 간략하게 설명하면, 먼저, 소정의 하부패턴들이 형성된 반도체 기판 상에 제1층간절연막을 형성하고, 상기 제1층간절연막의 소정 부분을 식각·제거하여 금속배선용 비아홀을 형성한다. 그런다음, 상기 비아홀 내에 소정의 금속막을 매립시켜, 금속 플러그를 형성한다. 이어서, 상기 제1층간절연막 상에 제2층간절연막을 형성하고, 상기 제2층간절연막의 소정 부분을 식각하여 상기 금속 플러그를 노출시키는 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성하고, 그리고나서, 상기 스페이싱 패턴 내에 소정의 금속막을 매립시켜 상기 금속 플러그와 콘택되는 금속배선을 형성한다.
일반적으로 기존의 다마신 공정에 의한 금속 배선 형성 방법은 금속막으로 CVD방식을 이용한 텅스텐막을 사용한다. CVD방식을 이용한 텅스텐막은 증착 가스로 WF6를 사용하므로 WF6 가스에 의한 하부 구조의 어택(attack)을 방지하기 위하여 주배선 재료(텅스텐막) 저항이 높은 배리어 메탈을 반드시 증착하여야 한다. 이로 인하여 텅스텐막이 차지하는 비중이 작아지게 되고, 소자가 점차 미세화되어 배선 구조가 미세화될수록 텅스텐막의 증착 및 매립 불량이 발생하게 되어 저항 증가 및 전기적 특성이 악화된다. 이를 방지하기 위해서 배리어 메탈의 두께를 감소시키면(100Å 이하) WF6 가스에 의한 저항 증가 등이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선 형성 공정시 트렌치를 형성한 후, 트렌치의 저면 및 측벽에 얇은 배리어 메탈층을 형성 한후, 배리어 메탈층의 바텀(bottom)부에 보호막을 형성하여 후속 금속 배선막 형성시 증착 가스에 의한 손상을 방지하는 반도체 소자의 금속 배선 및 이의 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 금속배선은 반도체 기판 상에 순차적으로 적층된 제1 식각 정지막, 제1 배선 절연막, 제2 식각 정지막, 및 제2 배선 절연막과, 상기 제2 배선 절연막, 상기 제2 식각 정지막, 상기 제1 배선 절연막, 및 상기 제1 식각 정지막을 관통하여 형성된 듀얼 다마신 패턴과, 상기 듀얼 다마신 패턴의 측벽 및 저면에 형성된 베리어 메탈층과, 상기 베리어 메탈층의 바텀부에 형성된 보호막, 및 상기 보호막을 포함한 상기 듀얼 다마신 패턴 내부에 형성된 금속 배선을 포함한다.
상기 보호막은 Wsix막으로 구성된다. 상기 베리어 메탈층은 1 내지 50Å의 두께로 형성된다. 상기 보호막은 상기 듀얼 다마신 패턴의 측벽을 제외한 상기 바텀부에만 50 내지 100Å의 두께로 형성된다.
본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 제1 식각 정지막, 제1 배선 절연막, 제2 식각 정지막, 및 제2 배선 절연막을 순차적으로 형성하는 단계와, 상기 제2 배선 절연막, 상기 제2 식각 정지막, 상기 제1 배선 절연막, 및 상기 제1 식각 정지막을 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계와, 상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 베리어 메탈층을 형성하는 단계와, 상기 베리어 메탈층의 바텀부에 보호막을 형성하는 단계, 및 상기 보호막을 포함한 상기 듀얼 다마신 패턴에 금속 배선을 형성하는 단계를 포함한다.
상기 제1 및 제2 식각 정지막은 질화막으로 형성하며, 상기 제1 및 제2 식각 정지막은 300 내지 700Å의 두께로 형성한다. 상기 제1 및 제2 배선 절연막은 산화막으로 형성하며, 상기 제1 및 제2 배선 절연막 각각은 5000 내지 10000Å, 1000 내지 3000Å의 두께로 형성한다.
상기 베리어 메탈층은 1 내지 50Å의 두께로 형성하며, 상기 베리어 메탈층은 TiN 또는 TiW막으로 형성한다.
상기 보호막은 IMP(Ionized Metal Plasma) 스퍼터링 또는 SIP(Self Ionized Plasma) 스퍼터링 방식을 사용하여 형성하며, 상기 보호막은 10~50mTorr의 압력, DC Power 1000~5000W, Ionized RF Power 500~5000W, Wafer Bias Power 100~500W의 공정 조건에서 형성한다. 상기 보호막은 WSix막으로 형성하며, 상기 보호막은 50 내지 100Å의 두께로 형성한다.
상기 금속 배선은 CVD 방식을 이용하여 형성하며, 상기 금속 배선은 WF6 가 스를 사용하여 형성한다. 상기 금속 배선은 텅스텐, 구리, 알루미늄막 중 하나로 형성한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 금속 배선 형성 공정시 트렌치를 형성한 후, 트렌치의 저면 및 측벽에 얇은 배리어 메탈층을 형성 한후, 배리어 메탈층의 바텀(bottom)부에 보호막을 형성하여 후속 금속 배선막 형성시 증착 가스에 의한 손상을 방지하며, 다마신 패턴의 폭을 확보하여 후속 형성되는 금속 배선막의 갭필 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 일실시 예는 듀얼 다머신(Dual Damascene)공정을 사용하여 실시하는 것을 일예로 설명하며, 일반적인 단일 트렌치 구조의 다마신 공정을 사용한 금 속 배선 형성 방법에도 적용 가능하다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 절연막(101)을 형성한다. 제1 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 이 후, 절연막(101)의 일영역에 하부 배선층(102)을 형성한다. 하부 배선층(102)은 도전막으로 형성하는 것이 바람직하다.
하부 배선층(102)을 포함한 전체 구조 상에 제1 식각 정지막(103), 제1 배선 절연막(104), 제2 식각 정미막(105), 및 제2 배선 절연막(106)을 순차적으로 적층한다. 제1 식각 정지막(103) 및 제2 식각 정지막(105)은 질화막으로 형성하는 것이 바람직하다. 제1 식각 정지막(103) 및 제2 식각 정지막(105)은 각각 300~700Å의 두께로 형성하는 것이 바람직하다. 제1 배선 절연막(104) 및 제2 배선 절연막(106)은 산화막으로 형성하는 것이 바람직하다. 제1 배선 절연막(104)은 5000~10000Å의 두께로 형성하는 것이 바람직하다. 제2 배선 절연막(106)은 1000~3000Å의 두께로 형성하는 것이 바람직하다.
도 2를 참조하면, 제2 배선 절연막(106)을 식각하여 제2 식각 정지막(105)이 노출되는 트렌치를 형성한 후, 트렌치 저면의 일영역의 제2 식각 정지막(105), 제1 배선 절연막(104), 및 제1 식각 정지막(103)을 순차적으로 식각하여 하부 배선층(102)의 상단부가 노출되는 듀얼 다마신 패턴(107)을 형성한다.
도 3을 참조하면, 듀얼 다마신 패턴을 포함한 전체 구조 상에 베리어 메탈층(108)을 형성한다. 베리어 메탈층(108)은 후속 형성되는 금속 물질의 증착 공정시의 손상을 방지하기 위하여 종래에는 100Å 이상의 두께로 증착하였으나 본 발명 에서는 1 내지 50Å의 두께로 형성하는 것이 바람직하다. 베리어 메탈층(108)은 스텝 커버레이지가 우수한 TiN 또는 TiW막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 베리어 메탈층(108)을 포함한 전체 구조 상부 중 바텀(bottom)부(더욱 상세하게는 듀얼 다마신 패턴의 측벽을 제외한 바닥부분)에 보호막(109)을 형성한다. 보호막(109)은 직진성이 우수한 IMP(Ionized Metal Plasma) 스퍼터링 또는 SIP(Self Ionized Plasma) 스퍼터링 방식을 사용하여 바텀(bottom)부에 선택적으로 형성하는 것이 바람직하다. 보호막(109)은 10~50mTorr의 압력, DC Power 1000~5000W, Ionized RF Power 500~5000W, Wafer Bias Power 100~500W의 공정 조건에서 형성하는 것이 바람직하다. 보호막(109)은 WSix막으로 형성하는 것이 바람직하다. 보호막(109)은 50 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 보호막(109)을 포함한 전체 구조 상에 금속 배선막(109)을 형성한다. 금속 배선막(109)은 CVD 방식을 이용하여 형성하는 것이 바람직하다. 금속 배선막(109)은 WF6 가스를 사용하여 형성하는 것이 바람직하다. 이때 보호막(109)에 의해 WF6 가스로 인한 증착 데미지를 방지할 수 있다. 금속 배선막(109)은 텅스텐, 구리, 알루미늄막 중 하나로 형성하는 것이 바람직하다.
이 후, 제2 배선 절연막(106)이 노출되도록 평탄화 공정을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 절연막
102 : 하부 배선층 103 : 제1 식각 정지막
104 : 제1 배선 절연막 105 : 제2 식각 정지막
106 : 제2 배선 절연막 107 : 듀얼 다마신 패턴
108 : 베리어 메탈층 109 : 보호막
110 : 금속 배선막
Claims (19)
- 반도체 기판 상에 식각 정지막, 및 배선 절연막을 순차적으로 적층하여 형성하는 단계;상기 배선 절연막 및 식각 정지막을 순차적으로 식각하여 다마신 패턴을 형성하는 단계;상기 다마신 패턴을 포함한 전체 구조 상에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층의 바텀부에 보호막을 형성하는 단계; 및상기 보호막을 포함한 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 반도체 기판 상에 제1 식각 정지막, 제1 배선 절연막, 제2 식각 정지막, 및 제2 배선 절연막을 순차적으로 형성하는 단계;상기 제2 배선 절연막, 상기 제2 식각 정지막, 상기 제1 배선 절연막, 및 상기 제1 식각 정지막을 순차적으로 식각하여 듀얼 다마신 패턴을 형성하는 단계;상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층의 바텀부에 보호막을 형성하는 단계; 및상기 보호막을 포함한 상기 듀얼 다마신 패턴에 금속 배선을 형성하는 단계 를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 제1 및 제2 식각 정지막은 질화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 제1 및 제2 식각 정지막은 300 내지 700Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 제1 및 제2 배선 절연막은 산화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 제1 및 제2 배선 절연막 각각은 5000 내지 10000Å, 1000 내지 3000Å 의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 베리어 메탈층은 1 내지 50Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 베리어 메탈층은 TiN 또는 TiW막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 보호막은 IMP(Ionized Metal Plasma) 스퍼터링 또는 SIP(Self Ionized Plasma) 스퍼터링 방식을 사용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 보호막은 10~50mTorr의 압력, DC Power 1000~5000W, Ionized RF Power 500~5000W, Wafer Bias Power 100~500W의 공정 조건에서 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 보호막은 WSix막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 보호막은 50 내지 100Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 금속 배선은 CVD 방식을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 금속 배선은 WF6 가스를 사용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 금속 배선은 텅스텐, 구리, 알루미늄막 중 하나로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 반도체 기판 상에 순차적으로 적층된 제1 식각 정지막, 제1 배선 절연막, 제2 식각 정지막, 및 제2 배선 절연막;상기 제2 배선 절연막, 상기 제2 식각 정지막, 상기 제1 배선 절연막, 및 상기 제1 식각 정지막을 관통하여 형성된 듀얼 다마신 패턴;상기 듀얼 다마신 패턴의 측벽 및 저면에 형성된 베리어 메탈층;상기 베리어 메탈층의 바텀부에 형성된 보호막; 및상기 보호막을 포함한 상기 듀얼 다마신 패턴 내부에 형성된 금속 배선을 포함하는 반도체 소자의 금속 배선.
- 제 16 항에 있어서,상기 보호막은 Wsix막으로 구성된 반도체 소자의 금속 배선.
- 제 16 항에 있어서,상기 베리어 메탈층은 1 내지 50Å의 두께로 형성된 반도체 소자의 금속 배선.
- 제 16 항에 있어서,상기 보호막은 상기 듀얼 다마신 패턴의 측벽을 제외한 상기 바텀부에만 50 내지 100Å의 두께로 형성된 반도체 소자의 금속 배선.
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|---|---|---|---|
| KR1020070108179A KR20090042431A (ko) | 2007-10-26 | 2007-10-26 | 반도체 소자의 금속배선 및 이의 형성 방법 |
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2007
- 2007-10-26 KR KR1020070108179A patent/KR20090042431A/ko not_active Application Discontinuation
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