KR20090039947A - 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 - Google Patents
네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 Download PDFInfo
- Publication number
- KR20090039947A KR20090039947A KR1020070105460A KR20070105460A KR20090039947A KR 20090039947 A KR20090039947 A KR 20090039947A KR 1020070105460 A KR1020070105460 A KR 1020070105460A KR 20070105460 A KR20070105460 A KR 20070105460A KR 20090039947 A KR20090039947 A KR 20090039947A
- Authority
- KR
- South Korea
- Prior art keywords
- link
- bandwidth
- links
- clock
- voltage
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Power Sources (AREA)
Abstract
본 발명은 네트워크온칩(NoC : Network On Chip)에서 전력 제어 장치 및 방법에 관한 것으로서, 프로세싱 요소(PE : Processing Element)들을 연결하는 링크들의 상태 정보, 상기 PE들 사이의 경로를 구성하는 링크 구성 정보, 대역폭에 따른 링크의 전압과 클럭 정보를 포함하는 저장부와, 상기 저장부에서 링크 구성 정보를 확인하여 데이터를 전송하기 위한 PE들 사이의 경로를 구성하고, 상기 PE들이 데이터를 전송하기 위해 필요한 대역폭에 따라 상기 경로를 구성하는 링크들의 전압과 클럭을 결정하여 상기 링크를 제어하는 제어 장치를 포함하여, 링크의 전압 및 주파수를 동적으로 공급함으로써, 네트워크의 전력 소모를 줄일 수 있는 이점이 있다.
칩네트워크, 링크, 링크 전력 제어, 주파수 제어
Description
본 발명은 시스템온칩(System On Chip)에서 네트워크온칩(Network On Chip : 이하, NoC라 칭함)에 관한 것으로서, 특히 상기 NoC에서 데이터를 처리하는 프로세싱 요소(Processing Element)들 간 네트워크를 통해 데이터를 송수신하기 위한 전력 소모를 줄이기 위한 장치 및 방법에 관한 것이다.
최근 시스템이 복잡하고 다양해지면서 하나의 집적회로에 들어가는 프로세서의 수가 증가하게 되었다. 따라서, 상기 프로세서들이 서로 데이터를 교환하기 위해서 공통 버스를 사용한다. 여기서, 상기 프로세서들은 하기 도 1에 도시된 바와 같이 공통 버스를 이용하여 데이터를 교환한다.
도 1은 종래 기술에 따른 공통 버스를 사용하는 집적회로의 구성을 도시하고 있다.
상기 도 1에 도시된 바와 같이 하나의 집적회로에 4개의 프로세서들(100-1, 100-2, 100-3, 100-4)이 포함되는 경우, 상기 프로세서들은 하나의 공통버스(120)를 서로 공유하여 데이터를 교환한다. 이때, 상기 집적회로는 중계부(Arbter)(110)를 이용하여 상기 공통버스(120)을 다수 개의 프로세서들이 공유하여 데이터를 교환할 수 있도록 제어한다. 예를 들어, 프로세서 1(100-1)이 프로세서 2(100-2)로 데이터를 전송하는 경우, 상기 프로세서 1(100-1)은 상기 중계부(110)로 상기 공통버스(120)의 사용을 요청한다. 이때, 상기 중계부(110)는 상기 공통버스(120)의 상태를 확인하여 상기 공통 버스(120)을 상기 프로세서 1(100-1)이 사용할 수 있다고 판단되면 상기 프로세서 1(100-1)로 버스 사용허가 신호를 전송한다. 상기 프로세서 1(100-1)은 상기 중계부(110)로부터 버스 사용허가 신호가 수신되면 상기 공통 버스(120)를 이용하여 상기 프로세서 2(100-2)로 데이터를 전송한다.
상술한 바와 같이 하나의 집적회로에 포함되는 다수 개의 프로세서들은 하나의 공유 버스를 공유하여 데이터를 교환한다. 하지만 상기 프로세서들이 더욱 증가하는 경우, 상기 프로세서들이 교환하는 데이터량이 많아짐에 따라 하나의 공유버스를 이용하여 상기 프로세서들이 요구하는 대역폭을 지원할 수 없게 된다.
상술한 공통버스의 문제점을 해결하기 위해 프로세싱 블록과 통신회로를 분리하여 구성하는 네트워크온칩(Network On Chip : 이하, NoC라 칭함)에 대한 연구 개발이 진행되고 있다. 여기서, 상기 NoC는 하기 도 2와 같이 프로세싱 블록과 통신회로를 분리하여 구성한다.
도 2는 종래 기술에 따른 시스템온칩의 네트워크온칩의 구조를 도시하고 있다.
상기 도 2에 도시된 바와 같이 상기 NoC는 온-칩 장치인 프로세싱 요소(Processing Element : 이하, PE라 칭함)(200), 상기 PE(200)와 네트워크를 연결해주는 네트워크 인터페이스(210), 스위치(220) 및 상기 네트워크 인터페이스(210)와 상기 스위치(220) 또는 서로 다른 스위치(220)들을 연결하는 링크(230)를 포함하여 구성된다. 이때, 상기 링크(230)는 양방향 링크를 나타낸다.
상기 NoC구조에서 상기 PE(200)들은 상기 스위치(220)에 의해 선택된 링크만을 통해 데이터를 전송한다. 예를 들어, PE 1(200-1)에서 PE 5(200-5)로 데이터를 전송하는 경우, 상기 PE 1(200-1)에 연결된 스위치 1(230-1)은 스위치 5(230-5)와 연결된 링크를 선택한다. 따라서, 상기 PE 1(200-1)은 상기 스위치 1(230-1)과 스위치 5(230-5)사이의 링크를 통해 상기 PE 5(200-5)로 데이터를 전송한다.
상술한 바와 같이 상기 PE(200)들은 상기 스위치(230)에 의해 선택된 링크를 통해 데이터를 전송하므로 서로 겹치지 않는 링크를 통해 동시 다발적으로 데이터를 전송할 수 있다. 따라서, 상기 NoC 구조는 높은 전송 대역폭을 제공할 수 있다.
상기 NoC구조에서 PE들은 처리해야 할 업무(Task)에 따라 사용할 주파수가 정해지며 각각의 PE마다 서로 다른 주파수를 가진다. 즉, 상기 PE들은 서로 다른 주파수를 필요로하므로 하나의 전압을 사용하는 경우 불필요한 전력이 소모된다. 따라서, 각각의 PE들은 필요로하는 주파수에 따라 최적의 전압을 공급하여 전력 소모를 줄일 수 있다. 또한, 상기 PE들은 동작하는 시작이 다르므로 동작하지 않는 PE에 대해서는 전력 공급을 중단하여 전력 소모를 줄일 수 있다.
상술한 바와 같이 상기 NoC 구조로 구성된 칩은 전력 소모를 줄이기 위해 상 기 PE의 전압을 동적으로 제어한다. 하지만, 상기 NoC구조에서 각각의 스위치는 PE의 요청에 따라 자신에 연결된 링크들 중 목적지로 연결하기 위한 링크를 선택해야하므로 상기 NoC 구조의 링크들은 항상 전압을 공급받는다. 이 경우, 데이터를 전송하지 않는 링크에게도 전압을 공급해야하므로 불필요한 전력이 소모되는 문제가 발생한다.
따라서, 본 발명의 목적은 네트워크온칩(Network On Chip)에서 네트워크의 전력 소모를 줄이기 위한 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 네트워크온칩에서 프로세싱 요소들이 필요로하는 통신 대역폭에 따른 링크의 전압 및 주파수를 조절하기 위한 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 네트워크온칩에서 네트워크를 구성하는 링크의 동적유무에 따라 스위치의 전압을 조절하기 위한 장치 및 방법을 제공함에 있다.
본 발명의 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 네트워크온칩(NoC : Network On Chip)에서 전력 제어 장치는, 프로세싱 요소(PE : Processing Element)들을 연결하는 링크들의 상태 정보, 상기 PE들 사이의 경로를 구성하는 링크 구성 정보, 대역폭에 따른 링크의 전압과 클럭 정보를 포함하는 저장부와, 상기 저장부에서 링크 구성 정보를 확인하여 데이터를 전송하기 위한 PE들 사이의 경로를 구성하고, 상기 PE들이 데이터를 전송하기 위해 필요한 대역폭에 따라 상기 경로를 구성하는 링크들의 전압과 클럭을 결정하여 상기 링크를 제어하는 제어 장치를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 제 2 견지에 따르면, 네트워크온칩(NoC : Network On Chip)에서 전력 제어 방법은, 프로세싱 요소(PE : Processing Element)가 데이터 전송을 요청하는 경우, 상기 PE가 데이터를 전송하기 위해 경로를 확인하는 과정과, 상기 PE의 데이터를 전송하기 위한 대역폭을 포함하여 상기 경로에 포함되는 링크들이 처리할 대역폭을 확인하는 과정과, 상기 대역폭에 따라 상기 경로에 포함되는 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 제 3 견지에 따르면, 네트워크온칩(NoC : Network On Chip)에서 전력 제어 방법은, 프로세싱 요소(PE : Processing Element)가 데이터 전송 완료 신호가 수신되는 경우, 상기 데이터 전송 완료에 따라 상기 NoC의 네트워크를 구성하는 적어도 하나의 링크들의 변경되는 대역폭을 확인하는 과정과, 상기 변경된 대역폭이 0인 링크가 존재하는 경우, 해당 링크가 비활성화되도록 전압과 클럭의 제어 신호를 전송하는 과정을 포함하는 것을 특징으로 한다.
상술한 바와 같이 네트워크온칩(Network On Chip)에서 프로세싱 요소들이 필요로하는 통신 대역폭에 따라 네트워크를 구성하여 링크의 전압 및 주파수를 동적으로 공급함으로써, 네트워크의 전력 소모를 줄일 수 있는 이점이 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한 다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하 본 발명은 네트워크온칩(Network On Chip : 이하, NoC라 칭함)에서 네트워크를 구성하는 링크와 스위치의 전압 및 주파수를 동적으로 제어하기 위한 기술에 대해 설명한다.
상기 NoC에서 네트워크를 구성하는 링크의 전압 및 주파수를 제어하기 위해서 상기 NoC는 하기 도 3과 같이 구성된다.
도 3은 본 발명에 따른 네트워크온칩에서 전력 및 클럭을 제어하기 위한 구조를 도시하고 있다.
상기 도 3에 도시된 바와 같이 상기 NoC(300)의 전력 및 클럭을 제어하기 위해 제어부(310), 저장부(320), 전력 제어부(330), 클럭 제어부(340)를 포함하여 구성된다.
상기 NoC(300)는 프로세싱 블록과 통신회로를 분리된 구조로 프로세싱 요소(Processing Element : 이하, PE라 칭함)(301)들은 스위치(303)와 링크(305)로 구성된 네트워크로 연결된다. 여기서, 상기 NoC(300)는 상기 스위치(303) 대신 라우터를 사용할 수도 있다. 또한, 상기 링크는 데이터를 전송하지 않는 경우 비활성화되어 있다.
상기 제어부(310)는 상기 PE(301)들이 요청하는 대역폭에 따라 상기 저장부(320)에 저장된 테이블들을 참조하여 상기 PE(301)들이 동작하기 위한 경로를 선 정한다. 또한, 상기 제어부(310)는 상기 PE(301)들이 요청하는 대역폭에 따라 상기 저장부(320)에 저장된 테이블들을 참조하여 상기 경로를 구성하는 링크(305)들의 전력 및 주파수를 제어하기 위해 상기 전력 제어부(330)와 클럭 제어부(340)로 제어 신호를 전송한다.
상기 저장부(320)는 링크 상태 테이블(321), 가상 순환 경로 테이블(323), 대역폭 테이블(325) 및 동작 테이블(327)을 저장한다.
상기 링크 상태 테이블(321)은 상기 NoC(300)을 구성하는 링크들의 현재 상태 정보를 포함하기 위해 하기 <표 1>과 같이 구성된다.
Link Forward #1 | Status(LF#1) | VDD(LF#1) | CLK(LF#1) | ACC_BW(LF#1) |
Link Reverse #1 | Status(LR#1) | VDD(LR#1) | CLK(LR#1) | ACC_BW(LR#1) |
Link Forward #2 | Status(LF#2) | VDD(LF#2) | CLK(LF#2) | ACC_BW(LF#2) |
Link Reverse #2 | Status(LR#2) | VDD(LR#2) | CLK(LR#2) | ACC_BW(LR#2) |
… | … | … | … | … |
Link Forward #L | Status(LF#L) | VDD(LF#L) | CLK(LF#L) | ACC_BW(LF#L) |
Link Reverse #L | Status(LR#L) | VDD(LR#L) | CLK(LR#L) | ACC_BW(LR#L) |
여기서, 상기 링크 상태 테이블(321)은 각 링크당 순방향 링크(Forward Link)와 역방향 링크(Reverse Link)로 구성되기 때문에 L개의 링크가 존재하는 경우 2L개의 링크에 대한 상태 정보를 포함한다. 이때, 상기 링크 상태 테이블(321)은 각각의 링크를 나타내는 링크 필드, 각각의 링크의 현재 동작 상태를 나타내는 동작 상태(Status) 필드, 현재 공급하는 전압 레벨을 나타내는 전압(VDD) 필드, 현재 공급하는 주파수 레벨(클럭)을 나타내는 클럭(CLK) 필드 및 현재 링크에서 서비스 중인 전체 대역폭을 나타내는 대역폭(ACC_BW) 필드를 포함한다.
상기 <표 1>에서 상기 전압 필드와 클럭 필드 및 대역폭 필드의 값은 상기 동작 상태 필드가 활성으로 표시된 경우에만 의미 있는 값을 갖는다.
상기 가상 순환 경로 테이블(323)은 상기 PE(301)들 간 연결이 가능한 경로를 포함하므로 하기 <표 2>와 같이 구성된다. 여기서, 상기 가상 순환 경로 테이블(323)은 상기 NoC(300)이 포함되는 시스템에 따라 재구성될 수 있다.
Origin. PE | Dest. PE | Possible VC Paths | |||
PE#1 | PE#2 | Link_Fwd#1 | |||
PE#3 | Link_Fwd#1 | Link_Fwd#2 | |||
PE#3 | Link_Fwd#2 | Link_Fwd#3 | |||
PE#5 | Link_Fwd#4 | Link_Fwd#2 | Link_Fwd#3 | ||
PE#2 | PE#1 | Link_Rev#1 | |||
PE#3 | Link_Fwd#2 | ||||
PE#4 | Link_Fwd#2 | Link_Fwd#3 | |||
PE#9 | Link_Fwd#4 | Link_Fwd#2 | Link_Fwd#3 | Link_Fwd#5 | |
… | … | … | … | … | … |
PE#9 | PE#1 | Link_Rev#4 | Link_Rev#2 | Link_Rev#3 | |
PE#2 | Link_Rev#4 | Link_Rev#2 | Link_Rev#3 | Link_Rev#5 |
여기서, 상기 가상 순환 경로 테이블(323)은 상 PE(301)들 사이의 연결 가능한 경로를 포함하기 위해 데이터를 전송하는 PE를 나타내는 원점 PE(Origin. PE) 필드, 데이터를 수신받는 PE를 나타내는 목적 PE(Dest. PE) 필드 및 상기 원점 PE와 목적 PE사이에서 연결 가능한 경로를 구성하는 링크를 나타내는 가상 경로(Possible VC Paths) 필드를 포함하여 구성된다. 예를 들어, PE 1에서 PE 5까지 연결 가능한 경로는 순방향 링크 4, 순방향 링크 2 및 순방향 링크 3으로 구성된다.
이때, 원점 PE와 목적 PE까지의 가상 경로가 여러 개 존재할 경우. 동일한 원점 PE와 목적 PE사이의 가상 경로 필드는 여러 개 존재할 수도 있다. 예를 들어, 상기 PE 1과 PE 3사이에는 두 개의 가상 경로가 존재할 수 있다. 따라서, 상기 PE 1과 PE 3는 두 개의 가상 경로 필드를 포함한다.
상기 대역폭 테이블(325)은 각각의 대역폭마다 링크에게 공급할 전압과 클럭을 포함하기 위해 하기 <표 3>과 같이 구성된다. 여기서, 상기 대역폭 테이블(325)은 상기 NoC(300)이 포함되는 시스템에 따라 재구성될 수 있다.
BandWidth #1 | VDD(BW#1) | CLK(BW#1) |
BandWidth #2 | VDD(BW#2) | CLK(BW#2) |
… | … | … |
BandWidth #B | VDD(BW#B) | CLK(BW#B) |
여기서, 상기 대역폭 테이블(325)은 대역폭에 따라 링크로 공급할 전압과 클럭을 나타내기 위해 각각의 대역폭을 나타내는 대역폭(BandWidth) 필드, 해당 대역폭을 지원하기 위한 링크의 전압 레벨을 나타내는 전압(VDD) 필드 및 해당 대역폭을 지원하기 위한 링크의 주파수 레벨(클럭)을 나타내는 클럭(CLK) 필드를 포함하여 구성된다.
상기 동작 테이블(327)은 상기 현재 NoC(300)에서 동작하는 작업(Active Job)을 나타내기 위해 하기 <표 4>와 같이 구성된다.
Origin. PE#1 | Dest.PE#1 | BW#1 | VC Path#1 |
Origin. PE#2 | Dest.PE#2 | BW#2 | VC Path#2 |
… | … | … | … |
Origin. PE#K | Dest.PE#K | BW#K | VC Path#K |
여기서, 상기 동작 테이블(327)은 현재 데이터 전송 정보를 나타내기 위해 데이터를 전송하는 PE를 나타내는 원점 PE(Origin. PE) 필드, 데이터를 수신받는 PE를 나타내는 목적 PE(Dest. PE) 필드, 상기 원점 PE와 목적 PE 사이에서 데이터를 전송하기 위한 대역폭 정보를 나타내는 대역폭(BandWidth) 필드 및 상기 가상 순환 경로 테이블(323)에서 포함되는 경로들 중 현재 데이터를 전송하는 경로를 나타내는 가상 경로(VC Path) 필드를 포함하여 구성된다. 따라서, 상기 가상 경로 필드는 상기 가상 순환 경로 테이블(323)에서 포함되는 경로들 중 현재 데이터를 전송하는 경로의 인덱스 정보를 포함한다.
상기 전력 제어부(330)는 상기 제어부(300)로부터 링크 전력 제어 신호가 수신되면 상기 제어 신호에 따라 해당 링크의 전력을 제어한다.
상기 클럭 제어부(340)는 상기 제어부(300)로부터 링크 클럭 제어 신호가 수신되면 상기 제어 신호에 따라 해당 링크의 클럭을 제어한다.
상술한 바와 같이 상기 NoC(300)의 링크(305)들은 상기 제어부(310)의 제어에 따라 PE(301)들이 원하는 대역폭에 따라 전압 및 주파수가 변경된다. 따라서, 상기 링크(305)는 하기 도 4와 같이 구성된다.
도 4는 본 발명에 따른 네트워크온칩에서 링크의 구성을 도시하고 있다. 이하 설명은 상기 NoC(300)에서 스위치 1(400)과 스위치 2(410)를 연결하는 링크를 예를 들어 설명하지만 다른 링크들도 동일하게 구성될 수 있다.
상기 도 4에 도시된 바와 같이 상기 스위치 1(400)과 상기 스위치 2(410)를 연결하는 링크는 순방향 링크(420)와 역방향 링크(430)로 구성된다. 여기서, 상기 순방향 링크(420)와 역방향 링크(430)는 데이터를 전송하는 방향이 다를 뿐 동일하게 구성된다. 따라서, 이하 설명은 상기 순방향 링크(420)를 대표로 설명한다.
상기 순방향 링크(420)는 동기 제어부(421, 429), 조종부(Driving cell)(423), 리피터(425) 및 수신부(Receving cell)(427)를 포함하여 구성된다.
상기 동기 제어부(421, 429)는 상기 스위치 1(400)과 스위치 2(410)에 연결된 PE들의 동기를 서로 다른 경우, 상기 PE들 간 동기를 맞추는 역할을 수행한다.
상기 조종부(423)는 상기 도 3에 도시된 전력 제어부(330)가 상기 순방향 링크(420)가 제공할 서비스의 대역폭에 따라 제어하는 전압에 따라 상기 순방향 링크(420)가 동작하도록 제어한다. 또한, 상기 조종부(423)는 상기 도 3에 도시된 클럭 제어부(340)가 상기 순방향 링크(420)가 제공할 서비스의 대역폭에 따라 제어하는 주파수에 따라 상기 순방향 링크(420)가 동작하도록 제어한다.
상기 리피터(425)는 상기 조종부(423)에서 전송하는 신호의 빠른 전송을 돕는다.
상기 수신부(427)는 상기 조종부(423)와의 클럭 및 전압의 레벨을 맞추기 위해 상기 리피터(425)를 통해 제공받은 데이터의 클럭과 전압을 변환한다. 이후, 상기 수신부(427)는 상기 데이터를 상기 동기 제어부(429)로 전송한다.
이하 설명은 상기 제어부(310)에서 상기 PE(301)들이 요청하는 대역폭에 따라 경로를 선정하고, 상기 경로를 구성하는 링크(305)들의 전력 및 주파수를 제어하기 위한 동작에 대해 설명한다.
먼저, 상기 PE(301)들이 데이터 전송을 요청하는 경우, 상기 제어부(310)는 하기 도 5에 도시된 바와 같이 경로를 선정하고, 상기 경로를 구성하는 링크(305)들의 전력 및 주파수를 제어한다.
도 5는 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들이 데이터 전송을 요청할 때 링크들의 전력 및 클럭을 제어하기 위한 절차를 도시하고 있다.
상기 도 5를 참조하면 먼저 상기 제어부(310)는 501단계에서 데이터 전송을 요구하는 PE로부터 데이터 전송 요청 신호(Req)가 수신되는지 확인한다.
상기 데이터 전송 요청 신호가 수신되는 경우, 상기 제어부(310)는 503단계로 진행하여 상기 저장부(320)의 가상 순환 경로 테이블(323)에서 상기 PE가 목적 PE까지 데이터를 전송하기 위한 가상 경로를 선택한다. 만일, 상기 PE에서 목적 PE까지 데이터를 전송하기 위한 가상 경로가 다수 개인 경우 임의의 하나를 선택한다. 예를 들어, 상기 제어부(310)는 상기 가상 경로가 다수 개인 경우, 가상 경로 인덱스에 따라 순차적으로 선택한다.
상기 가상 순환 경로를 선택한 후, 상기 제어부(310)는 505단계로 진행하여 상기 가상 순환 경로에 포함되는 링크들이 처리할 대역폭을 산출한다. 즉, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 해당 링크의 대역폭 필드의 값과 상기 PE가 요청한 데이터 전송에 필요한 대역폭을 합하여 상기 가상 순환 경로에 포함되는 링크들이 처리할 대역폭을 산출한다.
이후, 상기 제어부(310)는 507단계로 진행하여 상기 가상 순환 경로에 포함되는 링크들이 모드 상기 대역폭을 처리할 수 있는지 확인한다. 즉, 상기 제어부(310)는 상기 505단계에서 산출한 링크들이 처리할 대역폭이 상기 대역폭 테이블(325)에 정의된 가장 큰 대역폭보다 작은지 확인한다.
만일, 하나의 링크라도 상기 대역폭을 처리하지 못하는 경우, 상기 제어부(310)는 상기 503단계로 진행하여 다른 가상 순환 경로를 선택한다.
한편, 상기 링크들이 상기 대역폭을 처리 가능한 경우, 상기 제어부(310)는 상기 가상 순환 경로를 지원하기 위해 현재의 링크 구성을 재구성해야하는지 확인한다. 다시 말해 상기 링크들은 일정한 레벨단위로 전압과 주파수가 변경되므로 상기 PE가 요청한 데이터 전송을 추가적으로 수행하는 경우에도 현재 구성되어 있는 링크들의 전압 및 주파수가 변경되지 않을 수도 있다. 따라서, 상기 제어부(310)는 상기 PE가 요청한 데이터 전송을 추가적으로 수행하는 경우, 현재 구성되어 있는 링크들의 동작 상태, 전압, 주파수가 변경되는지 확인한다.
만일, 현재 구성되어 있는 링크를 재구성하지 않는 경우, 상기 제어부(310)는 519단계로 진행하여 상기 PE가 요청한 데이터 전송을 상기 동작 테이블(327)에 추가한다.
한편, 현재 구성되어 있는 링크를 재구성하는 경우, 상기 제어부(310)는 511단계로 진행하여 상기 가상 순환 경로에 포함되는 링크들 중 현재 활성화 상태인 링크가 존재하는지 확인한다. 이때, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 링크들의 동작 상태를 확인한다.
만일, 상기 가상 순환 경로에 포함되는 링크들이 모두 비활성화 상태인 경우, 상기 제어부(310)는 513단계로 진행하여 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 동작 상태, 전압, 주파수 및 대역폭을 갱신한다. 예를 들어, 상기 제어부(310)는 상기 대역폭 테이블(325)에서 상기 505단계에서 산출한 각 링크가 처리할 대역폭에 따른 링크들의 전압과 클럭을 확인한다. 이후, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 동작 상태 필드를 활성으로 변경하고 전압 필드와 클럭 필드를 상기 대역폭 테이블(325)에서 확인한 값으로 설정한다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 대역폭 필드를 상기 PE가 요청하는 데이터 전송을 위한 대역폭으로 설정한다. 여기서, 상기 링크들이 비활성화 상태였으므로 상기 링크들에 대해 상기 505단계에서 산출한 대역폭은 상기 PE가 요청한 데이터 전송을 처리하기 위한 대역폭과 동일하다.
상기 링크 상태 테이블(321)을 갱신한 후, 상기 제어부(310)는 515단계로 진행하여 상기 갱신된 링크 상태 테이블(321)에 따라 상기 가상 순환 경로에 포함되는 링크의 전압 및 클럭을 제어하기 위한 제어신호를 전송한다. 이때, 상기 제어부(310)는 상기 링크들의 전압 제어 신호를 상기 전력 제어부(330)로 전송하고 상기 링크들의 클럭 제어 신호를 상기 클럭 제어부(340)로 전송한다.
상기 전압 및 클럭을 제어하기 위한 제어신호를 전송한 후, 상기 제어부(310)는 517단계로 진행하여 상기 가상 순환 경로에 포함되는 링크들의 전압 및 클럭이 안정화되도록 일정시간 기다린다. 여기서, 상기 링크들의 전압 및 클럭이 안정화되도록 기다리는 시간은 조절 가능하다.
상기 링크들의 전압 및 클럭이 안정화되도록 일정시간을 기다린 후, 상기 제어부(310)는 상기 519단계로 진행하여 상기 PE가 요청한 데이터 전송을 상기 동작 테이블(327)에 추가한다.
한편, 상기 511단계에서 상기 가상 순환 경로에 포함되는 링크들 중 활성화 상태인 링크가 존재하는 경우, 상기 제어부(310)는 523단계로 진행하여 상기 활성화 상태인 링크를 통해 수행되는 데이터 전송을 중단시킨다.
이후, 상기 제어부(310)는 525단계로 진행하여 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 동작 상태, 전압, 주파수 및 대역폭을 갱신한다. 예를 들어, 상기 제어부(310)는 상기 대역폭 테이블(325)에서 상기 505단계에서 산출한 각 링크가 처리할 대역폭에 따른 링크들의 전압과 클럭을 확인한다. 이후, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들 중 비활성화 상태인 링크들의 동작 상태 필드를 활성으로 변경한다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 전압 필드와 클럭 필드를 상기 대역폭 테이블(325)에서 확인한 값으로 설정한다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 가상 순환 경로에 포함된 링크들의 대역폭 필드를 상기 505단계에서 산출한 대역폭으로 설정한다.
상기 링크 상태 테이블(321)을 갱신한 후, 상기 제어부(310)는 527단계로 진행하여 상기 갱신된 링크 상태 테이블(321)에 따라 상기 가상 순환 경로에 포함되는 링크의 전압 및 클럭을 제어하기 위한 제어신호를 전송한다. 이때, 상기 제어부(310)는 상기 링크들의 전압 제어 신호를 상기 전력 제어부(330)로 전송하고 상기 링크들의 클럭 제어 신호를 상기 클럭 제어부(340)로 전송한다.
상기 전압 및 클럭을 제어하기 위한 제어신호를 전송한 후, 상기 제어부(310)는 529단계로 진행하여 상기 가상 순환 경로에 포함되는 링크들의 전압 및 클럭이 안정화되도록 일정시간 기다린다. 여기서, 상기 링크들의 전압 및 클럭이 안정화되도록 기다리는 시간은 조절 가능하다.
상기 링크들의 전압 및 클럭이 안정화되도록 일정시간을 기다린 후, 상기 제어부(310)는 531단계로 진행하여 상기 523단계에서 중단시킨 데이터 전송을 재개하도록 제어한다.
이후, 상기 제어부(310)는 상기 519단계로 진행하여 상기 PE가 요청한 데이터 전송을 상기 동작 테이블(325)에 추가한다.
상기 동작 테이블(327)에 상기 PE가 요청한 데이터 전송을 추가한 후, 상기 제어부(310)는 521단계로 진행하여 상기 PE로 데이터 전송 시작 신호(GNT)를 전송한다.
이후, 상기 제어부(310)는 본 알고리즘을 종료한다.
다음으로, 상기 도 3의 PE(301)들이 데이터 전송 완료한 경우, 상기 제어부(310)는 하기 도 6에 도시된 바와 같이 데이터 전송이 완료된 링크(305)들의 전력 및 주파수를 제어한다.
도 6은 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들이 데이터 전송이 완료된 링크들의 전력 및 클럭을 제어하기 위한 절차를 도시하고 있다.
상기 도 6을 참조하면, 먼저 상기 제어부(310)는 601단계에서 PE로부터 데이터 전송 완료 신호(Done)가 수신되는지 확인한다.
상기 데이터 전송 완료 신호가 수신되는 경우, 상기 제어부(310)는 603단계로 진행하여 상기 완료된 데이터 전송을 수행하던 링크들 대역폭 변화를 산출한다.
이후, 상기 제어부(310)는 605단계로 진행하여 상기 산출한 대역폭이 0인 링크가 존재하는지 확인한다.
만일, 상기 대역폭이 0인 링크가 존재하지 않는 경우, 상기 제어부(310)는 611단계로 진행하여 대역폭이 줄어드는 링크가 존재하는지 확인한다.
한편, 상기 대역폭이 0인 링크가 존재하는 경우, 상기 제어부(310)는 607단계로 진행하여 상기 링크 상태 테이블(321)에서 해당 링크의 동작 상태 필드를 비활성으로 갱신한다.
상기 링크 상태 테이블(321)을 갱신한 후, 상기 제어부(310)는 609단계로 진행하여 상기 동작 상태 필드가 비활성으로 갱신한 링크를 비활성화시키기 위한 전압 및 클럭 제어 신호를 전송한다. 이때, 상기 제어부(310)는 상기 링크들의 전압 제어 신호를 상기 전력 제어부(330)로 전송하고 상기 링크들의 클럭 제어 신호를 상기 클럭 제어부(340)로 전송한다.
상기 전압 및 클럭 제어 신호를 전송한 후, 상기 제어부(310)는 상기 611단계로 진행하여 상기 데이터 전송의 완료로 대역폭이 줄어드는 링크가 존재하는지 확인한다.
만일, 상기 대역폭이 줄어드는 링크가 존재하지 않는 경우, 상기 제어부(310)는 623단계로 진행하여 상기 동작 테이블(327)에서 상기 데이터 전송이 완료된 작업을 삭제한다.
한편, 상기 대역폭이 줄어드는 링크가 존재하는 경우, 상기 제어부(310)는 613단계로 진행하여 상기 대역폭이 줄어드는 링크를 통해 수행되는 데이터 전송을 중단시킨다.
이후, 상기 제어부(310)는 615단계로 진행하여 상기 링크 상태 테이블(321)에서 상기 대역폭이 줄어드는 링크들의 전압, 주파수 및 대역폭을 갱신한다. 예를 들어, 상기 제어부(310)는 상기 대역폭 테이블(325)에서 상기 603단계에서 산출한 각 링크가 처리할 대역폭에 따른 링크들의 전압과 클럭을 확인한다. 이후, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 대역폭이 변경되는 링크들의 전압 필드와 클럭 필드를 상기 대역폭 테이블(325)에서 확인한 값으로 설정한다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블(321)에서 상기 대역폭이 변경되는 링크들의 대역폭 필드를 상기 603단계에서 산출한 대역폭으로 설정한다.
상기 링크 상태 테이블(321)을 갱신한 후, 상기 제어부(310)는 617단계로 진행하여 상기 갱신된 링크 상태 테이블(321)에 따라 상기 대역폭이 변경되는 링크들의 전압 및 클럭을 제어하기 위한 제어신호를 전송한다. 이때, 상기 제어부(310)는 상기 링크들의 전압 제어 신호를 상기 전력 제어부(330)로 전송하고 상기 링크들의 클럭 제어 신호를 상기 클럭 제어부(340)로 전송한다.
상기 전압 및 클럭을 제어하기 위한 제어신호를 전송한 후, 상기 제어부(310)는 619단계로 진행하여 상기 대역폭이 변경되는 링크들의 전압 및 클럭이 안정화되도록 일정시간 기다린다. 여기서, 상기 링크들의 전압 및 클럭이 안정화되도록 기다리는 시간은 조절 가능하다.
상기 링크들의 전압 및 클럭이 안정화되도록 일정시간을 기다린 후, 상기 제어부(310)는 621단계로 진행하여 상기 613단계에서 중단시킨 데이터 전송을 재개하도록 제어한다.
상기 대역폭이 변경되는 링크들의 데이터 전송을 재개하도록 제어한 후, 상기 제어부(310)는 상기 623단계로 진행하여 상기 동작 테이블(327)에서 상기 데이터 전송이 완료된 작업을 삭제한다.
이후, 상기 제어부(310)는 본 알고리즘을 종료한다.
상술한 바와 같이 상기 제어부(310)는 상기 저장부(320)에 포함된 링크 상태 테이블(321), 가상 순환 경로 테이블(323), 대역폭 테이블(325) 및 동작 테이블(327)을 이용하여 NoC 구조에 포함된 링크들의 전압 및 클럭을 제어한다. 이때, 상기 제어부(310)는 PE들의 데이터 전송 요청 신호 또는 데이터 전송 완료 신호에 따라 상기 저장부(320)에 포함된 테이블들을 갱신한다. 예를 들어, 상기 NoC에 포함되는 PE들이 하기 도 7과 같이 동작할 때, 상기 제어부(310)는 하기 도 8과 도 9에 도시된 바와 같이 상기 저장부(320)에 포함된 테이블들을 갱신한다.
도 7은 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들을 데이터 전송 시나리오를 도시하고 있다.
상기 도 7에 도시된 바와 같이 상기 NoC에 포함되는 PE들 중 PE1는 T0시간부터 T4시간까지 PE 9로 20Mbps의 대역폭으로 데이터를 전송한다.
또한, PE 2는 T1시간부터 T3시간까지 PE 9로 30Mbps의 대역폭으로 데이터를 전송하고, PE 4는 T2시간부터 T5시간까지 PE 9로 60Mbps의 대역폭으로 데이터를 전송한다.
이때, 상기 대역폭 테이블(325)이 하기 <표 5>와 같이 구성되는 것으로 가정한다.
BW | VDD | CLK |
BW#1(10Mbps) | 1.0V | 50MHz |
BW#2(20Mbps) | 1.0V | 100MHz |
BW#3(30Mbps) | 1.1V | 200MHz |
BW#4(50Mbps) | 1.1V | 300MHz |
BW#5(100Mbps) | 1.2V | 500MHz |
여기서, 상기 대역폭 테이블(325)는 링크가 처리하는 대역폭에 각각의 링크로 제공할 전압과 주파수 레벨(클럭)을 포함한다. 예를 들어, 링크가 10Mbps의 대역폭을 처리하는 경우, 상기 제어부(310)는 상기 링크가 1.0V의 전압과 50MHz의 클럭으로 동작하도록 제어한다.
또한, 상기 가상 순환 경로 테이블(323)은 하기 <표 6>과 같이 구성되는 것으로 가정한다.
Origin. PE | Dest. PE | Possible VC Paths | |||
PE#1 | PE#9 | LF1 | LF2 | LF5 | LF10 |
… | |||||
PE#2 | PE#9 | LF2 | LF5 | LF10 | |
… | |||||
PE#4 | PE#9 | LF6 | LF7 | LF10 | |
PE#9 | LF6 | LF9 | LF12 | ||
… |
여기서, 상기 가상 순환 경로 테이블(323)은 원점 PE에서 목적 PE까지 연결이 가능한 경로에 포함되는 링크 구성 정보를 포함한다. 예를 들어, PE 1에서 PE 9로 데이터를 전송하기 위한 경로는 순방향 링크(Link Forward) 1, 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10을 포함하여 구성된다.
상기 NoC에 포함되는 PE들이 상기 도 7과 같이 동작하는 경우, 상기 제어부(310)는 T0시간 보다 이전 시간, T0시간 및 T1시간 동안 하기 도 8에 도시된 바와 같이 링크 상태 테이블과 동작 테이블을 구성하도록 제어한다.
도 8은 본 발명에 실시 예에 따른 네트워크온칩에서 링크의 전력 및 클럭을 제어하기 위한 테이블의 변화를 도시하고 있다.
상기 도 8을 참조하면 상기 도 8의 (a)는 상기 T0시간 보다 이전 시간 동안 링크 상태 테이블과 동작 테이블을 구성을 도시하고, 상기 도 8의 (b)는 상기 T0시간부터 T1시간까지의 링크 상태 테이블과 동작 테이블을 구성을 도시한다. 또한, 상기 도 8의 (c)는 상기 T1시간부터 T2시간까지의 링크 상태 테이블과 동작 테이블을 구성을 도시한다.
상기 도 8의 (a)에 도시된 바와 같이 T0시간보다 이전 시간동안 상기 NoC에 포함되는 PE들은 아무런 동작도 하지 않으므로 상기 NoC를 구성하는 링크들도 모두 비활성화 상태를 유지한다. 따라서, 상기 링크 상태 테이블에 모든 링크들의 동작 상태 필드를 비활성화 상태로 표시하고, 동작 테이블은 비어있다.
상기 도 8의 (b)에 도시된 바와 같이 T0시간이 되면 PE 1은 PE 9로 20Mbps의 대역폭으로 데이터를 전송한다. 이때, 상기 <표 6>과 같이 구성되는 가상 순환 경로 테이블에서 상기 PE 1에서 PE 9로 데이터를 전송하기 위한 경로는 순방향 링크 1, 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10을 포함하여 구성된다. 또한, 상기 <표 5>와 같이 구성되는 대역폭 테이블에서 20Mbps의 대역폭일 때 각각의 링크들은 1.0V의 전압과 100MHz의 클럭으로 동작한다. 따라서, 상기 제어부(310)는 상기 링크 상태 테이블에서 순방향 링크 1, 순방향 링크 2, 순방향 링크 5, 순방향 링크 10의 동작 상태 필드를 활성으로 전환시킨다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블에서 순방향 링크 1, 순방향 링크 2, 순방향 링크 5, 순방향 링크 10의 전압 필드를 1.0V로 설정하고, 클럭 필드를 100MHz로 설정하며 대역폭 필드를 20Mbps로 설정한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 1에서 PE 9로 데이터를 전송하는 작업을 추가한다.
상기 도 8의 (c)에 도시된 바와 같이 T1시간이 되면 PE 1은 PE 9로 20Mbps의 대역폭으로 데이터를 전송하고, PE 2는 PE 9로 30Mbps의 대역폭으로 데이터를 전송한다. 이때, 상기 <표 6>과 같이 구성되는 가상 순환 경로 테이블에서 상기 PE 2에서 PE 9로 데이터를 전송하기 위한 경로는 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10을 포함하여 구성된다. 여기서, 상기 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10은 PE 1에서 PE 9로 전송하는 데이터와 PE 2에서 PE 9로 전송하는 데이터를 동시에 전송하므로 50Mbps의 대역폭을 처리해야한다.
상기 <표 5>와 같이 구성되는 대역폭 테이블에서 50Mbps의 대역폭일 때 각각의 링크들은 1.1V의 전압과 300MHz의 클럭으로 동작한다. 따라서, 상기 제어부(310)는 상기 도 8의 (b)와 같이 구성되는 링크 상태 테이블에서 순방향 링크 2, 순방향 링크 5, 순방향 링크 10의 전압 필드를 1.1V로 갱신하고, 클럭 필드를 300MHz로 갱신하며 대역폭 필드를 50Mbps로 갱신한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 2에서 PE 9로 데이터를 전송하는 작업을 추가한다.
도 9는 본 발명에 다른 실시 예에 따른 네트워크온칩에서 링크의 전력 및 클럭을 제어하기 위한 테이블의 변화를 도시하고 있다.
상기 도 9를 참조하면 상기 도 9의 (a)는 상기 T2시간부터 T3시간까지의 링크 상태 테이블과 동작 테이블을 구성을 도시하고, 상기 도 9의 (b)는 상기 T3시간부터 T4시간까지의 링크 상태 테이블과 동작 테이블을 구성을 도시한다. 또한, 상기 도 9의 (c)는 상기 T4시간부터 T5시간까지의 링크 상태 테이블과 동작 테이블을 구성을 도시하고, 상기 도 9의 (d)는 상기 T5시간 이후의 링크 상태 테이블과 동작 테이블을 구성을 도시한다.
상기 도 9의 (a)에 도시된 바와 같이 T2시간이 되면 PE 1은 PE 9로 20Mbps의 대역폭으로 데이터를 전송하고, PE 2는 PE 9로 30Mbps의 대역폭으로 데이터를 전송하며, PE 4는 PE 9로 60Mbps의 대역폭으로 데이터를 전송한다.
이때, 상기 <표 6>과 같이 구성되는 가상 순환 경로 테이블에서 상기 PE 4에서 PE 9로 데이터를 전송하기 위한 두 개의 경로가 존재한다. 여기서, 인덱스 0의 경로는 순방향 링크 6, 순방향 링크 7 및 순방향 링크 10을 포함하여 구성된다. 이때, 상기 순방향 링크 10은 T2시간부터 PE 1과 PE 2 및 PE 4에서 PE 9로 전송하는 데이터를 처리하므로 110Mbps의 대역폭을 처리해야한다. 하지만, 상기 NoA에서 링크는 최대 100Mbps의 대역폭을 처리할 수 있으므로 상기 PE 4는 PE 9로 데이터를 전송하기 위해 순방향 링크 6, 순방향 링크 9 및 순방향 링크 12를 포함하여 구성 인덱스 2의 경로를 구성한다.
상기 <표 5>와 같이 구성되는 대역폭 테이블에서 60Mbps의 대역폭일 때 각각의 링크들은 1.2V의 전압과 500MHz의 클럭으로 동작한다. 따라서, 상기 제어부(310)는 상기 도 8의 (c)와 같이 구성되는 링크 상태 테이블에서 순방향 링크 6, 순방향 링크 9 및 순방향 링크 12의 동작 상태 필드를 활성으로 전환시킨다. 또한, 상기 제어부(310)는 상기 링크 상태 테이블에서 순방향 링크 6, 순방향 링크 9 및 순방향 링크 12의 전압 필드를 1.2V로 갱신하고, 클럭 필드를 500MHz로 갱신하며 대역폭 필드를 60Mbps로 갱신한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 4에서 PE 9로 데이터를 전송하는 작업을 추가한다. 이때, 상기 PE 4에서 PE 9로 데이터를 전송하는 작업은 인덱스 1의 가상 순환 경로를 사용하므로 가상 경로 필드를 1로 설정한다.
상기 도 9의 (b)에 도시된 바와 같이 T3시간이 되면 PE 1은 PE 9로 20Mbps의 대역폭으로 데이터를 전송하고, PE 4는 PE 9로 60Mbps의 대역폭으로 데이터를 전송하며, PE 2는 PE 9로 데이터 전송을 완료한다.
상기 PE 2가 PE 9로 데이터 전송을 완료하면 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10의 대역폭이 50Mbps에서 20Mbps로 변하게 된다.
따라서, 상기 제어부(310)는 상기 도 9의 (a)와 같이 구성되는 링크 상태 테이블에서 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10의 전압 필드를 1.0V로 갱신하고, 클럭 필드를 100MHz로 갱신하며 대역폭 필드를 20Mbps로 갱신한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 2에서 PE 9로 데이터를 전송하는 작업을 삭제한다.
상기 도 9의 (c)에 도시된 바와 같이 T4시간이 되면 PE 4은 PE 9로 60Mbps의 대역폭으로 데이터를 전송하고, PE 1는 PE 9로 데이터 전송을 완료한다.
상기 PE 1가 PE 9로 데이터 전송을 완료하면 순방향 링크 1, 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10의 대역폭이 0이 된다.
따라서, 상기 제어부(310)는 상기 도 9의 (b)와 같이 구성되는 링크 상태 테이블에서 순방향 링크 1, 순방향 링크 2, 순방향 링크 5 및 순방향 링크 10의 동작 상태 필드를 비활성으로 갱신한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 1에서 PE 9로 데이터를 전송하는 작업을 삭제한다.
상기 도 9의 (d)에 도시된 바와 같이 T5시간이 되면 PE 4은 PE 9로 데이터 전송을 완료한다.
상기 PE 4가 PE 9로 데이터 전송을 완료하면 순방향 링크 6, 순방향 링크 9 및 순방향 링크 12의 대역폭이 0이 된다.
따라서, 상기 제어부(310)는 상기 도 9의 (c)와 같이 구성되는 링크 상태 테이블에서 순방향 링크 6, 순방향 링크 9 및 순방향 링크 12의 동작 상태 필드를 비활성으로 갱신한다.
또한, 상기 제어부(310)는 동작 테이블에 상기 PE 4에서 PE 9로 데이터를 전송하는 작업을 삭제한다.
상술한 바와 같이 NoC구조에서 네트워크를 구성하는 링크들은 처리할 대역폭이 존재할 경우에만 활성화되어 처리할 대역폭에 따라 전압 및 클럭을 조절한다. 이때, 상기 PE에 따라 링크를 스위칭하는 스위치는 자신에 연결된 링크들이 모두 비활성인 경우 상기 스위치도 비활성화될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 공통 버스를 사용하는 집적회로의 구성을 도시하는 도면,
도 2는 종래 기술에 따른 시스템온칩의 네트워크온칩의 구조를 도시하는 도면,
도 3은 본 발명에 따른 네트워크온칩에서 전력 및 클럭을 제어하기 위한 구조를 도시하는 도면,
도 4는 본 발명에 따른 네트워크온칩에서 링크의 구성을 도시하는 도면,
도 5는 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들이 데이터 전송을 요청할 때 링크들의 전력 및 클럭을 제어하기 위한 절차를 도시하는 도면,
도 6은 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들이 데이터 전송이 완료된 링크들의 전력 및 클럭을 제어하기 위한 절차를 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 네트워크온칩에서 프로세서 요소들을 데이터 전송 시나리오를 도시하는 도면,
도 8은 본 발명에 실시 예에 따른 네트워크온칩에서 링크의 전력 및 클럭을 제어하기 위한 테이블의 변화를 도시하는 도면, 및
도 9는 본 발명에 다른 실시 예에 따른 네트워크온칩에서 링크의 전력 및 클럭을 제어하기 위한 테이블의 변화를 도시하는 도면.
Claims (24)
- 네트워크온칩(NoC : Network On Chip)에서 전력 제어 장치에 있어서,프로세싱 요소(PE : Processing Element)들을 연결하는 링크들의 상태 정보, 상기 PE들 사이의 경로를 구성하는 링크 구성 정보, 대역폭에 따른 링크의 전압과 클럭 정보를 포함하는 저장부와,상기 저장부에서 링크 구성 정보를 확인하여 데이터를 전송하기 위한 PE들 사이의 경로를 구성하고, 상기 PE들이 데이터를 전송하기 위해 필요한 대역폭에 따라 상기 경로를 구성하는 링크들의 전압과 클럭을 결정하여 상기 링크를 제어하는 제어 장치를 포함하여 구성되는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 저장부는, 상기 링크들의 동작 상태를 나타내는 필드, 데이터 전송을 위해 사용하는 전압 레벨을 나타내는 필드, 데이터 전송을 위해 사용하는 주파수 레벨(클럭)을 나타내는 필드, 데이터를 전송하는 대역폭을 나타내는 필드 중 적어도 하나를 포함하는 테이블을 구성하여 링크들의 상태 정보를 포함하는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 저장부는, 데이터를 전송하는 원점 PE를 나타내는 필드, 데이터를 수신받는 목적 PE를 나타내는 필드, 상기 원점 PE와 목적 PE를 연결하는 경로를 구성하는 링크들을 나타내는 중 적어도 하나를 포함하는 테이블을 구성하여 PE들 사이의 경로를 구성하는 링크 구성 정보를 포함하는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 저장부는, 대역폭을 지원하기 위한 링크의 전압 레벨을 나타내는 필드, 대역폭을 지원하기 위한 링크의 주파수 레벨(클럭)을 나타내는 필드 중 적어도 하나를 포함하는 테이블을 구성하여 대역폭에 따른 링크의 전압과 클럭 정보를 포함하는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 저장부는, 데이터를 전송하는 원점 PE를 나타내는 필드, 데이터를 수신받는 목적 PE를 나타내는 필드, 상기 원점 PE와 목적 PE 사이에서 데이터를 전송하기 위한 대역폭 정보를 나타내는 필드, 상기 원점 PE에서 목적 PE로 데이터를 전송하는 경로를 나타내는 필드 중 적어도 하나를 포함하는 테이블을 구성하여 상기 네트워크온칩에서 동작하는 작업 정보를 더 포함하는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 제어 장치는, 상기 저장부에서 대역폭에 따른 링크의 전압과 클럭 정보를 확인하여 상기 PE들이 데이터를 전송하기 위해 필요한 대역폭에 따라 상기 경로를 구성하는 링크들의 전압과 클럭을 제어하고,상기 제어를 통해 변경한 링크들의 전압, 클럭 및 대역폭 정보를 이용하여 상기 저장부의 링크들의 상태 정보를 갱신하는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 제어 장치는, 상기 저장부에 포함된 정보를 이용하여 PE들 사이의 경로를 구성하고, 상기 PE들이 데이터를 전송하기 위해 필요한 대역폭에 따라 상기 경로에 포함되는 링크들의 변경할 전압 및 클럭을 결정하는 제어부와,상기 제어부의 제어에 따라 상기 링크들의 전압을 제어하는 전력 제어부와,상기 제어부의 제어에 따라 상기 링크들의 클럭을 제어하는 클럭 제어부를 포함하여 구성되는 것을 특징으로 하는 장치.
- 제 1항에 있어서,상기 링크는,각각의 PE들과 인접하도록 위치하여 상기 PE들 사이의 동기를 맞추는 동기부들과,상기 제어 장치의 제어에 따라 상기 링크의 전압 및 클럭을 제어하는 조종부와,상기 조종부와의 전압 및 클럭 레벨을 맞추기 위해 상기 조종부로부터 제공받은 데이터의 전압 및 클럭을 변환하는 수신부를 포함하여 구성되는 것을 특징으로 하는 장치.
- 네트워크온칩(NoC : Network On Chip)에서 전력 제어 방법에 있어서,프로세싱 요소(PE : Processing Element)가 데이터 전송을 요청하는 경우, 상기 PE가 데이터를 전송하기 위해 경로를 확인하는 과정과,상기 PE의 데이터를 전송하기 위한 대역폭을 포함하여 상기 경로에 포함되는 링크들이 처리할 대역폭을 확인하는 과정과,상기 대역폭에 따라 상기 경로에 포함되는 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
- 제 9항에 있어서,상기 링크들이 처리할 대역폭을 확인하는 과정은,상기 경로에 포함되는 각각의 링크들이 처리하고 있는 대역폭을 확인하는 과정과,상기 PE가 요청한 데이터 전송에 필요한 대역폭을 확인하는 과정과,상기 처리하고 있는 대역폭과 상기 PE가 요청한 데이터 전송에 필요한 대역폭을 합을 산출하는 과정을 포함하는 것을 특징으로 하는 방법.
- 제 9항에 있어서,상기 링크들이 처리할 대역폭을 확인한 후, 상기 경로에 포함되는 링크들이 상기 대역폭을 처리할 수 있는지 확인하는 과정과,상기 링크들 중 적어도 하나의 링크가 상기 대역폭을 처리하지 못하는 경우, 상기 PE가 데이터를 전송하기 위한 다른 경로를 확인하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 11항에 있어서,상기 링크들이 상기 대역폭을 처리 가능한 경우, 상기 대역폭에 따라 상기 경로에 포함되는 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정을 진행하는 것을 특징으로 하는 방법.
- 제 9항에 있어서,상기 제어 신호를 전송하는 과정은,상기 경로에 포함되는 링크들 중 활성화된 링크가 존재하는지 확인하는 과정과,상기 활성화된 링크가 존재하지 않는 경우, 상기 대역폭을 처리하기 위한 상기 경로에 포함되는 링크들의 전압과 클럭을 확인하는 과정과,상기 확인한 전압과 클록에 따라 상기 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
- 제 13항에 있어서,상기 링크들의 전압과 클럭을 확인한 후, 상기 링크들의 상태 정보를 포함하는 링크 상태 테이블에서 상기 경로에 포함되는 링크들의 동작 상태를 활성으로 갱신하는 과정과,상기 확인한 전압과 클럭과 대역폭으로 상기 링크 상태 테이블에서 각각의 링크들의 전압과 클럭과 대역폭 정보를 갱신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 13항에 있어서,상기 활성화된 링크가 존재하는 경우, 상기 활성화된 링크가 처리하고 있는 데이터 전송을 중단시키는 과정과,상기 대역폭을 처리하기 위한 상기 경로에 포함되는 링크들의 전압과 클럭을 확인하는 과정과,상기 확인한 전압과 클록에 따라 상기 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정과,상기 중단시킨 데이터 전송을 재개시키는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 15항에 있어서,상기 링크들의 전압과 클럭을 확인한 후, 상기 링크들의 상태 정보를 포함하는 링크 상태 테이블에서 상기 비활성화 상태였던 링크들의 동작 상태를 활성으로 갱신하는 과정과,상기 확인한 전압과 클럭과 대역폭으로 상기 링크 상태 테이블에서 각각의 링크들의 전압과 클럭과 대역폭 정보를 갱신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 9항에 있어서,상기 제어 신호를 전송한 후, 상기 NoC에 포함되는 PE들의 동작 정보를 포함하는 동작 테이블에 상기 PE가 요청한 데이터 전송 동작을 추가하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 9항에 있어서,상기 제어 신호를 전송한 후, 상기 PE가 데이터 전송을 시작하도록 제어하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 네트워크온칩(NoC : Network On Chip)에서 전력 제어 방법에 있어서,프로세싱 요소(PE : Processing Element)가 데이터 전송 완료 신호가 수신되는 경우, 상기 데이터 전송 완료에 따라 상기 NoC의 네트워크를 구성하는 적어도 하나의 링크들의 변경되는 대역폭을 확인하는 과정과,상기 변경된 대역폭이 0인 링크가 존재하는 경우, 해당 링크가 비활성화되도록 전압과 클럭의 제어 신호를 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
- 제 19항에 있어서,상기 제어 신호를 전송한 후, 상기 링크들의 상태 정보를 포함하는 링크 상태 테이블에서 상기 대역폭이 0인 링크들의 동작 상태를 비활성으로 갱신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 19항에 있어서,상기 제어 신호를 전송한 후, 상기 NoC에 포함되는 PE들의 동작 정보를 포함하는 동작 테이블에 상기 데이터 전송이 완료된 동작을 삭제하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 19항에 있어서,상기 변경된 대역폭이 0은 아니지만 줄어드는 링크가 존재하는 경우, 상기 대역폭이 줄어드는 링크가 처리하고 있는 데이터 전송을 중단시키는 과정과,상기 줄어든 대역폭을 처리하기 위한 상기 경로에 포함되는 링크들의 전압과 클럭을 확인하는 과정과,상기 확인한 전압과 클록에 따라 상기 링크들의 전압과 클럭을 제어하기 위한 제어 신호를 전송하는 과정과,상기 중단시킨 데이터 전송을 재개시키는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 22항에 있어서,상기 링크들의 전압과 클럭을 확인한 후, 상기 링크들의 상태 정보를 포함하는 링크 상태 테이블에서 각각의 링크들의 전압과 클럭을 상기 확인한 전압과 클럭및 대역폭으로 갱신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
- 제 22항에 있어서,상기 제어 신호를 전송한 후, 상기 NoC에 포함되는 PE들의 동작 정보를 포함하는 동작 테이블에 상기 데이터 전송이 완료된 동작을 삭제하는 과정을 더 포함하는 것을 특징으로 하는 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070105460A KR101053903B1 (ko) | 2007-10-19 | 2007-10-19 | 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 |
US12/288,298 US8190298B2 (en) | 2007-10-19 | 2008-10-17 | Apparatus and method for controlling voltage and frequency in network on chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070105460A KR101053903B1 (ko) | 2007-10-19 | 2007-10-19 | 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090039947A true KR20090039947A (ko) | 2009-04-23 |
KR101053903B1 KR101053903B1 (ko) | 2011-08-04 |
Family
ID=40564689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070105460A KR101053903B1 (ko) | 2007-10-19 | 2007-10-19 | 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8190298B2 (ko) |
KR (1) | KR101053903B1 (ko) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7739637B2 (en) * | 2007-08-31 | 2010-06-15 | International Business Machines Corporation | Partial good schema for integrated circuits having parallel execution units |
US8285900B2 (en) * | 2009-02-17 | 2012-10-09 | The Board Of Regents Of The University Of Texas System | Method and apparatus for congestion-aware routing in a computer interconnection network |
US8230239B2 (en) * | 2009-04-02 | 2012-07-24 | Qualcomm Incorporated | Multiple power mode system and method for memory |
US20120095607A1 (en) * | 2011-12-22 | 2012-04-19 | Wells Ryan D | Method, Apparatus, and System for Energy Efficiency and Energy Conservation Through Dynamic Management of Memory and Input/Output Subsystems |
US9712353B2 (en) * | 2012-10-01 | 2017-07-18 | Advanced Micro Devices, Inc. | Data transmission between asynchronous environments |
JP2014082713A (ja) * | 2012-10-18 | 2014-05-08 | Canon Inc | データ処理装置及びその制御方法 |
JP6092649B2 (ja) * | 2013-02-15 | 2017-03-08 | キヤノン株式会社 | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム |
US8934377B2 (en) * | 2013-03-11 | 2015-01-13 | Netspeed Systems | Reconfigurable NoC for customizing traffic and optimizing performance after NoC synthesis |
US9628333B2 (en) | 2013-12-04 | 2017-04-18 | International Business Machines Corporation | Operating a dual chipset network interface controller (‘NIC’) that includes a high performance media access control chipset and a low performance media access control chipset |
US9711192B2 (en) | 2014-11-03 | 2017-07-18 | Samsung Electronics Co., Ltd. | Memory device having different data-size access modes for different power modes |
US9891964B2 (en) | 2014-11-19 | 2018-02-13 | International Business Machines Corporation | Network traffic processing |
EP3230885B1 (en) | 2014-12-08 | 2024-04-17 | Umbra Technologies Ltd. | Method for content retrieval from remote network regions |
CN107251518B (zh) | 2015-01-06 | 2021-03-02 | 安博科技有限公司 | 用于中立应用程序编程接口的***和方法 |
CN107409079B (zh) | 2015-01-28 | 2021-05-07 | 安博科技有限公司 | 用于全局虚拟网络的***和方法 |
CN113381994B (zh) | 2015-04-07 | 2023-05-02 | 安博科技有限公司 | 在云端的多边界防火墙 |
CN116366334A (zh) | 2015-06-11 | 2023-06-30 | 安博科技有限公司 | 用于网络挂毯多协议集成的***和方法 |
ES2931177T3 (es) | 2015-12-11 | 2022-12-27 | Umbra Tech Ltd | Sistema y método para lanzamiento de información a través de un tapiz de red y granularidad de una marca |
US10922286B2 (en) | 2016-04-26 | 2021-02-16 | UMBRA Technologies Limited | Network Slinghop via tapestry slingshot |
CN106547707B (zh) * | 2016-09-21 | 2019-03-05 | 西安邮电大学 | 阵列处理器中簇内存储并行访问局部优先交换电路 |
US10672095B2 (en) * | 2017-12-15 | 2020-06-02 | Ati Technologies Ulc | Parallel data transfer to increase bandwidth for accelerated processing devices |
CN111382114B (zh) | 2018-12-28 | 2022-05-03 | 北京灵汐科技有限公司 | 一种用于片上网络的数据传输方法、装置及电子设备 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6300794B1 (en) * | 1996-10-10 | 2001-10-09 | Altera Corporation | Programmable logic device with hierarchical interconnection resources |
KR19980047263A (ko) * | 1996-12-14 | 1998-09-15 | 양승택 | 버스라인 구동장치 |
US5870896A (en) | 1997-11-05 | 1999-02-16 | General Electric Company | Combined valve configuration for steam cycle units |
US6876668B1 (en) * | 1999-05-24 | 2005-04-05 | Cisco Technology, Inc. | Apparatus and methods for dynamic bandwidth allocation |
US6853644B1 (en) * | 1999-12-22 | 2005-02-08 | Intel Corporation | Method and apparatus for driving data packets |
US20020085552A1 (en) * | 2000-09-22 | 2002-07-04 | Narad Networks, Inc., Westford Massachusetts | Broadband system having routing identification assignment |
US6737728B1 (en) * | 2000-10-12 | 2004-05-18 | Intel Corporation | On-chip decoupling capacitor and method of making same |
US20030093702A1 (en) * | 2001-03-30 | 2003-05-15 | Zheng Luo | System on a chip with multiple power planes and associate power management methods |
CA2374290A1 (en) * | 2002-03-01 | 2003-09-01 | Ibm Canada Limited-Ibm Canada Limitee | Updating spin counters for spin latches |
WO2003087975A2 (en) * | 2002-04-10 | 2003-10-23 | Systel Development & Industries Ltd. | System on chip for digital control of electronic power devices |
US7200137B2 (en) * | 2002-07-29 | 2007-04-03 | Freescale Semiconductor, Inc. | On chip network that maximizes interconnect utilization between processing elements |
US7155617B2 (en) * | 2002-08-01 | 2006-12-26 | Texas Instruments Incorporated | Methods and systems for performing dynamic power management via frequency and voltage scaling |
US7080267B2 (en) * | 2002-08-01 | 2006-07-18 | Texas Instruments Incorporated | Methodology for managing power consumption in an application |
US7227404B2 (en) * | 2003-09-15 | 2007-06-05 | Texas Instruments Incorporated | Method for preventing regulated supply undershoot in state retained latches of a leakage controlled system using a low drop out regulator |
US7424698B2 (en) * | 2004-02-27 | 2008-09-09 | Intel Corporation | Allocation of combined or separate data and control planes |
US20050223110A1 (en) * | 2004-03-30 | 2005-10-06 | Intel Corporation | Heterogeneous building block scalability |
US7073159B2 (en) * | 2004-03-31 | 2006-07-04 | Intel Corporation | Constraints-directed compilation for heterogeneous reconfigurable architectures |
US6992603B2 (en) * | 2004-03-31 | 2006-01-31 | Intel Corporation | Single-stage and multi-stage low power interconnect architectures |
KR100716730B1 (ko) * | 2004-06-11 | 2007-05-14 | 삼성전자주식회사 | 중앙 처리 장치의 아이들 상태에서의 시스템 전력 소모절감을 위한 방법 및 그 방법을 적용한 모바일 장치 |
US7305571B2 (en) * | 2004-09-14 | 2007-12-04 | International Business Machines Corporation | Power network reconfiguration using MEM switches |
TWI309101B (en) * | 2005-08-16 | 2009-04-21 | Realtek Semiconductor Corp | Voltage converting circuit, voltage converting apparatus, and related circuit systems |
US7348796B2 (en) * | 2005-10-26 | 2008-03-25 | Dafca, Inc. | Method and system for network-on-chip and other integrated circuit architectures |
US20070124607A1 (en) * | 2005-11-30 | 2007-05-31 | Samsung Electronics Co., Ltd. | System and method for semi-automatic power control in component architecture systems |
KR100721444B1 (ko) * | 2006-08-29 | 2007-05-23 | 삼성전자주식회사 | 네트워크-온-칩 전력 제어 장치 및 그 방법 |
US7864460B2 (en) * | 2007-08-30 | 2011-01-04 | Panasonic Corporation | Lens barrel |
-
2007
- 2007-10-19 KR KR1020070105460A patent/KR101053903B1/ko active IP Right Grant
-
2008
- 2008-10-17 US US12/288,298 patent/US8190298B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8190298B2 (en) | 2012-05-29 |
US20090106569A1 (en) | 2009-04-23 |
KR101053903B1 (ko) | 2011-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101053903B1 (ko) | 네트워크온칩에서 전압 및 주파수 제어 장치 및 방법 | |
US9477280B1 (en) | Specification for automatic power management of network-on-chip and system-on-chip | |
US9568970B1 (en) | Hardware and software enabled implementation of power profile management instructions in system on chip | |
US7536566B2 (en) | System architecture for a power distribution network and method of operation | |
KR101622712B1 (ko) | 프로세서-기반 하이브리드 링 버스 상호연결부 | |
JP5212543B2 (ja) | 情報処理装置および情報処理装置の制御方法 | |
US20130346665A1 (en) | Versatile lane configuration using a pcie pie-8 interface | |
US9009372B2 (en) | Processor and control method for processor | |
US20130003559A1 (en) | Adaptive Power Savings for Aggregated Resources | |
JP6383793B2 (ja) | 可変な数のコア群、入出力(i/o)装置、ディレクトリ構造、及びコヒーレンシポイントを有する、キャッシュコヒーレントnoc(ネットワークオンチップ) | |
JP5786088B2 (ja) | 情報処理システム | |
CN105450555A (zh) | 一种片上网络***,及片上网络通信链路的建立方法 | |
US20090323532A1 (en) | Network system with quality of service management and associated management method | |
US11622324B2 (en) | Network node power control | |
JP4837737B2 (ja) | 分配されたアナログリソースを伴うシステム | |
US8902898B2 (en) | Apparatus and method for transferring a data signal by bypassing a power-saving segment in a communication network | |
KR20030061845A (ko) | 재구성가능 프로세서를 위한 방법 및 장치 | |
US20130109424A1 (en) | Static mesh network, aircraft and method for data communication | |
CN105763488A (zh) | 数据中心汇聚核心交换机及其背板 | |
WO2013022428A1 (en) | Fabric chip having a port resolution module | |
US10986043B1 (en) | Distributed network switches of data centers | |
US8649262B2 (en) | Dynamic configuration of potential links between processing elements | |
US10412673B2 (en) | Power-efficient activation of multi-lane ports in a network element | |
US7508838B2 (en) | Ethernet port apparatus supporting multiple physical media, media managing method therefor, and switching system using the same | |
KR20080038800A (ko) | 이더넷 허브 보드를 사용하는 통신시스템의 매체접근제어이중화 장치 및 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20140627 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20150629 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20160629 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 7 |