KR20090026646A - Gate structure and method for manufacturing of the same - Google Patents
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Abstract
Description
본 발명은 게이트 구조물 및 그의 제조방법에 관한 것이다. The present invention relates to a gate structure and a method of manufacturing the same.
일반적으로, 반도체 소자의 게이트는 산화막 재질의 게이트 절연막과 폴리실리콘막으로 이루어진 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 하드마스크막의 적층막 구조로 이루어진다. 이는, 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. In general, a gate of a semiconductor device has a laminated film structure of a gate insulating film made of an oxide film and a polysilicon film, and a hard mask film formed on the gate conductive film. This is because the polysilicon film satisfies physical properties required as a gate such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and formation of a flat surface.
그런데, 최근 반도체 소자의 고집적화 추세에 부합하여 디자인 룰(Design Rule)이 감소함에 따라, 상기 폴리실리콘막을 적용하는 게이트로는 미세 선폭에서의 낮은 저항을 구현함에 한계를 갖게 되었다.However, as the design rule is reduced in accordance with the recent trend of high integration of semiconductor devices, the gate to which the polysilicon film is applied has a limit in implementing low resistance in a fine line width.
이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위해 상기 폴리실리콘막 상에 오믹층인 금속실리사이드막이 형성된 구조로 이루어진 폴리사이드 게이트 구조 및 폴리실리콘막 상에 금속막이 형성된 구조로 이루어진 금속 게이트 구조가 개발된 바 있다. 금속 게이트 구조에서 금속 게이트로는 텅스텐(W)막이 주로 사용된다. Accordingly, in order to form a gate having a lower resistance, a polyside gate structure including a structure in which a metal silicide film, which is an ohmic layer, is formed on the polysilicon film, and a metal gate structure including a structure in which a metal film is formed on a polysilicon film are developed. There is a bar. In the metal gate structure, a tungsten (W) film is mainly used as the metal gate.
그러나, 상기 텅스텐막을 적용한 금속 게이트의 경우, 텅스텐막과 폴리실리콘막이 직접 접촉함에 따라 후속의 열처리 공정에서 텅스텐실리사이드(WSix)막이 형성되고, 상기 텅스텐실리사이드막이 형성되는 도중, 텅스텐실리사이드막의 부피 팽창으로 인한 스트레스가 발생된다. However, in the case of the metal gate to which the tungsten film is applied, a tungsten silicide (WSix) film is formed in a subsequent heat treatment process as the tungsten film and the polysilicon film are in direct contact, and during the formation of the tungsten silicide film, due to the volume expansion of the tungsten silicide film Stress occurs.
이를 해결하기 위해, 상기 텅스텐막과 폴리실리콘막 사이에 금속 베리어막으로서 질화텅스텐막이 개재된다. 그러나, 상기 텅스텐막과 폴리실리콘막 사이에 금속 베리어막이 형성될 경우, 상기 질화텅스텐막과 폴리실리콘막 사이에 계면 반응이 일어나 계면 저항이 증가된다. To solve this problem, a tungsten nitride film is interposed between the tungsten film and the polysilicon film as a metal barrier film. However, when a metal barrier film is formed between the tungsten film and the polysilicon film, an interfacial reaction occurs between the tungsten nitride film and the polysilicon film, thereby increasing the interface resistance.
상기의 문제점을 해결하기 위해, 상기 질화텅스텐막과 폴리실리콘막 사이에 텅스텐실리사이드막, 티타늄막(Ti) 및/또는 티타늄질화막(TiN) 등을 형성해주는 방법이 개발된 바 있다. In order to solve the above problem, a method of forming a tungsten silicide film, a titanium film (Ti) and / or a titanium nitride film (TiN) between the tungsten nitride film and the polysilicon film has been developed.
하지만, 후속의 금속 게이트 형성시 상기 텅스텐실리사이드막을 상기 폴리실리콘막 상에 형성할 경우에는 상기 금속 게이트의 저항은 감소시킬 수 있으나 콘택 저항 문제가 발생하게 되며, 더욱이, 상기 티타늄막 및/또는 티타늄질화막을 상기 폴리실리콘막 상에 형성할 경우에는 상기 콘택 저항 문제는 발생하지 않지만 상기 티타늄막 및/또는 티타늄질화막 상에 형성되는 질화텅스텐막의 결정화로 인하여 상기 질화텅스텐막 상에 형성되는 금속막의 결정립 크기가 감소된다. 그 결과, 후속의 금속 게이트 형성시, 상기 텅스텐막의 결정립 크기의 감소로 인해 상기 금속 게이트의 저항이 증가된다. However, when the tungsten silicide film is formed on the polysilicon film during subsequent metal gate formation, the resistance of the metal gate may be reduced, but a contact resistance problem may occur. Furthermore, the titanium film and / or the titanium nitride film Is not formed on the polysilicon film, the problem of contact resistance does not occur, but the grain size of the metal film formed on the tungsten nitride film is increased due to crystallization of the tungsten nitride film formed on the titanium film and / or the titanium nitride film. Is reduced. As a result, in subsequent formation of the metal gate, the resistance of the metal gate is increased due to the decrease in grain size of the tungsten film.
본 발명은 텅스텐층을 적용한 금속 게이트의 저항을 감소할 수 있는 게이트 구조물 및 그의 제조방법을 제공한다. The present invention provides a gate structure capable of reducing the resistance of a metal gate to which a tungsten layer is applied, and a method of manufacturing the same.
본 발명의 일 실시예에 따른 게이트 구조물은, 반도체 기판 상에 배치된 게이트 도전막과, 상기 게이트 도전막 상에 배치된 제1 금속 베리어막과, 상기 제1 금속 베리어막 상에 배치되며, 제1 질소 함량을 갖는 제1 서브 금속 베리어막 및 상기 제1 질소 함량보다 낮은 제2 질소 함량을 갖는 제2 서브 금속 베리어막을 포함하는 제2 베리어막과, 상기 제2 베리어막 상에 배치되며, 베타상 결정 구조를 갖는 핵성장층과, 상기 핵성장층 상에 배치되는 금속층을 포함한다.A gate structure according to an embodiment of the present invention may include a gate conductive layer disposed on a semiconductor substrate, a first metal barrier layer disposed on the gate conductive layer, and a first conductive layer disposed on the first metal barrier layer. A second barrier film including a first sub metal barrier film having a nitrogen content and a second sub metal barrier film having a second nitrogen content lower than the first nitrogen content, and a second barrier film disposed on the second barrier film and having a beta A nuclear growth layer having a phase crystal structure and a metal layer disposed on the nuclear growth layer.
여기서, 상기 게이트 도전막은 폴리실리콘막을 포함한다.Here, the gate conductive film includes a polysilicon film.
상기 제1 금속 베리어막은 티타늄막을 포함한다. The first metal barrier film includes a titanium film.
상기 제1 서브 금속 베리어막은 질화텅스텐막을 포함한다. The first sub metal barrier film includes a tungsten nitride film.
상기 제1 서브 금속 베리어막에 포함된 상기 제1 질소 함량은, 상기 제1 서브 금속 베리어막의 중량에 대하여 35wt% 내지 50wt%이다. The first nitrogen content included in the first sub metal barrier film is 35 wt% to 50 wt% with respect to the weight of the first sub metal barrier film.
상기 제2 서브 금속 베리어막은 아몰퍼스 질화텅스텐막을 포함한다. The second sub metal barrier film includes an amorphous tungsten nitride film.
상기 제2 서브 금속 베리어막에 포함된 상기 제2 질소 함량은, 상기 제2 서브 금속 베리어막의 중량에 대하여 1wt% 내지 10wt%이다. The second nitrogen content included in the second sub metal barrier film is 1 wt% to 10 wt% with respect to the weight of the second sub metal barrier film.
상기 핵성장층은 텅스텐막을 포함한다. The nuclear growth layer includes a tungsten film.
또한, 본 발명의 다른 실시예에 따른 게이트 구조물의 제조방법은, 반도체 기판 상에 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막 상에 제1 금속 베리어막을 형성하는 단계와, 상기 제1 금속 베리어막 상에 제1 질소 가스 유량에 의하여 제1 질소 함량을 갖는 제1 서브 금속 베리어막을 형성하는 단계와, 상기 제1 서브 금속 베리어막 상에 상기 제1 질소 가스 유량보다 낮은 제2 질소 가스 유량에 의하여 상기 제1 질소 함량보다 낮은 제2 질소 함량을 갖는 제2 서브 금속 베리어막을 형성하는 단계와, 상기 제2 서브 금속 베리어막 상에 베타상 결정 구조를 갖는 핵성장층을 형성하는 단계와, 상기 핵성장층 상에 금속층을 형성하는 단계를 포함한다.In addition, a method of manufacturing a gate structure according to another embodiment of the present invention, forming a gate conductive film on a semiconductor substrate, forming a first metal barrier film on the gate conductive film, the first metal barrier Forming a first sub metal barrier film having a first nitrogen content on the film by a first nitrogen gas flow rate; and at a second nitrogen gas flow rate lower than the first nitrogen gas flow rate on the first sub metal barrier film. Forming a second sub metal barrier film having a second nitrogen content lower than the first nitrogen content, forming a nuclear growth layer having a beta phase crystal structure on the second sub metal barrier film; Forming a metal layer on the nuclear growth layer.
여기서, 상기 게이트 도전막은 폴리실리콘막을 포함한다. Here, the gate conductive film includes a polysilicon film.
상기 제1 금속 베리어막은 티타늄막을 포함한다. The first metal barrier film includes a titanium film.
제1 서브 금속 베리어막을 형성하는 단계는, 아르곤 가스 및 질소 가스를 이용하는 스퍼터링 공정에 의하여 형성되며, 상기 아르곤 가스 및 상기 질소 가스의 유량비는 45:40∼45:50이다. The forming of the first sub metal barrier film is formed by a sputtering process using argon gas and nitrogen gas, and a flow rate ratio of the argon gas and the nitrogen gas is 45:40 to 45:50.
상기 제1 서브 금속 베리어막은 질화텅스텐막을 포함한다. The first sub metal barrier film includes a tungsten nitride film.
제2 서브 금속 베리어막을 형성하는 단계는, 아르곤 가스 및 질소 가스를 이용하는 스퍼터링 공정에 의하여 형성되며, 상기 아르곤 가스 및 상기 질소 가스의 유량비는 45:10∼45:15이다. The forming of the second sub metal barrier film is formed by a sputtering process using argon gas and nitrogen gas, and a flow rate ratio of the argon gas and the nitrogen gas is 45:10 to 45:15.
상기 제2 서브 금속 베리어막은 아몰퍼스 질화텅스텐막을 포함한다. The second sub metal barrier film includes an amorphous tungsten nitride film.
상기 핵성장층은 상기 아르곤 가스 및 질소 가스의 유량비를 조절한 스퍼터링 공정에 의하여 형성된 베타상 결정구조를 갖는 텅스텐막을 포함한다. The nuclear growth layer includes a tungsten film having a beta phase crystal structure formed by a sputtering process in which a flow rate ratio between the argon gas and the nitrogen gas is adjusted.
제1 금속 베리어막, 제1 서브 금속 베리어막, 제2 서브 금속 베리어막 및 핵성장층은, PVD(Physical Vapor Deposition) 방식에 의하여 형성된다. The first metal barrier film, the first sub metal barrier film, the second sub metal barrier film, and the nuclear growth layer are formed by a PVD (Physical Vapor Deposition) method.
본 발명은, 상기 제1 및 제2 질소 함량에 의하여 상기 제1 금속 베리어막 상에 아몰퍼스를 갖는 제2 금속 베리어막을 형성하기 때문에, 상기 텅스텐층을 형성할 때, 큰 결정립을 갖는 텅스텐층을 형성할 수 있고, 이로써, 상기 텅스텐층을 적용한 금속 게이트를 형성할 때, 상기 금속 게이트의 저항을 감소시킬 수 있다.Since the present invention forms a second metal barrier film having amorphous on the first metal barrier film by the first and second nitrogen contents, when forming the tungsten layer, a tungsten layer having large grains is formed. In this way, when forming the metal gate to which the tungsten layer is applied, the resistance of the metal gate can be reduced.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은, 텅스텐층을 적용한 금속 게이트를 형성할 때, 질소를 함량하여 게이트 도전막 상에 금속 베리어막을 형성한다. When forming the metal gate to which the tungsten layer is applied, this invention forms a metal barrier film on a gate conductive film by containing nitrogen.
이러한, 상기 금속 베리어막은 상기 질소 함량에 의하여 상기 게이트 도전막 상에 아몰퍼스를 갖도록 형성하게 되며, 이로 인해, 상기 게이트 도전막과 금속막 사이에서 유발될 수 있는 계면 반응을 억제시킬 수 있고, 이로써, 상기 금속 게이트의 계면 저항을 감소시킬 수 있다. The metal barrier film is formed to have an amorphous layer on the gate conductive film by the nitrogen content, thereby suppressing an interfacial reaction that may be caused between the gate conductive film and the metal film. It is possible to reduce the interface resistance of the metal gate.
도 1a 내지 도 1f들은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다. 1A to 1F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1a 내지 도 1g들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 소자분리막(도시안됨)을 갖는 반도체 기판(100) 상에는 게이트 절연막(102)이 형성된다. 상기 게이트 절연막(102)은 산화막 및/또는 질화막으로 형성될 수 있으며, 예를 들어, 실리콘산질화(SiON)막으로 형성될 수 있다. Referring to FIG. 1A, a
그런 다음, 상기 게이트 절연막(102) 상에는 게이트 도전막(104)이 형성된다. 상기 게이트 도전막(104)은 폴리실리콘막으로 형성될 수 있으며, 예를 들어, 상기 폴리실리콘막은 P형 불순물이 도핑될 수 있다.Then, the gate
도 1b를 참조하면, 상기 게이트 도전막(104) 상에는 물리적 기상 증착(Physical vapor deposition; 이하 PVD) 공정에 의하여 제1 금속 베리어막(106)이 형성된다. Referring to FIG. 1B, a first
예를 들어, 상기 제1 금속 베리어막(106)은 티타늄으로 형성될 수 있으며, 이때, 상기 티타늄은, 상기 P형 불순물이 도핑된 폴리실리콘막에서 후속으로 형성될 금속 게이트의 콘택 저항(Rc)을 감소시킬 수 있다. For example, the first
도 1c를 참조하면, 상기 제1 금속 베리어막(106) 상에는 제1 질소 함량을 갖는 비정질 금속 베리어막의 일부인 제1 서브 금속 베리어막(108)이 형성된다. 상기 제1 금속 베리어막(106)은 아몰퍼스(Amorphous)를 포함하거나, 아몰퍼스에 작은 결정 사이즈를 갖는 막으로 형성될 수 있으며, 상기 제1 서브 금속 베리어막(108)은 질화텅스텐으로 형성될 수 있다.Referring to FIG. 1C, a first sub
여기서, 상기 제1 서브 금속 베리어막(108)은, 예를 들어, 아르곤 가스 및 질소 가스를 이용하는 스퍼터링 공정에 의하여 형성되며, 상기 제1 서브 금속 베리어막(108)을 형성하기 위한 상기 스퍼터링 공정에 함유된 상기 아르곤 가스 및 상 기 질소 가스를 적절히 조절하면서, 동일 챔버(Chamber) 내에서 인-시튜(In-Situ) 방식에 의하여 형성된다. 상기 아르곤 가스 및 상기 질소 가스의 유량비는 45:40∼50로, 바람직하게는, 상기 아르곤 가스 및 상기 질소 가스의 유량비가 1:1인 것 포함할 수 있다. Here, the first sub
상기 스퍼터링 공정은, 현재 상용화되어 있는 양이온화 스퍼터 장치를 사용하여 플라즈마에 의해 형성된 제1 금속 입자가 금속 타겟이 부딪히는 과정에서, 상기 타겟으로부터 튕겨 나온 상기 제1 금속 입자가 상기 반도체 기판(100)으로 이동하여 상기 반도체 기판(100)에 증착되는 방식에 의해서 증착된다. In the sputtering process, a first metal particle formed by plasma hits a metal target by using a commercially available cationization sputtering device, and the first metal particle bounced from the target is transferred to the
이때, 상기 타겟에서 튕겨 나온 제1 금속 입자들의 일부는 플라즈마를 지나는 과정에서 이온화되며, 상기 제1 질소의 함량이 상기 아르곤 대비 50％이상이 되도록 상기 반도체 기판(100)에 상기 제1 서브 금속 베리어막(108)이 형성된다. In this case, a portion of the first metal particles bounced off the target is ionized in the course of the plasma, and the first sub metal barrier on the
자세하게, 상기 티타늄으로 형성된 제1 서브 금속 베리어막(108)은 상기 반도체 기판(100)과 후속으로 형성될 텅스텐층의 계면 반응으로 인하여 텅스텐실리사이드가 형성되는 것을 억제할 수 있다. In detail, the first sub
도 1d를 참조하면, 상기 제1 서브 금속 베리어막(108)을 형성한 후, 상기 제1 서브 금속 베리어막(108) 상에 상기 제1 질소 함량보다 낮은 제2 질소 함량을 갖는 비정질 금속 베리어막의 일부인 제2 서브 금속 베리어막(110)을 형성한다. Referring to FIG. 1D, after forming the first sub
상기 제2 서브 금속 베리어막(110)은 아몰퍼스를 포함하거나, 아몰퍼스에 작은 결정 사이즈를 갖는 막으로 형성될 수 있으며, 예를 들어, 상기 제2 서브 금속 베리어막(110)은 아몰퍼스 질화텅스텐으로 형성될 수 있다. The second sub
여기서, 상기 제2 서브 금속 베리어막(110)은, 예를 들어, 아르곤 가스 및 질소 가스를 이용하는 스퍼터링 공정에 의하여 형성되며, 상기 제2 서브 금속 베리어막(110)을 형성하기 위한 상기 스퍼터링 공정에 함유된 상기 아르곤 가스 및 상기 질소 가스를 적절히 조절하면서, 동일 챔버(Chamber) 내에서 인-시튜(In-Situ) 방식에 의하여 형성된다. 상기 아르곤 가스 및 상기 질소 가스의 유량비는 45:10∼15인 것 포함한다. Here, the second sub
여기서, 본 발명은 상기 제1 및 제2 질소 함량에 의하여 비정질 금속 베리어막의 일부인 제1 및 제2 서브 금속 베리어막(108, 110)을 형성함으로써, 후속으로 형성될 금속막과의 계면 반응을 억제할 수 있으며, 이를 통해, 금속 게이트의 콘택 저항 및 계면 저항이 증가되는 것을 방지할 수 있다. Herein, the present invention suppresses an interfacial reaction with a metal film to be subsequently formed by forming the first and second sub
도 1e를 참조하면, 상기 제2 서브 금속 베리어막(110) 상에 베타상 결정 구조를 갖는 핵성장층(112)을 형성한다. 상기 핵성장층(112)은 아르곤 가스 및 질소 가스의 유량비를 적절히 조절하면서, 동일 챔버(Chamber) 내에서 인-시튜(In-Situ) 방식에 의하여 형성된다. Referring to FIG. 1E, a
도 1f를 참조하면, 상기 핵성장층(112) 상에 텅스텐층(114)을 형성한다. 그런 다음, 상기 텅스텐층(114) 상에 하드마스크막(116)을 형성한다. 상기 하드마스크막(116)은 질화막으로 형성될 수 있다. Referring to FIG. 1F, a
도 1g를 참조하면, 상기 하드마스크막(116), 텅스텐층(114), 핵성장층(112), 제2 서브 금속 베리어막(110), 제1 서브 금속 베리어막(108), 제1 금속 베리어막(106), 게이트 도전막(104) 및 게이트 절연막(102)을 패터닝하여 금속 게이 트(118)를 형성한다. Referring to FIG. 1G, the
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 소자를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete a semiconductor device according to another embodiment of the present invention.
여기서, 본 발명은, 게이트 도전막 상에 제1 금속 베리어막을 형성한 후, 질소 함량을 갖는 제2 금속 베리어막을 형성한다. Here, in the present invention, after forming the first metal barrier film on the gate conductive film, a second metal barrier film having a nitrogen content is formed.
이렇게 하면, 후속으로 형성될 금속막과 상기 게이트 도전막 사이에서 유발될 수 있는 계면 반응을 억제시킬 뿐만 아니라, 상기 질소에 의해 상기 제2 금속 베리어막이 비정질화되어 후속의 금속 게이트를 형성할 때, 결정립이 큰 금속막을 형성할 수 있다. 이를 통해, 상기 금속 게이트의 저항을 감소시킬 수 있다. This not only suppresses an interfacial reaction that may be caused between the metal film to be subsequently formed and the gate conductive film, but also when the second metal barrier film is amorphous by the nitrogen to form a subsequent metal gate, A metal film with large crystal grains can be formed. Through this, the resistance of the metal gate can be reduced.
한편, 도 2는 본 발명의 실시예에 따라 질소 함량에 따른 질화텅스텐의 결정변화를 보여주는 그래프이다. On the other hand, Figure 2 is a graph showing the crystal change of tungsten nitride according to the nitrogen content according to an embodiment of the present invention.
도시된 바와 같이, 상기 그래프에서 강도(Intensity)의 분석을 위해 실험한 데이타로, 2KW의 파워를 사용하여 2θ의 각도로 아르곤 가스와 질소 가스의 유량비를 적절히 조절하였을 때, 상기 질소 함량에 따른 질화텅스텐의 결정 변화를 보여준다. 예를 들어, 아르곤 가스의 유량이 45sccm일 때, 20∼35sccm의 질소 가스를 사용하면 상기 질화텅스텐이 비정질 질화텅스텐으로 변환되며, 아르곤 가스의 유량이 45sccm일 때, 10∼15sccm의 질소 가스를 사용하면 베타상 결정구조를 갖는 텅스텐층이 형성되는 것을 볼 수 있다. As shown in the graph, the experimental data for the analysis of the intensity (Intensity), when the flow rate ratio of argon gas and nitrogen gas at an angle of 2θ using a power of 2KW, according to the nitrogen content according to the nitrogen content Shows the crystal change of tungsten. For example, when the flow rate of argon gas is 45sccm, when 20-35sccm of nitrogen gas is used, the tungsten nitride is converted to amorphous tungsten nitride, and when the flow rate of argon gas is 45sccm, 10-15sccm of nitrogen gas is used. When the tungsten layer having a beta phase crystal structure is formed, it can be seen.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1a 내지 도 1g들은 본 발명의 실시예에 따른 게이트 구조물의 제조방법을 설명하기 위한 공정별 단면도들이다.1A through 1G are cross-sectional views illustrating processes for manufacturing a gate structure according to an exemplary embodiment of the present invention.
도 2는 본 발명의 실시예에 따라 질소 함량에 따른 질화텅스텐막의 결정변화를 보여주는 그래프이다.2 is a graph showing the crystal change of the tungsten nitride film according to the nitrogen content according to an embodiment of the present invention.
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