KR20090022764A - 수직형 트랜지스터를 구비한 반도체 소자의 제조방법 - Google Patents
수직형 트랜지스터를 구비한 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법은, 반도체 기판 상에 드레인 영역과 채널 영역 및 소오스 영역이 차례로 적층된 적층 패턴을 형성하는 단계; 상기 적층 패턴의 측벽에 게이트를 형성하는 단계; 상기 게이트 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 반도체 기판의 절연막 상에 지지용 기판을 부착하는 단계; 상기 반도체 기판을 제거하는 단계; 상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역 상에 비트 라인을 형성하는 단계; 및 상기 비트 라인을 덮도록 상기 절연막 상에 캡핑막을 형성하는 단계;를 포함한다.
Description
본 발명은 수직형 트랜지스터를 구비한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 플로팅 바디 효과(Floating Body Effect)를 개선함과 아울러 저저항을 구현할 수 있는 수직형 트랜지스를 구비한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자 내에 형성되는 트랜지스터 및 비트 라인 등을 구성시키는 방법에는 다양한 제조 기술이 사용되고 있는데, 최근에는 실리콘 기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 점차적으로 많이 사용하고 있는 실정이다.
상기 모스형 트랜지스터는 셀 영역과 주변회로 영역으로 구분되어져서 트랜지스터를 각각 형성하도록 하는 공정을 적용하는 것으로서, 실리콘 기판 상에 게이트 절연막과 게이트 도전막을 적층함으로써 형성된다. 이때, 상기 게이트 도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.
한편, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다.
이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안된 바 있다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스 영역 및 드레인 영역으로 구성되어 수평 방향의 채널이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스 영역 및 드레인 영역으로 구성되어 수직 방향의 채널이 형성된다.
이하에서는, 종래 기술에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 내에 불순물 이온주입층을 형성한다. 상기 불순물 이온주입층은 이온주입 공정을 통해 형성하거나, 또는, 불순물이 도핑된 실리콘 에피층을 성장시켜 형성한다.
이때, 상기 이온주입 공정이나 실리콘 에피층의 성장을 통해 상기 반도체 기판 내에는, 그 표면으로부터 차례로 배치되는 소오스 영역, 채널 영역, 드레인 영역, 비트 라인이 형성된다. 상기 소오스 영역과 드레인 영역은 각각 N형 불순물 이온주입층으로 형성하고, 상기 채널 영역은 P형 불순물 이온주입층으로 형성하며, 상기 비트 라인은 상기 소오스 영역과 드레인 영역 보다 고농도로 도핑된 N형 불순 물 이온주입층으로 형성한다.
이어서, 상기 소오스 영역과 채널 영역 및 드레인 영역을 라인 타입으로 패터닝하여 반도체 기판 상에 수직으로 적층된 패턴을 형성한다. 여기서, 상기 비트 라인은 상기 수직으로 적층된 패턴의 하부에 적층된 패턴과 수직하는 방향으로 연장된다.
그런 다음, 상기 수직으로 적층된 패턴의 측벽에 게이트 절연막과 게이트 도전막을 차례로 형성하여 상기 반도체 기판과 수직하는 방향으로 채널이 형성되는 수직형 트랜지스터를 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 비트 라인을 도핑된 실리콘층으로 형성하기 때문에, 상기 비트 라인이 수직형 트랜지스터와 반도체 기판 간의 전기적인 통로를 차단하는 역할을 하게 된다. 이에 따라, 바디 바이어스(Body Bias)를 수직형 트랜지스터의 채널에 공급할 수 없으며, 그 결과, 채널 영역에 쌓인 전하(Charge)가 반도체 기판으로 빠져나갈 수 없게되어 플로팅 바디 효과(Floating Body Effect)가 발생한다.
상기 플로팅 바디 효과는, 예컨데, 엔모스(NMOS) 소자의 경우에 GIDL(Gate Induced Drain Leakage)이나 핫 캐리어 인젝션(Hot Carrier Injection)이 발생하여 채널 영역에 홀(Hole)이 쌓이게 되고, 상기 홀로 인해 트랜지스터의 문턱 전압(Threshold Voltage : Vt)이 감소하는 현상을 의미한다.
또한, 전술한 종래 기술의 경우에는 상기 비트 라인을 도핑된 실리콘층으로 형성하기 때문에, 수직형 트랜지스터의 저항이 높아진다.
본 발명은 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 저저항을 구현할 수 있는 수직형 트랜지스를 구비한 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법은, 반도체 기판 상에 드레인 영역과 채널 영역 및 소오스 영역이 차례로 적층된 적층 패턴을 형성하는 단계; 상기 적층 패턴의 측벽에 게이트를 형성하는 단계; 상기 게이트를 덮도록 반도체 기판 상에 절연막을 형성하는 단계; 상기 반도체 기판의 절연막 상에 지지용 기판을 부착하는 단계; 상기 반도체 기판을 제거하는 단계; 상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역 상에 비트 라인을 형성하는 단계; 및 상기 비트 라인을 덮도록 상기 절연막 상에 캡핑막을 형성하는 단계;를 포함한다.
여기서, 상기 소오스 영역과 상기 채널 영역 및 상기 드레인 영역은 도핑된 실리콘 에피층으로 형성한다.
상기 소오스 영역과 상기 드레인 영역은 N형 불순물을 도핑시켜 형성하고, 상기 채널 영역은 P형 불순물을 도핑시켜 형성한다.
상기 게이트를 형성하는 단계는, 상기 적층 패턴을 포함한 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막과 게이트 절연막을 이방성 식각하는 단계;를 포함한다.
상기 절연막을 형성하는 단계 후, 그리고, 상기 지지용 기판을 부착하는 단계 전, 상기 적층 패턴의 소오스 영역이 노출될 때까지 상기 절연막을 평탄화시키는 단계;를 더 포함한다.
상기 반도체 기판의 절연막 상에 지지용 기판을 부착하는 단계는, 상기 절연막이 형성된 반도체 기판을 상기 반도체 기판이 상기 절연막보다 위에 배치되도록 뒤집은 상태에서 수행한다.
상기 반도체 기판을 제거하는 단계는, CMP(Chemical Mechanical Polishing) 공정으로 수행한다.
상기 비트 라인은 금속막으로 형성한다.
상기 비트 라인을 형성하는 단계는, 상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역 상에 베리어막과 금속막을 차례로 형성하는 단계; 및 상기 금속막과 베리어막을 에치백(Etch Back)하는 단계;를 포함한다.
상기 캡핑막을 형성하는 단계 후, 상기 지지용 기판을 제거하는 단계;를 더 포함한다.
본 발명은 수직형 트랜지스터를 먼저 형성한 다음에 상기 수직형 트랜지스터의 드레인 영역과 콘택하는 비트 라인을 형성함으로써, 금속 재질의 비트 라인을 형성할 수 있다.
따라서, 본 발명은 상기 수직형 트랜지스터를 구비한 반도체 소자의 플로팅 바디 효과(Floating Body Effect)를 개선함과 아울러 저저항을 구현할 수 있으며, 이를 통해, 소자의 동작 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 드레인 영역(102)과 채널 영역(104) 및 소오스 영역(106)을 차례로 형성한다. 상기 드레인 영역(102)과 채널 영역(104) 및 소오스 영역(106)은 도핑된 실리콘 에피층으로 형성하며, 이때, 상기 드레인 영역(102)과 소오스 영역(106)은 N형 불순물을 도핑시켜 형성하고, 상기 채널 영역(104)은 P형 불순물을 도핑시켜 형성한다.
도 1b를 참조하면, 상기 소오스 영역(106)과 채널 영역(104) 및 드레인 영역(102)을 차례로 식각하여 상기 반도체 기판(100) 상에 드레인 영역(102)과 채널 영역(104) 및 소오스 영역(106)이 차례로 적층된 구조의 적층 패턴(P)을 형성한다. 상기 적층 패턴(P)은 반도체 기판(100) 상에서 라인 타입으로 형성한다.
도 1c를 참조하면, 상기 적층 패턴(P)을 포함한 반도체 기판(100) 상에 게이트 절연막(108)을 형성한 후, 상기 게이트 절연막(108) 상에 게이트 도전막(110)을 형성한다. 그런 다음, 상기 게이트 도전막(110)과 게이트 절연막(108)을 이방성 식각하여 상기 적층 패턴(P)의 측벽에 게이트를 형성한다.
그 결과, 반도체 기판(100) 상에 상기 반도체 기판(200)과 수직하는 방향으로 채널이 형성되는 수직형 트랜지스터가 형성된다.
도 1d를 참조하면, 상기 게이트가 형성된 반도체 기판(100) 상에 상기 게이트를 덮도록 절연막(112)을 증착한다. 그리고 나서, 상기 적층 패턴(P)의 소오스 영역(106)이 노출될 때까지 상기 절연막(112)을 평탄화시키는 것이 바람직하다.
도 1e를 참조하면, 상기 절연막(112)이 형성된 반도체 기판(100)을 상기 반도체 기판(100)이 상기 절연막(112)보다 위에 배치되도록 뒤집은 다음, 상기 절연막(112) 상에 지지용 기판(114)을 부착한다. 상기 지지용 기판(114)은 상기 평탄화를 통해 노출된 적층 패턴(P)의 소오스 영역(106)과 상기 절연막(112) 상에 부착될 수도 있다. 한편, 상기 지지용 기판(114)을 부착하기 전에 금속 배선(도시안됨)을 미리 형성할 수도 있다.
도 1f를 참조하면, 상기 지지용 기판(114)이 부착된 상태에서 반도체 기판을 제거한다. 상기 반도체 기판은 CMP(Chemical Mechanical Polishing) 공정을 통해 제거함이 바람직하다.
도 1g를 참조하면, 상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역(102) 및 절연막(112) 상에 베리어막(도시안됨)과 금속막을 차례로 형성한 후, 상기 금속막과 베리어막을 에치백(Etch Back)하여 상기 드레인 영역(102)과 콘택하는 비트 라인(BL)을 형성한다. 상기 베리어막은 상기 비트 라인(BL) 물질이 트랜지 스터 내부로 침투하는 것을 방지하는 역할을 하며, 비트 라인용 물질로서 상기 금속막 대신 폴리실리콘을 사용하는 것도 가능하다.
도 1h를 참조하면, 상기 비트 라인(BL)을 덮도록 비트 라인(BL)을 포함한 절연막(112) 상에 캡핑막(116)을 형성한다.
도 1i를 참조하면, 상기 캡핑막(116)이 형성된 결과물을 상기 게이트의 하부에 비트 라인(BL)이 배치되도록 다시 뒤집은 다음, 지지용 기판을 제거한다. 그 결과, 수직형 트랜지스터의 하부에 상기 수직형 트랜지스터의 드레인 영역(102)과 콘택하는 비트 라인(BL)을 형성할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 완성한다.
여기서, 본 발명은 수직형 트랜지스터를 먼저 형성한 후에 기판을 뒤집어서 상기 수직형 트랜지스터의 드레인 영역을 노출시키고, 그리고 나서, 노출된 드레인 영역과 콘택하는 비트 라인을 형성함으로써 상기 비트 라인을 금속막으로 형성할 수 있다.
따라서, 본 발명은 종래의 불순물이 도핑된 실리콘층 대신 금속막으로 이루어진 비트 라인을 형성함으로써, 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있으며 저저항을 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 드레인 영역
104 : 채널 영역 106 : 소오스 영역
P : 적층 패턴 108 : 게이트 절연막
110 : 게이트 도전막 112 : 절연막
114 : 지지용 기판 BL : 비트 라인
116 : 캡핑막
Claims (10)
- 반도체 기판 상에 드레인 영역과 채널 영역 및 소오스 영역이 차례로 적층된 적층 패턴을 형성하는 단계;상기 적층 패턴의 측벽에 게이트를 형성하는 단계;상기 게이트를 덮도록 반도체 기판 상에 절연막을 형성하는 단계;상기 반도체 기판의 절연막 상에 지지용 기판을 부착하는 단계;상기 반도체 기판을 제거하는 단계;상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역 상에 비트 라인을 형성하는 단계; 및상기 비트 라인을 덮도록 상기 절연막 상에 캡핑막을 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소오스 영역과 상기 채널 영역 및 상기 드레인 영역은 도핑된 실리콘 에피층으로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소오스 영역과 상기 드레인 영역은 N형 불순물을 도핑시켜 형성하고, 상기 채널 영역은 P형 불순물을 도핑시켜 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트를 형성하는 단계는,상기 적층 패턴을 포함한 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막과 게이트 절연막을 이방성 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계 후, 그리고, 상기 지지용 기판을 부착하는 단계 전,상기 적층 패턴의 소오스 영역이 노출될 때까지 상기 절연막을 평탄화시키는 단계;를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판의 절연막 상에 지지용 기판을 부착하는 단계는,상기 절연막이 형성된 반도체 기판을 상기 반도체 기판이 상기 절연막보다 위에 배치되도록 뒤집은 상태에서 수행하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판을 제거하는 단계는, CMP(Chemical Mechanical Polishing) 공정으로 수행하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트 라인은 금속막으로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트 라인을 형성하는 단계는,상기 반도체 기판이 제거되어 노출된 게이트와 드레인 영역 상에 베리어막과 금속막을 차례로 형성하는 단계; 및상기 금속막과 베리어막을 에치백(Etch Back)하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑막을 형성하는 단계 후,상기 지지용 기판을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018012868A1 (ko) * | 2016-07-12 | 2018-01-18 | 한양대학교 산학협력단 | 스위칭 원자 트랜지스터 및 이의 동작방법 |
| US11672110B2 (en) | 2020-05-29 | 2023-06-06 | Taiwan Semiconductor Manufacturing Company Limited | Heterostructure oxide semiconductor vertical gate-all-around (VGAA) transistor and methods for making the same |
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2007
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2018012868A1 (ko) * | 2016-07-12 | 2018-01-18 | 한양대학교 산학협력단 | 스위칭 원자 트랜지스터 및 이의 동작방법 |
| US10923656B2 (en) | 2016-07-12 | 2021-02-16 | Industry-University Cooperation Foundation Hanyang University | Switching atomic transistor and method for operating same |
| US11258009B2 (en) | 2016-07-12 | 2022-02-22 | Industry-University Cooperation Foundation Hanyang University | Switching atomic transistor and method for operating same |
| US11672110B2 (en) | 2020-05-29 | 2023-06-06 | Taiwan Semiconductor Manufacturing Company Limited | Heterostructure oxide semiconductor vertical gate-all-around (VGAA) transistor and methods for making the same |
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