KR20090022185A - Inverted non-volatile memory devices, stack modules and method of fabricating the same - Google Patents

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KR20090022185A
KR20090022185A KR1020070087306A KR20070087306A KR20090022185A KR 20090022185 A KR20090022185 A KR 20090022185A KR 1020070087306 A KR1020070087306 A KR 1020070087306A KR 20070087306 A KR20070087306 A KR 20070087306A KR 20090022185 A KR20090022185 A KR 20090022185A
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Abstract

An inverted nonvolatile memory device, a stack module, and a manufacturing method thereof are provided to improve integration by applying three dimensional stack structure. A plurality of bottom gate electrodes(110) are provided on a substrate(105). A plurality of charge storage layers are provided on the bottom gate electrodes. A plurality of semiconductor channel layers(135) are arranged in one or more charge storage layers respectively. One or more source electrodes(140) are electrically connected to both sides of the semiconducting channel layers. One or more source electrodes and one or more drain electrodes(145) are extended from both sides to the top of the semiconductor channel layers.

Description

역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그 제조 방법{Inverted non-volatile memory devices, stack modules and method of fabricating the same}Inverted non-volatile memory devices, stack modules and method of fabricating the same}

본 발명은 반도체 장치에 관한 것으로서, 특히 데이터를 저장할 수 있는 비휘발성 메모리 소자, 그 스택 모듈 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a nonvolatile memory device capable of storing data, a stack module thereof, and a manufacturing method thereof.

반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 예를 들어, 플래시 메모리 소자가 고속도 및 고집적의 비휘발성 메모리 소자로 이용되고 있다.Semiconductor products are getting smaller and require higher data throughput. Accordingly, it is necessary to increase the operation speed of the nonvolatile memory device used in such a semiconductor product and to increase the degree of integration. For example, flash memory devices are used as high-speed and highly integrated nonvolatile memory devices.

비휘발성 메모리 소자는 통상적으로 벌크 반도체 기판 상에 플로팅 게이트 전극 및 제어 게이트 전극을 적층하여 형성한다. 하지만, 이러한 평면형(planar-type) 비휘발성 메모리 소자는 그 집적 기술의 한계로 인해서 그 용량과 속도를 높이는 데 한계가 있다.A nonvolatile memory device is typically formed by stacking a floating gate electrode and a control gate electrode on a bulk semiconductor substrate. However, such planar-type nonvolatile memory devices have limitations in increasing their capacity and speed due to the limitation of their integrated technology.

이에 따라, 벌크 반도체 기판 또는 실리콘-온-절연체(silicon on insulator; SOI) 기판을 이용하여 3차원 비휘발성 메모리 소자가 제조되고 있다. 이러한 3차원 비휘발성 메모리 소자는 핀(fin)-구조의 채널을 이용함으로써 고성능 소자로 이용될 수 있다.Accordingly, a three-dimensional nonvolatile memory device is manufactured using a bulk semiconductor substrate or a silicon on insulator (SOI) substrate. Such a three-dimensional nonvolatile memory device can be used as a high performance device by using a fin-structured channel.

하지만, 벌크 반도체 기판을 이용한 3차원 비휘발성 메모리 소자는 수직으로 메모리 셀들을 적층한 스택 모듈로 확장되기 어렵다. 나아가, SOI 기판은 가격이 비싸고, 스택 모듈로 확장하기 위해서는 더욱 높은 비용을 요한다.However, a 3D nonvolatile memory device using a bulk semiconductor substrate is difficult to expand into a stack module in which memory cells are vertically stacked. Furthermore, SOI substrates are expensive and require higher costs to expand into stack modules.

이에, 본 발명이 이루고자 하는 기술적 과제는 적층을 통해서 고집적이 가능한 비휘발성 메모리 소자 및 그 스택 모듈을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a non-volatile memory device and a stack module thereof that can be highly integrated through stacking.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing the nonvolatile memory device.

상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 하나 이상의 바닥 게이트 전극은 기판 상에 제공된다. 하나 이상의 전하 저장층은 상기 하나 이상의 바닥 게이트 전극 상에 제공된다. 그리고, 하나 이상의 반도체 채널층은 상기 하나 이상의 전하 저장층 상에 제공된다.A nonvolatile memory device of one embodiment of the present invention for achieving the above technical problem is provided. One or more bottom gate electrodes are provided on the substrate. One or more charge storage layers are provided on the one or more bottom gate electrodes. One or more semiconductor channel layers are provided on the one or more charge storage layers.

상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극이 상기 하나 이상의 반도체 채널층의 양측에 전기적으로 각각 연결될 수 있다.In one example of the nonvolatile memory device according to the present invention, at least one source electrode and at least one drain electrode may be electrically connected to both sides of the at least one semiconductor channel layer.

상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 하나 이상 의 터널링 절연층이 상기 하나 이상의 반도체 채널층 및 상기 하나 이상의 전하 저장층 사이에 제공되고, 그리고/또는 하나 이상의 블로킹 절연층이 상기 하나 이상의 전하 저장층 및 상기 하나 이상의 바닥 게이트 전극 사이에 제공될 수 있다.In another example of a nonvolatile memory device according to the present invention, at least one tunneling insulating layer is provided between the at least one semiconductor channel layer and the at least one charge storage layer, and / or at least one blocking insulating layer is One or more charge storage layers may be provided between the one or more bottom gate electrodes.

상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 하나 이상의 전하 저장층은 플로팅 게이트 타입 또는 전하-트랩 타입일 수 있다.In another example of the nonvolatile memory device according to the present invention, the at least one charge storage layer may be a floating gate type or a charge-trap type.

상기 본 발명에 따른 비휘발성 메모리 소자의 더 다른 예에 있어서, 상기 하나 이상의 바닥 게이트 전극은 상기 기판 상에 서로 이격 배치된 복수의 바닥 게이트 전극들을 포함하고, 상기 하나 이상의 반도체 채널층은 상기 복수의 바닥 게이트 전극들 상에 각각 배치된 복수의 반도체 채널층들을 포함 수 있다. 나아가, 복수의 소오스 전극들 및 복수의 드레인 전극들은 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결될 수 있다.In another example of the nonvolatile memory device according to the present invention, the one or more bottom gate electrodes include a plurality of bottom gate electrodes spaced apart from each other on the substrate, and the one or more semiconductor channel layers include the plurality of bottom gate electrodes. A plurality of semiconductor channel layers disposed on the bottom gate electrodes may be included. Further, the plurality of source electrodes and the plurality of drain electrodes may be electrically connected to both of the plurality of semiconductor channel layers, respectively.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 스택 모듈은 상기 비휘발성 메모리 소자가 복수개 적층되어 제공된다.According to another aspect of the present invention, there is provided a stack module including a plurality of stacked nonvolatile memory devices.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판 상에 하나 이상의 바닥 게이트 전극을 형성한다. 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 전하 저장층을 형성한다. 그리고, 상기 하나 이상의 전하 저장층 상에 하나 이상의 반도체 채널층을 형성한다.A method for manufacturing a nonvolatile memory device of one embodiment of the present invention for achieving the above another technical problem is provided. One or more bottom gate electrodes are formed on the substrate. One or more charge storage layers are formed on the one or more bottom gate electrodes. In addition, at least one semiconductor channel layer is formed on the at least one charge storage layer.

상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 하나 이상의 반도체 채널층을 형성하는 단계 후, 상기 하나 이상의 전하 저장 층의 양측에 전기적으로 각각 연결되게 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 더 형성할 수 있다.In one example of the method of manufacturing a nonvolatile memory device according to the present invention, after forming the at least one semiconductor channel layer, at least one source electrode and at least one source electrode to be electrically connected to both sides of the at least one charge storage layer, respectively. The above drain electrode can be further formed.

상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 하나 이상의 전하 저장층을 형성하기 전에 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 블로킹 절연층을 더 형성하고, 그리고/또는 상기 하나 이상의 반도체 채널층을 형성하기 전에 상기 하나 이상의 전하 저장층 상에 하나 이상의 터널링 절연층을 더 형성할 수 있다.In another example of the method of manufacturing a nonvolatile memory device according to the present invention, before forming the at least one charge storage layer, at least one blocking insulating layer is further formed on the at least one bottom gate electrode, and / or the Prior to forming at least one semiconductor channel layer, at least one tunneling insulating layer may be further formed on the at least one charge storage layer.

본 발명에 따른 비휘발성 메모리 소자는 역전 구조(inverted structure)를 갖고, 3차원 형태의 적층 구조에 적합할 수 있다. 따라서, 비휘발성 메모리 소자들이 적층된 스택 구조는 동일한 평면 내에서 높은 집적도를 가질 수 있고, 따라서 높은 메모리 용량을 가질 수 있다.The nonvolatile memory device according to the present invention has an inverted structure and may be suitable for a three-dimensional stacked structure. Thus, a stack structure in which nonvolatile memory elements are stacked may have a high degree of integration in the same plane, and thus may have a high memory capacity.

본 발명에 따른 비휘발성 메모리 소자는 바이어스 라인들을 이용하여 버추얼 그라운드(virtual ground) 소자로 동작할 수 있다. 따라서, 비휘발성 메모리 소자는 노어(NOR) 구조뿐만 아니라, FN 터널링을 이용하여 동작하는 앤드(AND), 낸드(NAND) 또는 엔롬(NROM) 구조에 이용될 수 있다. 따라서, 비휘발성 메모리 소자는 높은 프로그램 및 소거 효율을 가질 수 있다. The nonvolatile memory device according to the present invention may operate as a virtual ground device using bias lines. Accordingly, the nonvolatile memory device may be used not only in a NOR structure but also in an AND, NAND, or NROM structure that operates using FN tunneling. Thus, the nonvolatile memory device can have high program and erase efficiency.

본 발명에 따른 비휘발성 메모리 소자 및 스택 모듈은 고가의 SOI 기판 또는 본딩 기술을 이용하지 않고 박막 기술을 이용하여 경제적으로 제조될 수 있다.The nonvolatile memory device and stack module according to the present invention can be economically manufactured using thin film technology without using an expensive SOI substrate or bonding technology.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components may be exaggerated in size for convenience of description.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자(100)의 III-III'선에서 절취한 단면도이다.1 is a schematic perspective view illustrating a nonvolatile memory device 100 according to an embodiment of the present invention. 2 is a cross-sectional view taken along the line II-II 'of the nonvolatile memory device 100 of FIG. 1, and FIG. 3 is a cross-sectional view taken along the line III-III' of the nonvolatile memory device 100 of FIG. 1.

도 1 내지 도 3을 참조하면, 복수의 바닥 게이트 전극들(110)이 기판(105) 상에 제공될 수 있다. 예를 들어, 기판(105)은 전체가 절연 물질로 형성되거나 또는 반도체 웨이퍼 위에 절연 물질이 증착 또는 코팅된 구조를 포함할 수 있다. 하부 절연층(115)은 바닥 게이트 전극들(110) 사이를 매립할 수 있다.1 to 3, a plurality of bottom gate electrodes 110 may be provided on the substrate 105. For example, the substrate 105 may be formed entirely of an insulating material, or may include a structure in which an insulating material is deposited or coated on a semiconductor wafer. The lower insulating layer 115 may be buried between the bottom gate electrodes 110.

바닥 게이트 전극들(110)은 기판(105) 위에 서로 이격되도록 배치될 수 있다. 바닥 게이트 전극들(110)은 워드 라인들로 이용될 수 있고, 비휘발성 메모리 소자(100)의 구조에 따라서 적절하게 배치될 수 있다. 따라서, 바닥 게이트 전극들(110)이 신장하는 방향을 워드 라인 방향으로 부를 수도 있다.The bottom gate electrodes 110 may be disposed on the substrate 105 to be spaced apart from each other. The bottom gate electrodes 110 may be used as word lines, and may be appropriately disposed according to the structure of the nonvolatile memory device 100. Therefore, the direction in which the bottom gate electrodes 110 extend may be referred to as a word line direction.

예를 들어, 비휘발성 메모리 소자(100)가 엔롬(NROM) 구조 또는 앤드(AND) 구조를 갖는 경우, 바닥 게이트 전극들(110)은 기판(105) 위에 라인-타입으로 배치 될 수 있다. 이 경우, 바닥 게이트 전극들(110) 각각과 커플링 된 메모리 셀들은 워드 라인을 공유할 수 있다. 나아가, 비휘발성 메모리 소자(100)가 하나의 메모리 셀로 구성된 경우, 하나의 바닥 게이트 전극(110)이 기판(105) 위에 제공될 수도 있다. 따라서, 바닥 게이트 전극들(110)의 수는 예시적으로 제시되었고, 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 적절하게 선택될 수 있다.For example, when the nonvolatile memory device 100 has an NROM structure or an AND structure, the bottom gate electrodes 110 may be disposed in a line-type on the substrate 105. In this case, memory cells coupled with each of the bottom gate electrodes 110 may share a word line. Furthermore, when the nonvolatile memory device 100 is composed of one memory cell, one bottom gate electrode 110 may be provided on the substrate 105. Therefore, the number of the bottom gate electrodes 110 has been presented by way of example, and may be appropriately selected according to the memory capacity of the nonvolatile memory device 100.

복수의 전하 저장층들(125)은 바닥 게이트 전극들(110) 상에 제공될 수 있다. 전하 저장층들(125)은 전하를 저장하여 데이터 프로그램에 이용될 수 있다. 전하 저장층들(125)은 플로팅 게이트 타입일 수 있고, 이 경우 플로팅 게이트 전극으로 불릴 수도 있다. 전하 저장층들(125)은 도전층, 예컨대 폴리-실리콘 또는 금속을 포함할 수 있다. 이 경우, 전하 저장층들(125)은 서로 분리되어 배치될 수 있다.The plurality of charge storage layers 125 may be provided on the bottom gate electrodes 110. The charge storage layers 125 may store charge and be used in a data program. The charge storage layers 125 may be of a floating gate type, and in this case, may be referred to as floating gate electrodes. The charge storage layers 125 may include a conductive layer, such as poly-silicon or a metal. In this case, the charge storage layers 125 may be separated from each other.

전하 저장층들(125)의 수는 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 선택될 수 있다. 예를 들어, 비휘발성 메모리 소자(100)가 단위셀을 나타내는 경우, 하나의 전하 저장층(125)이 하나의 바닥 게이트 전극(100) 상에 제공될 수 있다. 다른 예로, 비휘발성 메모리 소자(100)가 어레이 구조를 갖는 경우, 전하 저장층들(125)은 바닥 게이트 전극들(110) 위에 어레이 형태로 정렬될 수 있다.The number of charge storage layers 125 may be selected according to the memory capacity of the nonvolatile memory device 100. For example, when the nonvolatile memory device 100 represents a unit cell, one charge storage layer 125 may be provided on one bottom gate electrode 100. As another example, when the nonvolatile memory device 100 has an array structure, the charge storage layers 125 may be arranged in an array form on the bottom gate electrodes 110.

복수의 반도체 채널층들(135)은 전하 저장층들(125) 각각 상에 배치될 수 있다. 반도체 채널층들(135)은 비휘발성 메모리 소자(100)가 동작될 때 전하의 도전 통로를 제공할 수 있다. 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다. 반도체 채널층들(135)의 수는 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 적절하게 선택될 수 있다. 예를 들어, 반도체 채널층들(135)은 하나로 제공되거나 또는 복수개가 어레이 형태로 제공될 수 있다.The plurality of semiconductor channel layers 135 may be disposed on each of the charge storage layers 125. The semiconductor channel layers 135 may provide a conductive path for charge when the nonvolatile memory device 100 is operated. The semiconductor channel layers 135 may be disposed across the bottom gate electrodes 110. The number of semiconductor channel layers 135 may be appropriately selected according to the memory capacity of the nonvolatile memory device 100. For example, the semiconductor channel layers 135 may be provided as one or a plurality of semiconductor channel layers 135.

예를 들어, 반도체 채널층들(135)은 반도체 산화물을 포함할 수 있다. 이러한 반도체 산화물은 아연 산화물(예컨대, ZnO), 주석 산화물(예컨대, SnO2), 인듐-주석 산화물(예컨대, ITO), 인듐-아연 산화물(예컨대, IZO), 구리 산화물(예컨대, Cu2O), 니켈 산화물(예컨대, NiO), 티타늄 산화물(예컨대, TiO2), (알루미늄, 갈륨, 인듐)-도핑된 아연 산화물(ZnO), (질소, 인, 비소)-도핑된 아연 산화물(ZnO) 또는 비정질-GIZO(예컨대, Ga2O3-In2O3-ZnO)를 포함할 수 있다. 다른 예로, 반도체 채널층들(135)은 비정질-실리콘, 폴리-실리콘, 에피택셜 실리콘, 게르마늄(Ge) 또는 폴리머를 포함할 수 있다.For example, the semiconductor channel layers 135 may include a semiconductor oxide. Such semiconductor oxides include zinc oxide (eg ZnO), tin oxide (eg SnO 2 ), indium-tin oxide (eg ITO), indium zinc oxide (eg IZO), copper oxide (eg Cu 2 O). Nickel oxide (eg NiO), titanium oxide (eg TiO 2 ), (aluminum, gallium, indium) -doped zinc oxide (ZnO), (nitrogen, phosphorus, arsenic) -doped zinc oxide (ZnO) or Amorphous-GIZO (eg, Ga 2 O 3 —In 2 O 3 —ZnO). As another example, the semiconductor channel layers 135 may include amorphous-silicon, poly-silicon, epitaxial silicon, germanium (Ge), or a polymer.

폴리-실리콘은 복수의 층들로 적층하기 용이한 반면 단결정 실리콘에 비해서 결정결함을 갖는다는 점에서 불리하다. 하지만, 단결정 실리콘은 적층 구조로 만들기 어렵고, 본딩 구조를 이용하는 경우에는 높은 비용을 요한다. 이에 반해, 반도체 산화물들은 저렴한 비용으로 용이하게 적층할 수 있으면서도, 결정결함 면에서 자유롭다는 이점이 있다.Poly-silicon is disadvantageous in that it is easy to stack in a plurality of layers but has crystal defects as compared to single crystal silicon. However, single crystal silicon is difficult to make into a laminated structure, and a high cost is required when using a bonding structure. On the other hand, semiconductor oxides can be easily laminated at low cost and are free from crystal defects.

반도체 채널층들(135), 전하 저장층들(125) 및 바닥 게이트 전극들(110)은 서로 층간 절연층(120)에 의해서 절연될 수 있다. 예를 들어, 복수의 블로킹 절연층들(122)이 바닥 게이트 전극들(110) 및 전하 저장층들(125) 사이에 개재되고, 복수의 터널링 절연층들(130)이 전하 저장층들(125) 및 반도체 채널층들(135) 사이에 개재될 수 있다. 블로킹 절연층들(122) 및 전하 저장층들(125)은 서로 구분되지 않고 하나의 층간 절연층(120)을 이루거나 또는 서로 다른 물질로 형성되어 분리될 수도 있다.The semiconductor channel layers 135, the charge storage layers 125, and the bottom gate electrodes 110 may be insulated from each other by the interlayer insulating layer 120. For example, the plurality of blocking insulating layers 122 is interposed between the bottom gate electrodes 110 and the charge storage layers 125, and the plurality of tunneling insulating layers 130 are the charge storage layers 125. ) And the semiconductor channel layers 135. The blocking insulating layers 122 and the charge storage layers 125 may not be separated from each other but may form one interlayer insulating layer 120 or may be formed of different materials and separated from each other.

터널링 절연층들(130)은 전하 저장층들(125) 및 반도체 채널층들(135) 사이에 전하의 터널링을 허용하도록 적절한 물질 및 적절한 두께로 선택될 수 있다. 블로킹 절연층들(122)은 전하 저장층들(125)에 저장된 저하가 바닥 게이트 전극들(110)로 역터널링되지 않도록 적절한 물질 및 적절한 두께로 선택될 수 있다. 예를 들어, 터널링 절연층들(130) 및 블로킹 절연층들(122)은 산화물, 질화물, 또는 고유전율 절연물에서 하나의 층 또는 복수의 층으로 선택될 수 있다. The tunneling insulating layers 130 may be selected of a suitable material and a suitable thickness to allow tunneling of charge between the charge storage layers 125 and the semiconductor channel layers 135. The blocking insulating layers 122 may be selected to a suitable material and an appropriate thickness so that the degradation stored in the charge storage layers 125 is not reverse tunneled to the bottom gate electrodes 110. For example, the tunneling insulating layers 130 and the blocking insulating layers 122 may be selected as one layer or a plurality of layers in oxide, nitride, or high dielectric constant insulator.

고유전율 절연물은 산화물 및 질화물보다 높은 유전 상수를 갖는 절연물을 지칭하며, 예를 들어, 하프늄 산화물(예컨대, HfO2), 하프늄-실리콘 산화물(예컨대, HfSiO), 알루미늄 산화물(예컨대 Al2O3), 티타늄 산화물(예컨대, TiO2), 탄탈륨 산화물(예컨대, Ta2O5), 지르코늄 산화물(예컨대, ZrO2) 등을 포함할 수 있다.High dielectric constant insulators refer to insulators having higher dielectric constants than oxides and nitrides, for example, hafnium oxides (eg HfO 2 ), hafnium-silicon oxides (eg HfSiO), aluminum oxides (eg Al 2 O 3 ) , Titanium oxide (eg TiO 2 ), tantalum oxide (eg Ta 2 O 5 ), zirconium oxide (eg ZrO 2 ), and the like.

하나 이상의 소오스 전극(140) 및 하나 이상의 드레인 전극(145)은 반도체 채널층들(135)의 양측에 전기적으로 연결되도록 층간 절연층(120) 상에 배치될 수 있다. 소오스 전극(140) 및 드레인 전극(145)은 바닥 게이트 전극들(110)을 가로질러 신장될 수 있다. 예를 들어, 소오스 전극(140) 및 드레인 전극(145)은 반도체 채널층들(135)의 측면을 덮고 그 상부로 더 신장될 수 있다.One or more source electrodes 140 and one or more drain electrodes 145 may be disposed on the interlayer insulating layer 120 to be electrically connected to both sides of the semiconductor channel layers 135. The source electrode 140 and the drain electrode 145 may extend across the bottom gate electrodes 110. For example, the source electrode 140 and the drain electrode 145 may cover the side surfaces of the semiconductor channel layers 135 and extend further thereon.

반도체 채널층들(135) 사이에 배치된 소오스 전극(140) 및/또는 드레인 전 극(145)은 그 양쪽의 반도체 채널층들(135)에 공유로 연결될 수 있다. 소오스 전극(140) 및 드레인 전극(145)은 비휘발성 메모리 소자(100)에 인가되는 파워의 방향에 따라서 서로 뒤바뀌어 불릴 수도 있다. 예를 들어, 소오스 전극(140) 및 드레인 전극(145)은 IZO(indium zinc oxide), ITO(indium tin oxide), 티타늄/금(Ti/Au), 몰리브덴(Mo), 루쎄늄(Ru), 알루미늄(Al), 백금/티타늄(Pt/Ti), 알루미늄/금(Al/Au), 구리(Cu) 등에서 적절하게 선택될 수 있다.The source electrode 140 and / or the drain electrode 145 disposed between the semiconductor channel layers 135 may be covalently connected to both semiconductor channel layers 135. The source electrode 140 and the drain electrode 145 may be interchanged with each other according to the direction of power applied to the nonvolatile memory device 100. For example, the source electrode 140 and the drain electrode 145 may be formed of indium zinc oxide (IZO), indium tin oxide (ITO), titanium / gold (Ti / Au), molybdenum (Mo), ruthenium (Ru), Aluminum (Al), platinum / titanium (Pt / Ti), aluminum / gold (Al / Au), copper (Cu) and the like can be appropriately selected.

비휘발성 메모리 소자(100)에서, 반도체 채널층들(135)은 바닥 게이트 전극들(110) 위에 배치된다. 이러한 구조는 반도체 기판 상에 제어 게이트 전극이 배치되는 통상적인 플래시 메모리 소자의 배치와는 반대된다. 이러한 의미에서, 비휘발성 메모리 소자(100)는 역전 구조(inverted structure)를 갖는다고 할 수 있다. 이러한 역전 구조에서, 반도체 채널층들(135)은 벌크 반도체 기판을 이용하지 않고 박막 구조로 제공될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 3차원 형태의 적층 구조에 적합할 수 있다.In the nonvolatile memory device 100, the semiconductor channel layers 135 are disposed on the bottom gate electrodes 110. This structure is opposite to that of a conventional flash memory device in which a control gate electrode is disposed on a semiconductor substrate. In this sense, the nonvolatile memory device 100 may have an inverted structure. In this inversion structure, the semiconductor channel layers 135 may be provided in a thin film structure without using a bulk semiconductor substrate. Therefore, the nonvolatile memory device 100 may be suitable for a three-dimensional stacked structure.

도 4를 참조하면, 도 2의 비휘발성 메모리 소자(100)의 변형된 예에 해당하는 비휘발성 메모리 소자(100a)가 도시된다.Referring to FIG. 4, a nonvolatile memory device 100a corresponding to a modified example of the nonvolatile memory device 100 of FIG. 2 is illustrated.

도 4를 참조하면, 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135) 상에 이격 배치될 수 있다. 분리 절연층(132)은 반도체 채널층들(135) 사이에 개재될 수 있다. 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135)의 양측 가장자리로부터 분리 절연층(132) 상으로 각각 신장될 수 있다. 이러한 구조는 분리 절연층(132)을 평탄화 시켜 소오스 전극(140a) 및 드레인 전 극(145a)의 구조를 단순화하는 데 이점을 가질 수 있다. Referring to FIG. 4, the source electrode 140a and the drain electrode 145a may be spaced apart from the semiconductor channel layers 135. The isolation insulating layer 132 may be interposed between the semiconductor channel layers 135. The source electrode 140a and the drain electrode 145a may extend from the opposite edges of the semiconductor channel layers 135 onto the isolation insulating layer 132, respectively. Such a structure may have advantages in planarizing the isolation insulating layer 132 to simplify the structure of the source electrode 140a and the drain electrode 145a.

도 5는 도 1의 비휘발성 메모리 소자(100)의 등가 회로도이다.FIG. 5 is an equivalent circuit diagram of the nonvolatile memory device 100 of FIG. 1.

도 1 내지 도 5를 같이 참조하면, 바닥 게이트 전극들(110)이 워드 라인들(WL1, WL2)에 대응할 수 있다. 소오스 전극(140)은 공통 라인(CL)에 대응하고, 드레인 전극들(145)은 비트 라인들(BL1, BL2)에 대응할 수 있다. 바닥 게이트 전극들(110), 전하 저장층들(125) 및 반도체 채널층들(135)의 적층 구조는 메모리 셀들(MC)에 대응할 수 있다. 반도체 채널층들(135)은 바이어스 라인들(G1, G2)의 일부로 이용될 수 있다. 비트 라인들(BL1, BL2) 및 워드 라인들(WL1, WL2)의 수는 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.1 through 5, the bottom gate electrodes 110 may correspond to the word lines WL1 and WL2. The source electrode 140 may correspond to the common line CL, and the drain electrodes 145 may correspond to the bit lines BL1 and BL2. The stacked structure of the bottom gate electrodes 110, the charge storage layers 125, and the semiconductor channel layers 135 may correspond to the memory cells MC. The semiconductor channel layers 135 may be used as part of the bias lines G1 and G2. The number of bit lines BL1 and BL2 and word lines WL1 and WL2 are shown by way of example and do not limit the scope of the invention.

비휘발성 메모리 소자(100)는 바이어스 라인들(G1, G2)을 이용하여 버추얼 그라운드(virtual ground) 소자로 동작할 수 있다. 즉, 바이어스 라인들(G1, G2)은 비휘발성 메모리 소자(100)의 프로그램 및 소거 동작 시 반도체 채널층들(135)을 접지시키기 위해서 이용될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 노어(NOR) 구조뿐만 아니라, FN 터널링을 이용하여 동작하는 앤드(AND), 낸드(NAND) 또는 엔롬(NROM) 구조에 이용될 수 있다. 따라서, 비휘발성 메모리 소자(100)의 프로그램 및 소거 효율이 높아질 수 있다.The nonvolatile memory device 100 may operate as a virtual ground device using the bias lines G1 and G2. That is, the bias lines G1 and G2 may be used to ground the semiconductor channel layers 135 in the program and erase operations of the nonvolatile memory device 100. Accordingly, the nonvolatile memory device 100 may be used not only in a NOR structure but also in an AND, NAND, or NROM structure operating using FN tunneling. Therefore, the program and erase efficiency of the nonvolatile memory device 100 can be increased.

메모리 셀들(MC)의 프로그램, 읽기 및 소거 동작은 통상적인 플래시 메모리 소자의 메모리 셀들의 동작과 같다. 예를 들어, 프로그램 동작은 채널-핫 전자 주입 또는 FN 터널링을 이용할 수 있고, 소거 동작은 FN 터널링을 이용할 수 있다.Program, read and erase operations of the memory cells MC are the same as those of the memory cells of a conventional flash memory device. For example, program operation may use channel-hot electron injection or FN tunneling, and erase operation may use FN tunneling.

따라서, 비휘발성 메모리 소자(100)는 3차원 적층 구조에 용이하면서도, 반 도체 채널층들(135)을 바이어스 라인들(G1, G2)로 이용할 수 있다. 이에 따라, 비휘발성 메모리 소자(100)의 집적도가 크게 높아질 수 있다.Accordingly, the nonvolatile memory device 100 may be easily used in the 3D stacked structure, but may use the semiconductor channel layers 135 as the bias lines G1 and G2. Accordingly, the degree of integration of the nonvolatile memory device 100 may be greatly increased.

도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 개략적인 사시도이다. 도 7은 도 6의 비휘발성 메모리 소자(200)의 VII-VII'선에서 절취한 단면도이고, 도 8은 도 6의 비휘발성 메모리 소자(200)의 VIII-VIII'선에서 절취한 단면도이다. 비휘발성 메모리 소자(200)는 도 1 내지 도 3의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다. 비휘발성 메모리 소자(200)의 등가 회로는 도 5를 참조할 수 있다.6 is a schematic perspective view illustrating a nonvolatile memory device 200 according to another embodiment of the present invention. FIG. 7 is a cross-sectional view taken along the line VII-VII 'of the nonvolatile memory device 200 of FIG. 6, and FIG. 8 is a cross-sectional view taken along the line VIII-VIII' of the nonvolatile memory device 200 of FIG. 6. The nonvolatile memory device 200 is a modification of some components of the nonvolatile memory device 100 of FIGS. 1 to 3, and thus, redundant description of the nonvolatile memory device 200 will be omitted. An equivalent circuit of the nonvolatile memory device 200 may refer to FIG. 5.

도 6 내지 도 8을 참조하면, 전하 저장층(225)은 전하-트랩 타입으로 제공될 수 있다. 예를 들어, 전하 저장층(225)은 기판(105) 상에 하나의 층으로 제공될 수 있다. 따라서, 전하 저장층(225)은 메모리 셀들(MC)에서 서로 분리되지 않을 수 있다. 하지만, 전하 저장층(225)은 국부적인 전하 트랩이 가능하기 때문에, 메모리 셀들(MC)에 저장된 전하들은 해당하는 전하 트랩 위치에 국부적으로 고정될 수 있다. 따라서, 전하 저장층(225)이 하나의 층으로 제공되더라고, 메모리 셀들(MC)의 전하는 서로 구분될 수 있다.6 to 8, the charge storage layer 225 may be provided in a charge-trap type. For example, the charge storage layer 225 may be provided in one layer on the substrate 105. Therefore, the charge storage layers 225 may not be separated from each other in the memory cells MC. However, since the charge storage layer 225 is capable of local charge trapping, the charges stored in the memory cells MC may be locally fixed at a corresponding charge trap position. Therefore, even though the charge storage layer 225 is provided in one layer, the charges of the memory cells MC may be distinguished from each other.

나아가, 전하 저장층(225)은 하나의 메모리 셀(MC) 내에서도 좌우로 분리된 트랩 사이트들(T1, T2)을 가질 수도 있다. 이 경우, 좌측 트랩 사이트(T1)를 이용하 여 1 비트의 데이터를 저장하고, 우측 트랩 사이트(T2)를 이용하여 다른 1 비트의 데이터를 저장할 수 있다. 이러한 2 비트의 데이터는 정방향 읽기 및/또는 역방향 읽기 동작을 이용하여 판독될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 하나의 메모리 셀(MC)을 이용하여 2 비트의 데이터를 처리할 수 있다.In addition, the charge storage layer 225 may have trap sites T 1 and T 2 separated from side to side even in one memory cell MC. In this case, the stored data of more than one bit to the left take advantage trap sites (T 1), and by using the right trap sites (T 2) can store data of one bit different. These two bits of data may be read using forward read and / or reverse read operations. Accordingly, the nonvolatile memory device 100 may process two bits of data by using one memory cell MC.

예를 들어, 전하 저장층(225)은 전하 트랩 사이트들을 갖는 실리콘 질화물, 나노크리스탈들 또는 양자 도트들을 포함하 수 있다. 나노크리스탈들 또는 양자 도트들은 전하 트랩을 위해서 실리콘 또는 금속의 미세 구조들을 포함할 수 있다.For example, the charge storage layer 225 may include silicon nitride, nanocrystals or quantum dots with charge trap sites. Nanocrystals or quantum dots can include microstructures of silicon or metal for charge trapping.

한편, 전하-트랩 타입의 전하 저장층(225)은 도 7과는 달리, 도 2에서와 같이 메모리 셀들(MC)에 따라 서로 분리되게 복수개 배치될 수도 있다.Unlike the FIG. 7, the charge-trap type charge storage layer 225 may be arranged in plurality, separately from each other according to the memory cells MC, as shown in FIG. 2.

블로킹 절연층(222)은 전하 저장층(225) 및 바닥 게이트 전극들(110) 사이에 개재될 수 있다. 터널링 절연층(230)은 전하 저장층(225) 및 반도체 채널층(135) 사이에 개재될 수 있다.The blocking insulating layer 222 may be interposed between the charge storage layer 225 and the bottom gate electrodes 110. The tunneling insulating layer 230 may be interposed between the charge storage layer 225 and the semiconductor channel layer 135.

도 9는 도 7의 비휘발성 메모리 소자(200)에 변형된 예에 해당하는 비휘발성 메모리 소자(200a)를 보여주는 단면도이다.FIG. 9 is a cross-sectional view illustrating a nonvolatile memory device 200a corresponding to a modified example of the nonvolatile memory device 200 of FIG. 7.

도 9를 참조하면, 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135) 상에 이격 배치될 수 있다. 분리 절연층(232)은 반도체 채널층들(135) 사이에 개재될 수 있다. 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135)의 양측 가장자리로부터 분리 절연층(232)으로 각각 신장될 수 있다. 이러한 구조는 분리 절연층(232)을 평탄화 시켜 소오스 전극(140a) 및 드레인 전 극(145a)의 구조를 단순화하는 데 이점을 가질 수 있다.Referring to FIG. 9, the source electrode 140a and the drain electrode 145a may be spaced apart from the semiconductor channel layers 135. The isolation insulating layer 232 may be interposed between the semiconductor channel layers 135. The source electrode 140a and the drain electrode 145a may extend from both edges of the semiconductor channel layers 135 to the isolation insulating layer 232, respectively. Such a structure may have an advantage in simplifying the structure of the source electrode 140a and the drain electrode 145a by planarizing the isolation insulating layer 232.

도 10 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.10 to 14 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 10을 참조하면, 기판(105) 상에 하나 이상의 바닥 게이트 전극들(110)을 형성할 수 있다. 기판(105)은 전체가 절연 물질로 형성되거나 또는 반도체 웨이퍼 위에 절연물질이 증착 또는 코팅된 구조를 포함할 수 있다. 바닥 게이트 전극들(110)은 도전층을 증착한 후 패터닝하여 형성할 수 있다. 예를 들어, 도전층은 폴리-실리콘, 몰리브덴(Mo), 백금(Pt), 니켈(Ni), IZO(indium zinc oxide), 알루미늄(Al), 텅스텐(W) 등을 포함할 수 있다.Referring to FIG. 10, one or more bottom gate electrodes 110 may be formed on the substrate 105. The substrate 105 may be formed entirely of an insulating material or may have a structure in which an insulating material is deposited or coated on a semiconductor wafer. The bottom gate electrodes 110 may be formed by depositing and patterning a conductive layer. For example, the conductive layer may include poly-silicon, molybdenum (Mo), platinum (Pt), nickel (Ni), indium zinc oxide (IZO), aluminum (Al), tungsten (W), and the like.

도 11을 참조하면, 바닥 게이트 전극들(110) 사이를 매립하는 하부 절연층(115)을 형성할 수 있다. 예를 들어, 하부 절연층(115)은 바닥 게이트 전극들(110) 상에 절연층을 형성한 후, 이를 평탄화하여 형성할 수 있다. 예를 들어, 평탄화는 화학적기계적연마(chemical mechanical polishing; CMP) 또는 에치백(etch-back)을 이용할 수 있다.Referring to FIG. 11, a lower insulating layer 115 may be formed to fill the bottom gate electrodes 110. For example, the lower insulating layer 115 may be formed by forming an insulating layer on the bottom gate electrodes 110 and then planarizing the insulating layer. For example, planarization may use chemical mechanical polishing (CMP) or etch-back.

도 12를 참조하면, 바닥 게이트 전극들(110) 상에 하나 이상의 전하 저장층들(125) 및 층간 절연층(120)을 형성할 수 있다. 예를 들어, 바닥 게이트 전극들(110) 상에 블로킹 절연층(122)/전하 저장층들(125)/터널링 절연층(130)의 적층 구조를 형성할 수 있다. 전하 저장층들(125)은 블로킹 절연층(122) 상에 하나의 층으로 형성된 후 복수개로 패터닝될 수 있다. Referring to FIG. 12, one or more charge storage layers 125 and an interlayer insulating layer 120 may be formed on the bottom gate electrodes 110. For example, a stacked structure of the blocking insulating layer 122 / the charge storage layers 125 / the tunneling insulating layer 130 may be formed on the bottom gate electrodes 110. The charge storage layers 125 may be formed as a single layer on the blocking insulating layer 122 and then patterned in plurality.

터널링 절연층(130) 및 블로킹 절연층(122)은 서로 구분되지 않고 층간 절연층(120)으로 불리거나 또는 서로 구분되어 불릴 수도 있다. 나아가, 터널링 절연층(130) 및 블로킹 절연층(122)이 전하 저장층들(125)과 같이 패터닝되어 복수개로 분리될 수도 있다.The tunneling insulating layer 130 and the blocking insulating layer 122 may be referred to as the interlayer insulating layer 120 or may be separated from each other without being distinguished from each other. Further, the tunneling insulating layer 130 and the blocking insulating layer 122 may be patterned together with the charge storage layers 125 to be separated into a plurality.

도 13을 참조하면, 층간 절연층(120) 상에 하나 이상의 반도체 채널층들(135)을 형성할 수 있다. 예를 들어, 반도체 채널층들(135)은 반도체 물질을 층으로 증착한 후 패터닝하여 형성할 수 있다. 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다.Referring to FIG. 13, one or more semiconductor channel layers 135 may be formed on the interlayer insulating layer 120. For example, the semiconductor channel layers 135 may be formed by depositing and patterning a semiconductor material as a layer. The semiconductor channel layers 135 may be disposed across the bottom gate electrodes 110.

도 14를 참조하면, 반도체 채널층들(135)의 양측에 하나 이상의 소오스 전극들(140) 및 하나 이상의 드레인 전극들(145)을 형성할 수 있다. 소오스 전극들(140) 및 드레인 전극들(145)은 반도체 채널층들(135)의 양 측면들에 각각 전기적으로 연결되거나 또는 반도체 채널층들(135)의 양측 가장자리들에 각각 전기적으로 연결될 수 있다.Referring to FIG. 14, one or more source electrodes 140 and one or more drain electrodes 145 may be formed on both sides of the semiconductor channel layers 135. The source electrodes 140 and the drain electrodes 145 may be electrically connected to both sides of the semiconductor channel layers 135, or may be electrically connected to both edges of the semiconductor channel layers 135, respectively. .

예를 들어, 소오스 전극들(140) 및 드레인 전극들(145)은 전극 물질을 반도체 채널층들(135) 위에 증착한 후 패터닝하여 형성할 수 있다. 예를 들어, 전극 물질은 IZO(indium zinc oxide), ITO(indium tin oxide), 티타늄/금(Ti/Au), 몰리브덴(Mo), 루쎄늄(Ru), 알루미늄(Al), 백금/티타늄(Pt/Ti), 알루미늄/금(Al/Au), 구리(Cu) 등에서 적절하게 선택될 수 있다.For example, the source electrodes 140 and the drain electrodes 145 may be formed by depositing and patterning an electrode material on the semiconductor channel layers 135. For example, the electrode material may be indium zinc oxide (IZO), indium tin oxide (ITO), titanium / gold (Ti / Au), molybdenum (Mo), ruthenium (Ru), aluminum (Al), platinum / titanium ( Pt / Ti), aluminum / gold (Al / Au), copper (Cu) and the like.

전술한 제조 방법에 따르면, SOI 기판 또는 본딩 기술을 이용하지 않고, 박막 기술을 이용하여 3차원 구조의 비휘발성 메모리 소자(100)를 경제적으로 제조할 수 있다.According to the above-described manufacturing method, it is possible to economically manufacture the three-dimensional nonvolatile memory device 100 using thin film technology, without using an SOI substrate or bonding technology.

한편, 전술한 비휘발성 메모리 소자(100)의 제조 방법은 도 4의 비휘발성 메모리 소자(100a)의 제조 방법에도 적용될 수 있다. 예를 들어, 도 14에서, 반도체 채널층들(135) 사이를 매립하는 분리 절연층(132)을 형성하고, 이어서 분리 절연층(132) 상에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 분리 절연층(132)은 적절한 절연층을 증착한 후 평탄화하여 형성할 수 있다.Meanwhile, the aforementioned method of manufacturing the nonvolatile memory device 100 may be applied to the method of manufacturing the nonvolatile memory device 100a of FIG. 4. For example, in FIG. 14, the isolation insulating layer 132 is formed to fill between the semiconductor channel layers 135, and then the source electrodes 140 and the drain electrodes 145 on the isolation insulating layer 132. ) Can be formed. The isolation insulating layer 132 may be formed by depositing an appropriate insulating layer and then planarizing it.

도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)의 제조 방법을 보여주는 단면도들이다. 비휘발성 메모리 소자(200)의 제조 방법은 도 10 및 도 11의 비휘발성 메모리 소자(100)의 제조 방법을 이용할 수 있고, 두 실시예들에서 중복된 설명은 생략된다.15 to 17 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device 200 according to another embodiment of the present invention. The manufacturing method of the nonvolatile memory device 200 may use the manufacturing method of the nonvolatile memory device 100 of FIGS. 10 and 11, and redundant descriptions are omitted in the two embodiments.

도 15를 참조하면, 바닥 게이트 전극들(110) 상에 블로킹 절연층(222)을 형성하고, 블로킹 절연층(222) 상에 전하 저장층(225)을 형성하고, 전하 저장층(225) 상에 터널링 절연층(230)을 형성할 수 있다.Referring to FIG. 15, the blocking insulating layer 222 is formed on the bottom gate electrodes 110, the charge storage layer 225 is formed on the blocking insulating layer 222, and the charge storage layer 225 is formed on the blocking gate layer 110. The tunneling insulating layer 230 may be formed in the trench.

도 16을 참조하면, 터널링 절연층(230) 상에 반도체 채널층들(135)을 형성할 수 있다. 예를 들어, 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다.Referring to FIG. 16, the semiconductor channel layers 135 may be formed on the tunneling insulating layer 230. For example, the semiconductor channel layers 135 may be disposed across the bottom gate electrodes 110.

도 17을 참조하면, 반도체 채널층들(135)의 양측에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 소오스 전극들(140) 및 드레인 전극들(145)은 반도체 채널층들(135)의 양 측면들에 각각 연결되거나 또는 반도체 채널층들(135)의 양측 가장자리들에 각각 연결될 수 있다.Referring to FIG. 17, source electrodes 140 and drain electrodes 145 may be formed on both sides of the semiconductor channel layers 135. The source electrodes 140 and the drain electrodes 145 may be connected to both sides of the semiconductor channel layers 135, or may be connected to both edges of the semiconductor channel layers 135, respectively.

한편, 전술한 비휘발성 메모리 소자(200)의 제조 방법은 도 9의 비휘발성 메모리 소자(200a)의 제조 방법에도 적용될 수 있다. 예를 들어, 도 17에서, 반도체 채널층들(135) 사이를 매립하는 분리 절연층(232)을 형성하고, 이어서 분리 절연층(232) 상에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 분리 절연층(232)은 적절한 절연층을 증착한 후 평탄화하여 형성할 수 있다.Meanwhile, the method of manufacturing the nonvolatile memory device 200 described above may be applied to the method of manufacturing the nonvolatile memory device 200a of FIG. 9. For example, in FIG. 17, the isolation insulating layer 232 is formed to fill between the semiconductor channel layers 135, and then the source electrodes 140 and the drain electrodes 145 on the isolation insulating layer 232. ) Can be formed. The isolation insulating layer 232 may be formed by depositing a suitable insulating layer and then planarizing it.

도 18은 본 발명의 일 실시예에 따른 스택 모듈(300)을 보여주는 사시도이다.18 is a perspective view showing a stack module 300 according to an embodiment of the present invention.

도 18을 참조하면, 복수의 단위 모듈들(310, 320, 330)이 서로 적층될 수 있다. 단위 모듈들(310, 320, 330)은 도 1 내지 9의 비휘발성 메모리 소자들(100, 100a, 200, 200a) 가운데 어느 하나와 동일한 구조를 가질 수 있다. 따라서, 스택 모듈(300)은 비휘발성 메모리 소자들(100, 100a, 200, 200a)을 3차원 구조로 확장한 것일 수 있다.Referring to FIG. 18, a plurality of unit modules 310, 320, and 330 may be stacked on each other. The unit modules 310, 320, and 330 may have the same structure as any one of the nonvolatile memory devices 100, 100a, 200, and 200a of FIGS. 1 to 9. Therefore, the stack module 300 may extend the nonvolatile memory devices 100, 100a, 200, and 200a into a three-dimensional structure.

전술한 바와 같이, 비휘발성 메모리 소자들(100, 100a, 200, 200a)은 박막 기술을 이용하여 적층이 용이하다. 따라서, 단위 모듈들(310, 320, 330)은 스택 모듈(300)로 용이하게 배치될 수 있다. 스택 모듈(300)은 동일 평면 내에서 복수의 층으로 배치된 단위 모듈들(310, 320, 330)을 포함하기 때문에, 높은 집적도를 가질 수 있다. 특히, 적층되는 단위 모듈들(310, 320, 330)의 수를 늘림으로써 스택 모듈(300)의 집적도를 더 높일 수 있다.As described above, the nonvolatile memory devices 100, 100a, 200, and 200a may be easily stacked using thin film technology. Accordingly, the unit modules 310, 320, and 330 may be easily arranged as the stack module 300. Since the stack module 300 includes unit modules 310, 320, and 330 arranged in a plurality of layers in the same plane, the stack module 300 may have a high degree of integration. In particular, the degree of integration of the stack module 300 may be further increased by increasing the number of stacked unit modules 310, 320, and 330.

이하에서 도 19 내지 도 22를 참조하여 실험예들을 이용하여 본 발명을 더 설명한다. 실험예에서, 바닥 게이트 전극(110)으로 몰리브덴(Mo)이 사용되었고, 전하 저장층(225)으로 전하-트랩 타입의 실리콘 질화물이 이용되었고, 반도체 채널층(135)으로 비정질-GIZO가 이용되었다.Hereinafter, the present invention will be further described using experimental examples with reference to FIGS. 19 to 22. In the experimental example, molybdenum (Mo) was used as the bottom gate electrode 110, charge-trap type silicon nitride was used as the charge storage layer 225, and amorphous-GIZO was used as the semiconductor channel layer 135. .

도 19 및 도 20은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 나타내는 그래프들이다.19 and 20 are graphs illustrating voltage-current characteristics of a nonvolatile memory device according to an exemplary embodiment of the present invention.

도 19를 참조하면, 게이트 전압(Vgs)에 따른 드레인 전류(ID)가 도시된다. 게이트 전압(Vgs)은 바닥 게이트 전극(110)에 인가되고, 드레인 전류(ID)는 드레인 전극들(145)에서 측정된다. 드레인 전압(Vds)은 0.1V, 0.55V 및 1.0V로 순차로 인가되었다. 게이트 전압(Vgs)이 약 -0.5 V보다 커지면 드레인 전류(ID)가 급격하게 증가하였다. 이러한 게이트 전압(Vgs) 및 드레인 전압(Vds)에 따른 드레인 전류(ID)는 통상적인 트랜지스터의 특성과 유사하다.Referring to FIG. 19, the drain current I D according to the gate voltage Vgs is shown. The gate voltage Vgs is applied to the bottom gate electrode 110, and the drain current I D is measured at the drain electrodes 145. The drain voltages Vds were sequentially applied at 0.1V, 0.55V, and 1.0V. When the gate voltage Vgs is greater than about −0.5 V, the drain current ID rapidly increases. The drain current I D according to the gate voltage Vgs and the drain voltage Vds is similar to that of a conventional transistor.

도 20을 참조하면, 드레인 전압(Vds)에 따른 드레인 전류(ID)가 도시된다. 게이트 전압(Vgs)은 2.0V, 3.0V, 4.0V, 5.0V로 순차로 인가되었다. 게이트 전압(Vgs) 및 드레인 전압(Vds)에 따른 드레인 전류(ID)는 통상적인 트랜지스터의 특성과 유사하다.Referring to FIG. 20, the drain current I D according to the drain voltage Vds is shown. The gate voltages Vgs were sequentially applied at 2.0V, 3.0V, 4.0V, and 5.0V. The drain current I D according to the gate voltage Vgs and the drain voltage Vds is similar to that of a conventional transistor.

도 21은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 프로그램/소거 특성을 보여주는 그래프이다.21 is a graph illustrating program / erase characteristics of a nonvolatile memory device according to an experimental example of the present invention.

도 21을 참조하면, 드레인 전압(Vds)이 1.1V인 경우, 프로그램/소거 시간에 따른 문턱 전압의 변화가 도시된다. 프로그램 전압은 20V이고, 소거 전압은 -20V로 유지되었다. 프로그램 유지 시간이 지남에 따라서 문턱전압이 점차 상승하는 것을 알 수 있다. 예를 들어, 프로그램 시간이 약 10초인 경우 문턱전압은 약 2.5V 만큼 상승하였다. 따라서, 비휘발성 메모리 소자를 이용하여 프로그램 동작이 가능하다는 것을 알 수 있다.Referring to FIG. 21, when the drain voltage Vds is 1.1V, a change in the threshold voltage according to the program / erase time is shown. The program voltage was 20V and the erase voltage was kept at -20V. It can be seen that the threshold voltage gradually increases as the program holding time elapses. For example, when the program time is about 10 seconds, the threshold voltage is increased by about 2.5V. Therefore, it can be seen that the program operation can be performed using the nonvolatile memory device.

소거 유지 시간이 지남에 따라서, 문턱전압은 10초까지는 천천히 감소하다가 10초 이후에는 급격하게 감소하였다. 소거 유지 시간이 약 100초인 경우, 문턱전압은 약 -2.0V 감소하였다. 따라서, 비휘발성 메모리 소자를 이용하여 소거 동작이 가능하다는 것을 알 수 있다.As the erase holding time elapses, the threshold voltage slowly decreases until 10 seconds and then rapidly decreases after 10 seconds. When the erase holding time was about 100 seconds, the threshold voltage decreased by about -2.0V. Thus, it can be seen that an erase operation is possible using a nonvolatile memory device.

도 22는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이다.22 is a graph illustrating retention characteristics of a nonvolatile memory device according to an exemplary embodiment of the present invention.

도 22를 참조하면, 드레인 전압(Vds)이 1.1V인 경우 리텐션 시간에 따른 문턱 전압의 변화가 도시된다. 프로그램 후 리텐션 시간이 지남에 따라서 문턱전압이 천천히 감소하고, 소거 후 리텐션 시간이 지남에 따라서 문턱전압이 천천히 증가한 것을 알 수 있다. 약 리텐션 시간이 104초 지난 경우, 프로그램 및 소거 동작에 대한 윈도우는 약 1V 내외 인 것을 알 수 있다.Referring to FIG. 22, when the drain voltage Vds is 1.1V, a change in the threshold voltage according to the retention time is illustrated. It can be seen that the threshold voltage slowly decreases as the retention time after the program is increased, and the threshold voltage slowly increases as the retention time after the erase is over. If the retention time is about 10 4 seconds, it can be seen that the window for the program and erase operations is about 1V.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes are possible in the technical spirit of the present invention by combining the above embodiments by those skilled in the art. It is obvious.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;1 is a schematic perspective view showing a nonvolatile memory device according to an embodiment of the present invention;

도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;FIG. 2 is a cross-sectional view taken along line II-II 'of the nonvolatile memory device of FIG. 1; FIG.

도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;3 is a cross-sectional view taken along line III-III 'of the nonvolatile memory device of FIG. 1;

도 4는 도 2의 비휘발성 메모리 소자의 변형된 예를 보여주는 단면도이고;4 is a cross-sectional view illustrating a modified example of the nonvolatile memory device of FIG. 2;

도 5는 도 1의 비휘발성 메모리 소자의 등가 회로도이고;5 is an equivalent circuit diagram of the nonvolatile memory device of FIG. 1;

도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;6 is a schematic perspective view showing a nonvolatile memory device according to another embodiment of the present invention;

도 7은 도 6의 비휘발성 메모리 소자의 VII-VII'선에서 절취한 단면도이고;FIG. 7 is a cross-sectional view taken along line VII-VII ′ of the nonvolatile memory device of FIG. 6; FIG.

도 8은 도 6의 비휘발성 메모리 소자의 VIII-VIII'선에서 절취한 단면도이고;FIG. 8 is a cross-sectional view taken along the line VIII-VIII ′ of the nonvolatile memory device of FIG. 6;

도 9는 도 7의 비휘발성 메모리 소자의 변형된 예를 보여주는 단면도이고;9 is a cross-sectional view illustrating a modified example of the nonvolatile memory device of FIG. 7;

도 10 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;10 to 14 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention;

도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;15 to 17 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to another embodiment of the present invention;

도 18은 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 사시도이고;18 is a perspective view showing a stack module according to an embodiment of the present invention;

도 19 및 도 20은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 나타내는 그래프들이고;19 and 20 are graphs showing voltage-current characteristics of a nonvolatile memory device according to an experimental example of the present invention;

도 21은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 프로그램/소거 특성을 보여주는 그래프이고; 그리고21 is a graph showing program / erase characteristics of a nonvolatile memory device according to an experimental example of the present invention; And

도 22는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이다.22 is a graph illustrating retention characteristics of a nonvolatile memory device according to an exemplary embodiment of the present invention.

Claims (31)

기판 상의 하나 이상의 바닥 게이트 전극;One or more bottom gate electrodes on the substrate; 상기 하나 이상의 바닥 게이트 전극 상의 하나 이상의 전하 저장층; 및At least one charge storage layer on the at least one bottom gate electrode; And 상기 하나 이상의 전하 저장층 상의 하나 이상의 반도체 채널층을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.And at least one semiconductor channel layer on said at least one charge storage layer. 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층의 양측에 전기적으로 각각 연결된 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, further comprising at least one source electrode and at least one drain electrode, each electrically connected to both sides of the at least one semiconductor channel layer. 제 2 항에 있어서, 상기 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극은 상기 하나 이상의 반도체 채널층의 양 단부로부터 상부로 각각 신장된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.3. The non-volatile memory device of claim 2, wherein the at least one source electrode and the at least one drain electrode are respectively extended upward from both ends of the at least one semiconductor channel layer. 제 2 항에 있어서, 상기 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극은 상기 하나 이상의 반도체 채널층 상에 이격 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.The nonvolatile memory device of claim 2, wherein the at least one source electrode and the at least one drain electrode are spaced apart from each other on the at least one semiconductor channel layer. 제 1 항에 있어서,The method of claim 1, 상기 하나 이상의 반도체 채널층 및 상기 하나 이상의 전하 저장층 사이의 하나 이상의 터널링 절연층을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.And at least one tunneling insulating layer between the at least one semiconductor channel layer and the at least one charge storage layer. 제 1 항에 있어서, 상기 하나 이상의 전하 저장층 및 상기 하나 이상의 바닥 게이트 전극 사이의 하나 이상의 블로킹 절연층을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.2. The nonvolatile memory device of claim 1, further comprising at least one blocking insulating layer between the at least one charge storage layer and the at least one bottom gate electrode. 제 1 항에 있어서, 상기 하나 이상의 전하 저장층은 플로팅 게이트 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein the at least one charge storage layer is a floating gate type. 제 7 항에 있어서, 상기 하나 이상의 전하 저장층은 폴리-실리콘 또는 금속을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.8. The non-volatile memory device of claim 7, wherein the at least one charge storage layer comprises poly-silicon or a metal. 제 1 항에 있어서, 상기 하나 이상의 전하 저장층은 전하-트랩 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein the at least one charge storage layer is a charge-trap type. 제 9 항에 있어서, 상기 하나 이상의 전하 저장층은 실리콘 질화물, 나노크리스탈들 또는 양자 도트들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.10. The nonvolatile memory device of claim 9, wherein the at least one charge storage layer comprises silicon nitride, nanocrystals or quantum dots. 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층은 반도체 산화물을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.2. The nonvolatile memory device of claim 1, wherein the at least one semiconductor channel layer comprises a semiconductor oxide. 제 11 항에 있어서, 산기 반도체 산화물은 아연 산화물, 주석 산화물, 인듐-주석 산화물, 인듐-아연 산화물, 구리 산화물, 니켈 산화물, 티타늄 산화물, (알루미늄, 갈륨, 인듐)-도핑된 아연 산화물, (질소, 인, 비소)-도핑된 아연 산화물 또는 비정질-GIZO를 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.12. The oxide based semiconductor oxide of claim 11 is a zinc oxide, tin oxide, indium-tin oxide, indium zinc oxide, copper oxide, nickel oxide, titanium oxide, (aluminum, gallium, indium) -doped zinc oxide, (nitrogen) , Phosphorous, arsenic) -doped zinc oxide or amorphous-GIZO. 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층은 비정질-실리콘, 폴리-실리콘, 에피택셜 실리콘, 게르마늄 또는 폴리머를 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.2. The inverted nonvolatile memory device of claim 1, wherein the at least one semiconductor channel layer comprises amorphous silicon, polysilicon, epitaxial silicon, germanium or a polymer. 제 1 항에 있어서, The method of claim 1, 상기 하나 이상의 바닥 게이트 전극은 상기 기판 상에 서로 이격 배치된 복수의 바닥 게이트 전극들을 포함하고,The at least one bottom gate electrode includes a plurality of bottom gate electrodes spaced apart from each other on the substrate, 상기 하나 이상의 반도체 채널층은 상기 복수의 바닥 게이트 전극들 상에 각각 배치된 복수의 반도체 채널층들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.And the at least one semiconductor channel layer comprises a plurality of semiconductor channel layers disposed on the plurality of bottom gate electrodes, respectively. 제 14 항에 있어서, 상기 복수의 반도체 채널층들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.15. The nonvolatile memory device of claim 14, wherein the plurality of semiconductor channel layers are disposed across the plurality of bottom gate electrodes. 제 14 항에 있어서, 상기 하나 이상의 전하 저장층은 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 각각 개재된 복수의 전하 저장층들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.15. The nonvolatile structure of claim 14, wherein the at least one charge storage layer comprises a plurality of charge storage layers interposed between the plurality of bottom gate electrodes and the plurality of semiconductor channel layers, respectively. Memory elements. 제 14 항에 있어서, 상기 복수의 전하 저장층들은 플로팅 게이트 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.15. The nonvolatile memory device of claim 14, wherein the plurality of charge storage layers are of a floating gate type. 제 14 항에 있어서, 상기 하나 이상의 전하 저장층은 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 개재된 하나의 전하 저장층을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.15. The non-volatile memory of claim 14, wherein the one or more charge storage layers comprise one charge storage layer interposed between the plurality of bottom gate electrodes and the plurality of semiconductor channel layers. device. 제 18 항에 있어서, 상기 하나의 전하 저장층은 전하-트랩 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.19. The non-volatile memory device of claim 18, wherein the one charge storage layer is a charge-trap type. 제 14 항에 있어서, 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결된 복수의 소오스 전극들 및 복수의 드레인 전극들을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.15. The nonvolatile memory device of claim 14, further comprising a plurality of source electrodes and a plurality of drain electrodes electrically connected to both sides of the plurality of semiconductor channel layers. 제 20 항에 있어서, 상기 복수의 소오스 전극들 및 복수의 드레인 전극들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.21. The nonvolatile memory device of claim 20, wherein the plurality of source electrodes and the plurality of drain electrodes are disposed across the plurality of bottom gate electrodes. 제 1 항 내지 제 21 항의 비휘발성 메모리 소자가 복수개 적층된 것을 특징으로 하는 스택 모듈.The stack module of claim 1, wherein a plurality of nonvolatile memory devices are stacked. 기판 상에 하나 이상의 바닥 게이트 전극을 형성하는 단계; Forming at least one bottom gate electrode on the substrate; 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 전하 저장층을 형성하는 단계; 및Forming at least one charge storage layer on said at least one bottom gate electrode; And 상기 하나 이상의 전하 저장층 상에 하나 이상의 반도체 채널층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.Forming at least one semiconductor channel layer on the at least one charge storage layer. 제 23 항에 있어서, 상기 하나 이상의 반도체 채널층을 형성하는 단계 후,24. The method of claim 23, after forming the at least one semiconductor channel layer: 상기 하나 이상의 전하 저장층의 양측에 전기적으로 각각 연결되게 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.And forming at least one source electrode and at least one drain electrode electrically connected to both sides of the at least one charge storage layer, respectively. 제 23 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하기 전에, 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.24. The method of claim 23, further comprising forming one or more blocking insulating layers on the one or more bottom gate electrodes prior to forming the one or more charge storage layers. 제 23 항에 있어서, 상기 하나 이상의 반도체 채널층을 형성하기 전에, 상기 하나 이상의 전하 저장층 상에 하나 이상의 터널링 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.24. The method of claim 23, further comprising forming at least one tunneling insulating layer on the at least one charge storage layer prior to forming the at least one semiconductor channel layer. 제 23 항에 있어서, 상기 하나 이상의 바닥 게이트 전극을 형성하는 단계는 상기 기판 상에 서로 이격되게 복수의 바닥 게이트 전극들을 형성하여 수행하고,The method of claim 23, wherein the forming of the one or more bottom gate electrodes is performed by forming a plurality of bottom gate electrodes spaced apart from each other on the substrate, 상기 하나 이상의 반도체 채널층을 형성하는 단계는 상기 하나 이상의 전하 저장층 상에 복수의 반도체 채널층들을 형성하여 수행하는 것을 포함하는 특징으로 하는 비휘발성 메모리 소자의 제조 방법.And forming the at least one semiconductor channel layer by forming a plurality of semiconductor channel layers on the at least one charge storage layer. 제 27 항에 있어서, 상기 복수의 반도체 채널층들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.28. The method of claim 27, wherein the plurality of semiconductor channel layers are formed to be disposed across the plurality of bottom gate electrodes. 제 27 항에 있어서, 상기 복수의 반도체 채널층들을 형성한 후, 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결되도록 복수의 소오스 전극들 및 복수의 드레인 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.28. The method of claim 27, further comprising: after forming the plurality of semiconductor channel layers, forming a plurality of source electrodes and a plurality of drain electrodes to be electrically connected to both sides of the plurality of semiconductor channel layers, respectively. A method of manufacturing a nonvolatile memory device characterized by the above-mentioned. 제 27 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하는 단계는 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 각각 개재되도록 복수의 전하 저장층들을 형성하여 수행하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.28. The method of claim 27, wherein the forming of the at least one charge storage layer is performed by forming a plurality of charge storage layers so as to be interposed between the plurality of bottom gate electrodes and the plurality of semiconductor channel layers, respectively. A nonvolatile memory device having an inverted structure. 제 27 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하는 단계는 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 개재되도록 하나의 전하 저장층을 형성하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.28. The method of claim 27, wherein the forming of the one or more charge storage layers is performed by forming one charge storage layer so as to be interposed between the plurality of bottom gate electrodes and the plurality of semiconductor channel layers. Method of manufacturing a nonvolatile memory device.
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