KR20090021974A - Non-volatile memory device and the method for manufacturing the same - Google Patents

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Abstract

A non-volatile memory device and a manufacturing method thereof are provided to suppress a short channel effect and to improve producing efficiency by forming a charge trap layer in a step type. A source region(552) and a drain region(554) are formed on a semiconductor substrate(500). A channel region is positioned between the source region and the drain region. A memory layer in which a tunnel insulating layer(510), a charge trap layer(520) and a blocking insulating layer(530) are successively formed is formed in the upper part of the channel region. A gate electrode layer(540) is formed in the upper part of the blocking insulating layer. The insulating layer spacer is formed around the memory device. The tunnel insulating layer is formed to be stepped and the charge trap layer formed in the tunnel insulating layer is stepped.

Description

비휘발성 메모리 소자 및 이를 제조하는 방법{Non-volatile memory device and the method for manufacturing the same}Non-volatile memory device and method for manufacturing the same

본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 비휘발성 메모리 소자 및 이를 제조하는 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same.

일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구별될 수 있다. 휘발성 메모리 장치는 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이다. 이에 반해, 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다.In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, a nonvolatile memory device is a memory device that retains stored data even when power is cut off.

플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류 에 따라 부유 게이트형(floating gate type) 플래시 메모리 장치와 부유 트랩형(floating trap type) 플래시 메모리 장치로 구분된다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased, and can be programmed and erased. It is a highly integrated device developed by combining the advantages of Read Only Memory. Flash memory devices are classified into floating gate type flash memory devices and floating trap type flash memory devices according to types of data storage layers constituting a unit cell.

부유 게이트형 플래시 메모리 장치가 폴리 실리콘층에 전하를 저장하는 것과는 달리, 전하 트랩형 플래시 메모리 장치는 비도전성 전하 포획층 내에 형성되는 트랩에 전하를 저장한다. 전하 트랩형 메모리 장치의 메모리 셀은 실리콘 기판 상에 차례로 형성된 터널 절연막(510), 전하 포획층인 실리콘 질화막, 블로킹 절연막 및 도전막으로 구성된 게이트의 적층 구조를 갖는다. Unlike a floating gate type flash memory device storing charge in a polysilicon layer, a charge trapping flash memory device stores charge in a trap formed in a non-conductive charge trapping layer. The memory cell of the charge trapping memory device has a stacked structure of a gate insulating film 510 sequentially formed on a silicon substrate, a silicon nitride film as a charge trapping layer, a blocking insulating film, and a conductive film.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치(10)의 단면도이다. 도 1을 참조하면, 메모리 장치(10)의 메모리 셀은 기판(11)에 형성된 소오스/드레인(17) 영역 사이의 채널 영역(18) 상에 산화막(12), 질화막(13), 및 산화막(14)으로 이루어진 ONO막(15) 및 폴리 실리콘(16)이 차례로 적층된 구조이다. 이 메모리 셀은 ONO막(15)의 질화막(13)에 트랩된 전하의 유무에 따라 논리 '0' 또는 논리 '1' 중 어느 한 상태를 나타내는 단일 비트(single bit) 구조이다. 따라서 메모리 장치의 크기를 증가시키지 않으면서도 둘 이상의 상태를 나타낼 수 있어 정보저장 능력이 증가된 메모리 장치가 요구된다. 1 is a cross-sectional view of a nonvolatile memory device 10 having a silicon oxide nitride (SONOS) structure according to the prior art. Referring to FIG. 1, a memory cell of the memory device 10 includes an oxide film 12, a nitride film 13, and an oxide film on a channel region 18 between regions of source / drain 17 formed in a substrate 11. The ONO film 15 made of 14) and the polysilicon 16 are stacked in this order. This memory cell has a single bit structure showing either a logic '0' or a logic '1' state depending on the presence or absence of charge trapped in the nitride film 13 of the ONO film 15. Accordingly, there is a need for a memory device having an increased information storage capability because the memory device can represent two or more states without increasing the size of the memory device.

최근, 나노 기술의 발전에 따라 나노크리스탈(Nano-Crystal)을 이용한 비휘발성 메모리 장치가 연구되고 있다.Recently, with the development of nanotechnology, nonvolatile memory devices using nanocrystals have been studied.

도 2 및 도 3은 종래 기술에 따른 나노크리스탈을 이용한 비휘발성 메모리 장치(20,30)의 단면도들이다.2 and 3 are cross-sectional views of nonvolatile memory devices 20 and 30 using nanocrystals according to the related art.

먼저, 도 2를 참조하면, 기판(21)에 형성된 소오스/드레인 영역(27) 사이에 채널 영역(28)이 배치된다. 메모리 셀은 채널영역(28) 상에 형성된 메모리층(25)과 게이트 전극(26)을 포함한다. 메모리층(25)은 차례로 적층된 터널 절연막(22), 전하 포획층(23), 및 블로킹 절연막(24)을 포함한다. 전하 포획층(23)은 수 내지 수십 nm 크기의 클러스터(cluster) 또는 점(dot)의 형태로 된 일명 나노크리스탈들(23NC)을 포함한다. 나노크리스탈(23NC) 안으로 주입되는 전하가 나노크리스탈 사이에서 쉽게 이동하지 못하기 때문에, 나노 크리스탈을 이용한 메모리 장치는 종래의 소노스 구조의 메모리 장치와 비교하여 전하의 측방(lateral) 확산이 억제되고, 멀티 비트(multi bit) 구조의 메모리 장치를 구현하는데 유리하다. First, referring to FIG. 2, a channel region 28 is disposed between the source / drain regions 27 formed in the substrate 21. The memory cell includes a memory layer 25 and a gate electrode 26 formed on the channel region 28. The memory layer 25 includes a tunnel insulating film 22, a charge trapping layer 23, and a blocking insulating film 24 that are sequentially stacked. The charge trapping layer 23 includes so-called nanocrystals 23NC in the form of clusters or dots of several to several tens of nm in size. Since the charge injected into the nanocrystal 23NC is not easily moved between the nanocrystals, the memory device using the nanocrystal is suppressed in the lateral diffusion of the charge as compared to the memory device of the conventional Sonos structure, It is advantageous to implement a multi-bit memory device.

그러나, 종래의 나노 크리스탈을 이용한 비휘발성 메모리 장치를 멀티 비트(예를 들어, 1셀-2비트)의 비휘발성 메모리 장치로 구현하고자 할 때 그 크기를 스케일 다운하는 데에 한계가 있다. 다시 말하면, 나노 크리스탈을 이용한 메모리 장치를 멀티 비트 구조의 메모리 장치로 사용하기 위해서는 소오스/드레인 영역(27)에 가까운 전하 포획층에 국부적으로 전하가 주입되어야 한다. 그런데, 단채널(short channel)의 메모리 장치인 경우, 전하 주입시에 중첩 현상이 일어날 뿐만 아니라, 주입된 전하의 측방(lateral) 확산이 일어나면서 디스터브(disturb) 현상이 일어날 수 있다. 이로 인하여 1셀-2비트로의 동작이 이루어지지 않을 수 있다. 이를 해결하기 위해서는 메모리 장치의 채널 길이를 어느 이상으로 유지해야 하는데, 이는 메모리 장치의 고집적화에 역행한다. 이러한 문제점을 해결하기 위해 메모리층을 두 개로 분리하는 구조가 제안되었다.However, when a conventional non-crystal memory device using nanocrystals is to be implemented as a multi-bit (for example, 1 cell-2 bit) nonvolatile memory device, there is a limit to scaling down the size. In other words, in order to use a memory device using a nanocrystal as a memory device having a multi-bit structure, charge must be locally injected into a charge trapping layer near the source / drain region 27. However, in the case of a short channel memory device, not only an overlap phenomenon may occur during charge injection, but also a lateral diffusion of the injected charge may occur and a disturb phenomenon may occur. As a result, the operation of 1 cell-2 bits may not be performed. In order to solve this problem, the channel length of the memory device must be maintained at a certain level, which is contrary to the high integration of the memory device. To solve this problem, a structure for separating the memory layer into two has been proposed.

도 3을 참조하면, 기판(31)에 형성된 소오스/드레인 영역(37) 사이의 채널 영역(38) 상에 절연막(35C)을 개재하여 좌우로 분리된 두 개의 메모리층(35L,35R)이 배치된다. 두 메모리층(35L,35R)은 각각 차례로 적층된 터널 절연막(32L,32R), 전하 포획층(33L,33R), 및 블로킹 절연막(34L,34R)을 포함한다. 두 메모리층(35L,35R)과 절연막(35C) 상에 게이트 전극(36)이 위치한다. 이러한 구조는 메모리 장치를 어느 정도 스케일 다운시킬 수 있다. 그러나, 스케일 다운되면서 전하 포획층(33L,33R)에 포함되는 나노크리스탈(33NC)들의 수에 따라, 문턱 전압 변동(threshold voltage shift)의 차이가 크게 나타나 장치의 신뢰성이 저하되는 문제가 있다.Referring to FIG. 3, two memory layers 35L and 35R are disposed on the channel region 38 between the source / drain regions 37 formed on the substrate 31 and separated from the left and right through the insulating layer 35C. do. The two memory layers 35L and 35R each include a tunnel insulating film 32L and 32R, a charge trapping layer 33L and 33R, and a blocking insulating film 34L and 34R which are sequentially stacked. The gate electrode 36 is positioned on the two memory layers 35L and 35R and the insulating layer 35C. This structure can scale down the memory device to some extent. However, according to the number of nanocrystals 33NC included in the charge trap layers 33L and 33R while being scaled down, the difference in threshold voltage shift is large, resulting in a problem that the reliability of the device is degraded.

본 발명이 해결하고자 하는 기술적 과제는 복잡한 제조 공정을 추가하지 않고, 저전압, 초소형, 초고집적, 고성능, 고신뢰성의 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a low voltage, ultra small, ultra-high integration, high performance, high reliability non-volatile memory device and a manufacturing method thereof without adding a complicated manufacturing process.

상술한 과제를 이루기 위한 본 발명의 비휘발성 메모리 소자는, 반도체 기판상에 계단식으로 형성된 터널 절연막, 상기 터널 절연막상에 단차지도록 형성된 전하 포획층, 및A nonvolatile memory device of the present invention for achieving the above object is a tunnel insulating film formed stepwise on a semiconductor substrate, a charge trapping layer formed to be stepped on the tunnel insulating film, and

상기 전하 포획층상에 형성된 차단 절연막을 포함하는 메모리층; 및 상기 차단 절연막상에 형성된 게이트 전극층을 포함한다.A memory layer including a blocking insulating layer formed on the charge trapping layer; And a gate electrode layer formed on the blocking insulating layer.

또한, 상술한 전하 포획층은 3단으로 단차지도록 형성되는 것이 바람직하다.In addition, the above-mentioned charge trapping layer is preferably formed to be stepped in three stages.

또한, 상술한 본 발명의 메모리 소자는, 상기 전하 포획층에 전하가 주입되지 않은 상태에서는 제 1 레벨을 나타내고, 상기 전하 포획층의 하단에만 전하가 주입된 경우에는 제 2 레벨을 나타나며, 상기 전하 포획층의 하단과 중간단에만 전하가 주입된 경우에는 제 3 레벨을 나타내고, 상기 전하 포획층의 상단, 중간단, 및 하단에 모두 전하가 주입된 경우에는 제 4 레벨을 나타냄으로써, 멀티 비트로 프로그램 가능하다.In addition, the above-described memory device of the present invention shows a first level when no charge is injected into the charge trapping layer, and a second level when charge is injected only to a lower end of the charge trapping layer. When charge is injected only to the lower and middle ends of the capture layer, the third level is displayed, and when charge is injected to all of the upper, middle and lower ends of the charge trapping layer, the fourth level is represented. It is possible.

또한, 상술한 전하 포획층은 좌우가 대칭되도록 형성될 수 있다.In addition, the above-described charge trapping layer may be formed to be symmetrical left and right.

또한, 상술한 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴 리 실리콘 물질 중 어느 하나로 형성될 수 있다.In addition, the above-mentioned charge trapping layer may be formed of any one of a nitride film, a material having a high dielectric constant, and an amorphous polysilicon material.

또한, 상술한 전하 포획층은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다.In addition, the above-mentioned charge trapping layer may be formed of one metal selected from the group consisting of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium and iridium, or a mixture thereof or an alloy thereof.

또한, 상술한 전하 포획층은, 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성될 수 있다.In addition, the charge trapping layer described above may be formed of one semiconductor material selected from the group consisting of silicon, germanium, a mixture of silicon and germanium, a group III-V compound or a group II-VI compound.

또한, 상술한 전하 포획층은 4 내지 100 nm 의 두께로 형성될 수 있다.In addition, the charge trapping layer described above may be formed to a thickness of 4 to 100 nm.

한편, 상술한 과제를 이루기 위한 본 발명의 비휘발성 메모리 소자 제조 방법은, (a) 반도체 기판상에 계단식으로 터널 절연막을 형성하는 단계; (b) 상기 터널 절연막상에 단차지도록 전하 포획층을 형성하는 단계; (c) 상기 전하 포획층상에 차단 절연막을 형성하는 단계; (d) 상기 차단 절연막상에 게이트 전극층을 형성하는 단계; 및 (e) 상기 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.On the other hand, the nonvolatile memory device manufacturing method of the present invention for achieving the above object, (a) step of forming a tunnel insulating film on a semiconductor substrate; (b) forming a charge trapping layer on the tunnel insulating film so as to be stepped off; (c) forming a blocking insulating film on the charge trapping layer; (d) forming a gate electrode layer on the blocking insulating film; And (e) forming a source region and a drain region in the semiconductor substrate.

또한, 상술한 (b) 단계는, 상기 전하 포획층을 3단으로 단차지도록 형성할 수 있다.In addition, in the step (b) described above, the charge trapping layer may be formed in three steps.

또한, 상술한 (a) 단계는, (a1) 상기 반도체 기판에 제 1 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 상기 반도체 기판상에 증착한 후 상기 제 1 패턴을 제거하는 단계; (a2) 상기 터널 절연막을 형성하기 위한 물질을 증착하여 상기 터널 절연막의 하단 및 중간단을 형성하는 단계; 및 (a3) 상기 터널 절 연막의 하단과 상기 터널 절연막의 중간단 일부 위에 제 2 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 증착하여 터널 절연막의 상단을 형성하고 상기 제 2 패턴을 제거하는 단계를 포함할 수 있다.In addition, the above-mentioned step (a) may include: (a1) forming a first pattern on the semiconductor substrate and depositing a material for forming the tunnel insulating layer on the semiconductor substrate and then removing the first pattern; (a2) depositing a material for forming the tunnel insulating film to form lower and middle ends of the tunnel insulating film; And (a3) forming a second pattern on a lower end of the tunnel insulation layer and a portion of an intermediate end of the tunnel insulation layer, and depositing a material for forming the tunnel insulation layer to form an upper end of the tunnel insulation layer and removing the second pattern. It may include a step.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 좌우가 대칭되도록 형성될 수 있다.In addition, in the above step (b), the charge trap layer may be formed to be symmetrical left and right.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다.In addition, in the above step (b), the charge trap layer may be formed of any one of a nitride film, a material having a high dielectric constant, and an amorphous polysilicon material.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다.Further, in the above step (b), the charge trapping layer is formed of one metal selected from the group consisting of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium and iridium, or a mixture thereof or an alloy thereof. Can be.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성될 수 있다.Further, in the above step (b), the charge trapping layer is formed of one semiconductor material selected from the group consisting of silicon, germanium, a mixture of silicon and germanium, a group III-V compound or a group II-VI compound. Can be.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 4 내지 100 nm 의 두께로 형성될 수 있다In addition, in the above step (b), the charge trap layer may be formed to a thickness of 4 to 100 nm.

본 발명의 비휘발성 메모리 소자는, 하나의 메모리 셀내에서 멀티 레벨 프로그래밍을 구현하기 위해서, 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 멀티 레벨의 동작을 구현함에 있어서 용이하게 각 레벨의 문턱 전압의 분포를 분리하여 멀티 레벨 동작을 구현할 수 있는 효과가 있다.In the nonvolatile memory device of the present invention, in order to implement multi-level programming in one memory cell, the charge trapping layers that accumulate charge at each level are formed to be stepped with each other, thereby making it easy to implement multi-level operation. There is an effect that can implement a multi-level operation by separating the distribution of the threshold voltage of the level.

또한, 본 발명은 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 단채널 효과를 억제하면서도 그 제조 공정이 종래의 멀티 레벨을 구현하는 비휘발성 메모리 소자 제조 공정보다 단순하여 제조 효율을 향상시키는 효과가 있다. In addition, the present invention forms a charge trapping layer that accumulates charge at each level so as to step apart from each other, so that the manufacturing process is simpler than the conventional non-volatile memory device manufacturing process that realizes multi-level while suppressing the short channel effect. Has the effect of improving.

이하에서는 도 4 내지 도 6c 를 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조, 그 제조 방법, 및 동작을 설명한다.Hereinafter, a structure, a manufacturing method, and an operation of a nonvolatile memory device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4 to 6C.

도 4 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다. 도 4를 참조하면, 본 발명의 비휘발성 메모리 소자는 반도체 기판(500)상에 소오스 영역(552) 및 드레인 영역(554)이 형성되고, 채널 영역은 소오스 영역(552)과 드레인 영역(554) 사이에 위치한다.4 is a diagram illustrating a structure of a nonvolatile memory device according to a preferred embodiment of the present invention. Referring to FIG. 4, in the nonvolatile memory device of the present invention, a source region 552 and a drain region 554 are formed on a semiconductor substrate 500, and the channel region is a source region 552 and a drain region 554. Located in between.

채널영역의 상부에는 터널 절연막(510), 전하 포획층(520) 및 차단 절연막(530)이 순차적으로 형성된 메모리층이 형성되어 있고, 차단 절연막(530)의 상부에는 게이트 전극층(540)이 형성되며, 메모리 소자 주변에는 절연막 스페이서(560)가 형성되어 있다. A memory layer in which the tunnel insulating layer 510, the charge trapping layer 520, and the blocking insulating layer 530 are sequentially formed is formed on the channel region, and the gate electrode layer 540 is formed on the blocking insulating layer 530. The insulating film spacer 560 is formed around the memory device.

터널 절연막(510)은 계단식으로 단차지도록 형성되고, 따라서, 터널 절연막(510)상에 형성된 전하 포획층(520) 역시 단차지도록 형성된다. The tunnel insulating film 510 is formed to be stepped stepwise, and therefore, the charge trapping layer 520 formed on the tunnel insulating film 510 is also formed to be stepped.

구체적으로, 본 발명의 바람직한 실시예에 따르면, 터널 절연막(510)은 하단(510-1), 중간단(510-2) 및 상단(510-3)이 순차적으로 단차지도록 계단형으로 적층되어 형성된다. Specifically, according to the preferred embodiment of the present invention, the tunnel insulating film 510 is formed by being stacked in a stepped manner so that the lower end 510-1, the middle end 510-2, and the upper end 510-3 are sequentially stepped. do.

또한, 전하 포획층의 하단(520-1), 중간단(520-2) 및 상단(520-3)이 각각 터널 절연막(510)의 하단(510-1), 중간단(510-2), 및 상단(510-3) 상에 단차지도록 형성된다.In addition, the lower end 520-1, the middle end 520-2, and the upper end 520-3 of the charge trapping layer are respectively the lower end 510-1, the middle end 510-2, And formed on the upper end 510-3.

또한, 본 발명의 바람직한 실시예에 따르면, 터널 절연막(510)과 전하 포획층(520)은 각각 3단으로 좌우 대칭되도록 형성되어, 결과적으로 이중 우물 구조를 갖도록 형성되는 것이 바람직하다.In addition, according to the preferred embodiment of the present invention, the tunnel insulating film 510 and the charge trapping layer 520 are each formed to be symmetrical in three stages, and as a result, it is preferable to have a double well structure.

이하에서는, 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자의 제조 공정을 설명하는 도 5a 내지 도 5l를 참조하여, 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자를 제조하는 방법을 설명한다.Hereinafter, a method of manufacturing a nonvolatile memory device according to a preferred embodiment of the present invention will be described with reference to FIGS. 5A to 5L, which illustrate a manufacturing process of a nonvolatile memory device according to a preferred embodiment of the present invention.

본 발명의 비휘발성 메모리 소자를 제조하기 위해서, 반도체 기판(500)위에 채널 영역이 형성될 위치의 중앙에 일정 길이의 제 1 마스크 패턴(702)을 형성하고(도 5a 참조), 터널 절연막(510)을 형성하기 위한 물질을 제 1 마스크 패턴(702)이 형성되지 않은 반도체 기판(500)의 영역에 1 nm 내지 10 nm의 두께로 형성한 후(도 5b 의 512 참조), 제 1 마스크 패턴(702)을 제거한다(도 5c 참조).In order to manufacture the nonvolatile memory device of the present invention, a first mask pattern 702 having a predetermined length is formed in the center of the position where the channel region is to be formed on the semiconductor substrate 500 (see FIG. 5A), and the tunnel insulating film 510 is formed. ) Is formed to a thickness of 1 nm to 10 nm in the region of the semiconductor substrate 500 where the first mask pattern 702 is not formed (see 512 of FIG. 5B), and then the first mask pattern ( 702) is removed (see FIG. 5C).

이 때, 반도체 기판(500)에 형성되는 터널 절연막(510) 물질 층(512)의 두께는 터널 절연막의 하단(510-1)과 터널 절연막의 중간단(510-2)의 단차를 결정하게 되고, 따라서, 이러한 단차는 후술하는 바와 같이, 본 발명의 비휘발성 메모리 소자의 제 2 레벨과 제 3 레벨로 프로그램하기 위해서 인가하는 각 전압의 전압차를 결정하게 된다. 따라서, 도 5b에서 반도체 기판(500)에 형성되는 터널 절연막 물질 층(512)의 두께는 제 2 레벨과 제 3 레벨의 프로그램 전압차를 고려하여 결정되며, 본 발명의 바람직한 실시예에서는, 후술하는 터널 절연막의 하단(510-1)의 두께와 동일한 것이 바람직하다.In this case, the thickness of the tunnel insulation layer 510 material layer 512 formed on the semiconductor substrate 500 determines the step difference between the lower end 510-1 of the tunnel insulation layer and the intermediate end 510-2 of the tunnel insulation layer. Therefore, this step determines the voltage difference between the voltages applied to program the second level and the third level of the nonvolatile memory device of the present invention as described below. Accordingly, the thickness of the tunnel insulation material layer 512 formed on the semiconductor substrate 500 in FIG. 5B is determined in consideration of the program voltage difference between the second level and the third level, and in the preferred embodiment of the present invention, which will be described later. It is preferably the same as the thickness of the lower end 510-1 of the tunnel insulating film.

제 1 마스크 패턴(702)이 제거된 후, 터널 절연막(510)을 형성하기 위한 물질을 제 1 마스크 패턴(702)이 제거된 반도체 기판(500) 및 도 5b에서 형성된 터널 절연막 물질 층(514)위에 1 nm 내지 10 nm의 두께로 형성하여 본 발명의 터널 절연막 하단(510-1)과 중간단(510-2)을 형성한다(도 5d 참조).After the first mask pattern 702 is removed, the material for forming the tunnel insulating film 510 is formed of the semiconductor substrate 500 from which the first mask pattern 702 is removed and the tunnel insulation material layer 514 formed in FIG. 5B. A thickness of 1 nm to 10 nm is formed thereon to form a lower end of the tunnel insulating layer 510-1 and an intermediate end 510-2 (see FIG. 5D).

그 후, 터널 절연막의 하단(510-1)과 터널 절연막의 중간단(510-2) 일부 위에 제 2 마스크 패턴(704)을 형성하고(도 5e 참조), 터널 절연막(510)을 형성하기 위한 물질을 터널 절연막의 중간단(510-2) 중 제 2 마스크 패턴(704)이 형성되지 않은 영역에 1 nm 내지 10 nm의 두께로 형성하여 터널 절연막의 상단(510-3)을 형성한 후(도 5f 참조), 제 2 마스크 패턴(704)을 제거하여 하단(510-1), 중간단(510-2), 및 상단(510-3)이 단차지도록 계단식으로 형성된 터널 절연막(510)을 완성한다(도 5g).Thereafter, a second mask pattern 704 is formed on the lower end 510-1 of the tunnel insulating film and a portion of the intermediate end 510-2 of the tunnel insulating film (see FIG. 5E), and the tunnel insulating film 510 is formed. After the material is formed to a thickness of 1 nm to 10 nm in a region where the second mask pattern 704 is not formed among the intermediate ends 510-2 of the tunnel insulating film, the upper end 510-3 of the tunnel insulating film is formed ( 5F), the second mask pattern 704 is removed to complete the tunnel insulation layer 510 formed in a stepped manner such that the lower end 510-1, the middle end 510-2, and the upper end 510-3 are stepped. (FIG. 5G).

상술한 각 단계에서, 터널 절연막(510)은 열산화공정 또는 공지의 박막증착 공정을 통해서 형성된 산화막으로서, 실리콘 산화막(SiO2) 등으로 형성될 수 있다. In each step described above, the tunnel insulating film 510 is an oxide film formed through a thermal oxidation process or a known thin film deposition process, and may be formed of a silicon oxide film (SiO 2 ) or the like.

또한, 터널 절연막(510)의 두께가 얇을수록 게이트 전극층(540)에 낮은 프로그램 전압을 인가해도 되고, 신속한 프로그램 및 소거가 가능할 뿐만 아니라, 프로그램 및 소거 동작의 성공 가능성이 높은 장점이 있는 반면, 전하 유지력이 낮은 문제점이 있다. 따라서, 상술한 터널 절연막의 하단(510-1), 중간단(510-2), 및 상 단(510-3)의 두께는 프로그램 및 소거 전압 및 속도 등의 변수에 따라서 적절한 수준에서 가능한 얇게 선택되는 것이 바람직하다.In addition, as the thickness of the tunnel insulating layer 510 is thinner, a lower program voltage may be applied to the gate electrode layer 540, which enables fast programming and erasing, as well as a high possibility of successful program and erase operations. There is a problem of low holding force. Accordingly, the thicknesses of the lower end 510-1, the middle end 510-2, and the upper end 510-3 of the tunnel insulation layer are selected as thin as possible at an appropriate level according to variables such as program and erase voltage and speed. It is desirable to be.

한편, 터널 절연막(510)이 형성된 후, 도 5h 에 도시된 바와 같이, 터널 절연막(510) 위에 전하 포획층(520)이 4 내지 10 nm 의 두께로 터널 절연막(510)에 형성된 단차를 따라서 단차지도록 형성된다. 그러므로, 터널 절연막의 하단(510-1), 중간단(510-2) 및 상단(510-3)에는 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)이 각각 형성된다.On the other hand, after the tunnel insulating film 510 is formed, as shown in FIG. 5H, the stepped along the step formed in the tunnel insulating film 510 on the tunnel insulating film 510 with a thickness of 4 to 10 nm. It is formed to lose. Therefore, the lower end 510-1, the middle end 510-2, and the upper end 510-3 of the tunnel insulating film have the lower end 520-1, the middle end 520-2, and the upper end 520 of the charge trapping layer. -3) are formed respectively.

전하 포획층의 하단(520-1)에는 프로그램시의 제 2 레벨 내지 제 4 레벨에서 전하가 축적되고, 전하 포획층의 중간단(520-2)에는 제 3 레벨 및 제 4 레벨에서 전하가 축적되며, 전하 포획층의 상단(520-3)에는 제 4 레벨에서만 전하가 축적된다.In the lower end 520-1 of the charge trapping layer, charges are accumulated at the second to fourth levels during programming, and in the intermediate stage 520-2 of the charge trapping layer, charges are accumulated at the third and fourth levels. In the upper end 520-3 of the charge trapping layer, charge is accumulated only at the fourth level.

전하 포획층(520)의 형성에 이용되는 물질로는 질화막뿐만 아니라 전하를 저장할 수 있는 모든 물질들이 이용될 수 있다. As a material used to form the charge trapping layer 520, not only a nitride film but all materials capable of storing charge may be used.

예컨대, 전하 포획층(520)은 고유전상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다. 또한, 전하 포획층(520)은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐 등의 금속이나, 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. 또한, 전하 포획층(520)은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물(Ⅲ족의 Al, Ga, In 과 Ⅴ족의 P, As, Sb와의 조합) 또는 Ⅱ-Ⅵ족 화합물(Ⅱ족의 Zn, Cd, Hg와 Ⅵ족의 O, S, Se, Te의 조합) 등의 반도체 재료로 형성될 수도 있다. 또한, 전하 포획층(520) 은 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSiO) 등과 같은 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다.For example, the charge trapping layer 520 may be formed of any one of a material having a high-k and an amorphous polysilicon material. In addition, the charge trapping layer 520 may be formed of a metal such as tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium, and iridium, a mixture thereof, or an alloy thereof. In addition, the charge trapping layer 520 may be formed of silicon, germanium, a mixture of silicon and germanium, a group III-V compound (combination of Al, Ga, In of group III and P, As, Sb of group V), or group II-VI. It may be formed of a semiconductor material such as a compound (a combination of Zn, Cd, Hg of group II and O, S, Se, Te of group VI). In addition, the charge trapping layer 520 may be an insulator having a high trapping density against charges such as aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO), hafnium aluminum oxide (HfAlO), and hafnium silicon oxide (HfSiO). Can be formed.

전하 포획층(520)이 형성된 후, 도 5i 에 도시된 바와 같이, 전하 포획층(520) 위에 차단 절연막(530)을 형성하고, CMP 방식에 따라서 차단 절연막(530)의 상면을 평탄화한다. 차단 절연막(530)은 전하 포획층(520)에 저장된 전하가 게이트 전극층(540)으로 누설되는 것을 방지하기 위해서 전하 포획층의 상단(520-3)으로부터 1 내지 10 nm 의 두께로 형성되는 것이 바람직하다. 또한, 차단 절연막(530)은 상술한 터널 절연막(510)의 형성에 이용될 수 있는 물질들을 이용하여 형성될 수 있다.After the charge trapping layer 520 is formed, as shown in FIG. 5I, the blocking insulating layer 530 is formed on the charge trapping layer 520, and the top surface of the blocking insulating layer 530 is planarized according to the CMP method. The blocking insulating layer 530 is preferably formed to have a thickness of 1 to 10 nm from the upper end 520-3 of the charge trapping layer to prevent leakage of the charge stored in the charge trapping layer 520 to the gate electrode layer 540. Do. In addition, the blocking insulating layer 530 may be formed using materials that may be used to form the tunnel insulating layer 510 described above.

차단 절연막(530)이 형성된 후, 도 5j 에 도시된 바와 같이, 게이트 전극층(540)이 형성된다. 게이트 전극층(540)은 폴리실리콘, 금속, 폴리실리콘상에 금속-실리사이드가 형성된 폴리사이드 구조 등 통상적으로 게이트 전극으로 사용되는 모든 전도성 물질로 형성될 수 있다. 소자의 고집적화에 따라서 게이트 전극의 선폭이 좁아질 경우 저항이 증가될 것을 고려하여 폴리실리콘보다는 전도성이 우수한 금속이나 폴리사이드 구조로 게이트 전극층(540)이 형성되는 것이 바람직하다.After the blocking insulating layer 530 is formed, as shown in FIG. 5J, the gate electrode layer 540 is formed. The gate electrode layer 540 may be formed of any conductive material typically used as a gate electrode, such as polysilicon, a metal, or a polyside structure in which metal-silicide is formed on polysilicon. In consideration of the increase in resistance when the line width of the gate electrode is narrowed according to the high integration of the device, the gate electrode layer 540 is preferably formed of a metal or polyside structure having better conductivity than polysilicon.

게이트 전극층(540)이 형성된 후, 도 5k 에 도시된 바와 같이, 메모리 소자를 형성할 영역에 하드 마스크막 패턴(706)을 형성하고, 하드 마스크막(706)을 식각 마스크로 사용하여 반도체 기판(500)이 드러날때까지 게이트 전극층(540), 차단 절연막(530), 전하 포획층(520), 및 터널 절연막(510)을 식각한다. 본 발명에서, 소오스 영역(552)과 드레인 영역(554) 사이의 이격 거리는 수십 내지 수백 nm 이고, 이에 따라서 소오스 영역(552)과 드레인 영역(554) 사이에 위치하는 채널 영역위에 형성되는 메모리 소자의 길이도 수십 내지 수백 nm 가 된다. 따라서, 하드 마스크막 패턴(706)의 길이도 메모리 소자의 길이에 따라서 결정된다.After the gate electrode layer 540 is formed, as shown in FIG. 5K, a hard mask layer pattern 706 is formed in a region in which a memory element is to be formed, and the semiconductor substrate is formed by using the hard mask layer 706 as an etching mask. The gate electrode layer 540, the blocking insulating layer 530, the charge trapping layer 520, and the tunnel insulating layer 510 are etched until 500 is exposed. In the present invention, the separation distance between the source region 552 and the drain region 554 is tens to hundreds of nm, and thus the memory device formed over the channel region located between the source region 552 and the drain region 554. The length also becomes tens to hundreds of nm. Therefore, the length of the hard mask film pattern 706 is also determined in accordance with the length of the memory element.

그 후, 소오스/드레인 이온 주입 공정을 실시하여 반도체 기판(500)상에 소오스 영역(552) 및 드레인 영역(554)을 형성하고(도 5l 참조), 절연막 스페이서(560)를 형성하여 도 4 에 도시된 바와 같은 본 발명의 비휘발성 메모리 소자를 완성한다.Thereafter, a source / drain ion implantation process is performed to form a source region 552 and a drain region 554 on the semiconductor substrate 500 (see FIG. 5L), and an insulating film spacer 560 is formed in FIG. 4. The nonvolatile memory device of the present invention as shown is completed.

지금까지 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조 및 그 제조 방법을 설명하였다. 도 6a 내지 도 6c 를 더 참조하여 본 발명의 비휘발성 메모리 소자의 멀티 비트 프로그램 및 소거 동작을 설명하면 다음과 같다. So far, the structure of the nonvolatile memory device and the method of manufacturing the same have been described. The multi-bit program and erase operations of the nonvolatile memory device of the present invention will be further described with reference to FIGS. 6A to 6C as follows.

먼저, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 2비트의 멀티 비트 레벨을 프로그램할 수 있다. 예컨대, 제 1 레벨은 00, 제 2 레벨은 01, 제 3 레벨은 10, 및 제 4 레벨은 11 에 각각 대응하도록 프로그램될 수 있다. First, a nonvolatile memory device according to a preferred embodiment of the present invention can program a 2-bit multi-bit level. For example, the first level may be programmed to correspond to 00, the second level to 01, the third level to 10, and the fourth level to 11, respectively.

먼저, 바람직한 실시예에서 제 1 레벨은 도 4에 도시된 구조에서 전하 포획층(520)에 전하가 포획되지 않은 상태를 나타낸다. First, in a preferred embodiment, the first level represents a state where no charge is trapped in the charge trapping layer 520 in the structure shown in FIG.

한편, 제 2 레벨을 프로그램하기 위해서 기판(500)을 접지하고, 게이트 전극층(540)에 양의 전압인 제 1 전압을 인가하면, 도 6a 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1)을 F-N(Fowler-Nordheim) 터널 링하여 전하 포획층의 하단(520-1)으로 주입되어 전하가 포획되고 전하 포획층의 중간단(520-2) 및 상단(520-3)에는 전하가 주입되지 않은 상태가 된다.On the other hand, when the substrate 500 is grounded to program the second level and a first voltage having a positive voltage is applied to the gate electrode layer 540, the charge is tunneled from the substrate 500 as shown in FIG. 6A. The lower end 510-1 of the insulating layer is tunneled to the lower end 520-1 of the charge trapping layer by tunneling the charge, so that charge is trapped and the middle end 520-2 and the upper end 520 of the charge trapping layer. At -3), no charge is injected.

이 때, 제 1 전압으로는 전하를 전하 포획층의 하단(520-1)에 주입하기에는 충분하고, 전하 포획층의 중간단(520-2)에 전하가 주입되기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 1 전압으로서 약 + 5 V 정도의 전압이 이용된다. 단, 이 전압의 크기는 터널 절연막 하단(510-1)의 두께, 터널 절연막 중간단(510-2)의 두께, 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다.At this time, the first voltage is sufficient to inject charge into the lower end 520-1 of the charge trapping layer, and a voltage of a level insufficient to inject charge into the middle end 520-2 of the charge trapping layer is applied. In a preferred embodiment of the present invention, a voltage of about +5 V is used as the first voltage. However, the magnitude of the voltage may be adaptively determined in consideration of the thickness of the lower end of the tunnel insulating film 510-1, the thickness of the intermediate end of the tunnel insulating film 510-2, and the thickness of the blocking insulating film 530.

한편, 제 3 레벨을 프로그램하기 위해서 기판(500)을 접지하고, 게이트 전극층(540)에 양의 전압인 제 2 전압을 인가하면, 도 6b 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1)과 중간단(510-2)을 F-N 터널링하여 전하 포획층의 하단(520-1) 및 중간단(510-2)으로 주입되어 전하가 포획되고 전하 포획층의 상단(520-3)에는 전하가 주입되지 않은 상태가 된다.On the other hand, when the substrate 500 is grounded to program the third level and a second voltage, which is a positive voltage, is applied to the gate electrode layer 540, charges are tunneled from the substrate 500 as shown in FIG. 6B. The lower end 510-1 and the middle end 510-2 of the insulating film are tunneled by FN and injected into the lower end 520-1 and the middle end 510-2 of the charge trapping layer to trap charge, and the upper end of the charge trapping layer. At 520-3, no charge is injected.

이 때, 제 2 전압으로는 전하를 전하 포획층의 하단(520-1) 및 중간단(520-2)에 주입하기에는 충분하고, 전하 포획층의 상단(520-3)에 주입하기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 2 전압으로서 약 + 10 V 정도의 전압이 이용된다. 단, 이 전압의 크기는 터널 절연막 중간단(510-2)의 두께, 터널 절연막 상단(510-3)의 두께, 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다.At this time, the second voltage is sufficient to inject charge into the lower end 520-1 and the middle end 520-2 of the charge trapping layer, and is insufficient to inject into the upper end 520-3 of the charge trapping layer. A voltage is applied, but in a preferred embodiment of the present invention, a voltage of about +10 V is used as the second voltage. However, the magnitude of the voltage may be adaptively determined in consideration of the thickness of the tunnel insulating film intermediate end 510-2, the thickness of the tunnel insulating film upper end 510-3, and the thickness of the blocking insulating film 530.

마지막으로 제 4 레벨을 프로그램하기 위해서는, 기판(500)이 접지된 상태에 서 게이트 전극층(540)에 양의 전압인 제 3 전압을 인가한다. 제 3 전압이 인가되면, 도 6c 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1), 중간단(510-2), 및 상단(510-3)을 F-N 터널링하여 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)으로 주입되어 전하가 포획된 상태가 된다.Finally, in order to program the fourth level, a third voltage, which is a positive voltage, is applied to the gate electrode layer 540 while the substrate 500 is grounded. When the third voltage is applied, as shown in FIG. 6C, charge from the substrate 500 tunnels the lower end 510-1, the middle end 510-2, and the upper end 510-3 of the tunnel insulation layer. As a result, the charges are injected into the lower end 520-1, the middle end 520-2, and the upper end 520-3 of the charge trapping layer.

이 때, 제 3 전압으로는 전하를 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)에 주입하기에는 충분하고, 전하 포획층(520)에 포획된 전하들이 차단 절연막(530)을 다시 터널링하여 게이트 전극층(540)으로 유출되기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 3 전압으로서 약 + 15 V 정도의 전압이 이용된다. 단, 이 전압의 크기는 터널 절연막 상단(510-3)의 두께 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다.At this time, the third voltage is sufficient to inject charge into the lower end 520-1, the middle end 520-2, and the upper end 520-3 of the charge trapping layer, and is trapped in the charge trapping layer 520. Insufficient levels of voltage are applied to the tunneled insulating layer 530 again to flow out of the gate electrode layer 540. In a preferred embodiment of the present invention, a voltage of about +15 V is used as the third voltage. . However, the magnitude of this voltage may be adaptively determined in consideration of the thickness of the upper end of the tunnel insulating film 510-3 and the thickness of the blocking insulating film 530.

한편, 상술한 방식에 의해서 프로그램된 메모리 소자에 대해서 데이터를 소거하는 과정을 설명하면, 데이터 소거를 위해서 게이트 전극에 음의 전압을 인가하고, 음의 전압이 인가되면 전하 포획층(520)에 존재하던 전하들은 터널 절연막(510)을 통해서 반도체 기판(500)으로 주입되어 전하 포획층(520)은 프로그램되기 이전 상태가 된다. 이 때, 인가되는 소거 전압으로서 전하 포획층의 상단(520-3)에 포획된 전하들을 기판으로 방출하기 충분한 전압이 인가되어야 하고, 본 발명의 바람직한 실시예에서는 - 15 V 의 전압이 소거 전압으로서 인가된다.Meanwhile, a process of erasing data with respect to the memory device programmed by the above-described method will be described. A negative voltage is applied to the gate electrode for data erasing, and the negative voltage is present in the charge trapping layer 520. The charged charges are injected into the semiconductor substrate 500 through the tunnel insulating layer 510, and the charge trapping layer 520 is in a state before being programmed. At this time, a voltage sufficient to release the captured charges to the substrate as the erase voltage to be applied to the top 520-3 of the charge trapping layer should be applied, and in a preferred embodiment of the present invention, a voltage of −15 V is used as the erase voltage. Is approved.

한편, 본 발명의 기술적 사상의 범위 내에서 상술한 본 발명의 바람직한 실시예에는 다양한 변형 실시예가 도출될 수 있다.On the other hand, various modifications can be derived to the above-described preferred embodiment of the present invention within the scope of the technical idea of the present invention.

도 7 및 도 8 은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다. 도 7 및 도 8 에 도시된 비휘발성 메모리 소자들의 경우에도, 상술한 실시예와 마찬가지로 터널 절연막(510)이 3단으로 계단식으로 단차지도록 형성되고, 전하 포획층(520)이 터널 절연막(510)을 따라서 3단으로 단차지도록 형성된다.7 and 8 are views illustrating a configuration of a nonvolatile memory device according to other embodiments of the present invention. In the case of the nonvolatile memory devices shown in FIGS. 7 and 8, as in the above-described embodiment, the tunnel insulating layer 510 is formed to be stepped stepwise in three stages, and the charge trapping layer 520 is formed in the tunnel insulating layer 510. It is formed to be stepped in three steps along.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치의 단면도이다.1 is a cross-sectional view of a nonvolatile memory device having a silicon oxide nitride (SONOS) structure according to the prior art.

도 2 및 도 3은 종래 기술에 따른 나노크리스탈을 이용한 비휘발성 메모리 장치의 단면도들이다.2 and 3 are cross-sectional views of a nonvolatile memory device using nanocrystal according to the prior art.

도 4 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다.4 is a diagram illustrating a structure of a nonvolatile memory device according to a preferred embodiment of the present invention.

도 5a 내지 도 5l 은 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자의 제조 공정을 설명하는 도면이다. 5A to 5L illustrate a manufacturing process of a nonvolatile memory device according to a preferred embodiment of the present invention.

도 6a 내지 도 6d 는 본 발명의 비휘발성 메모리 소자의 멀티 비트 프로그램 및 소거 동작을 설명하는 도면이다.6A to 6D are diagrams for explaining a multi-bit program and erase operation of the nonvolatile memory device of the present invention.

도 7 및 도 8 은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다.7 and 8 are views illustrating a configuration of a nonvolatile memory device according to other embodiments of the present invention.

Claims (16)

반도체 기판상에 계단식으로 형성된 터널 절연막,A tunnel insulating film formed stepwise on a semiconductor substrate, 상기 터널 절연막상에 단차지도록 형성된 전하 포획층, 및A charge trapping layer formed on the tunnel insulating film to be stepped on, and 상기 전하 포획층상에 형성된 차단 절연막을 포함하는 메모리층; 및A memory layer including a blocking insulating layer formed on the charge trapping layer; And 상기 차단 절연막상에 형성된 게이트 전극층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.And a gate electrode layer formed on the blocking insulating layer. 제 1 항에 있어서,The method of claim 1, 상기 전하 포획층은 3단으로 단차지도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.And the charge trap layer is formed to be stepped in three stages. 제 2 항에 있어서, 상기 메모리 소자는The memory device of claim 2, wherein the memory device 상기 전하 포획층에 전하가 주입되지 않은 상태에서는 제 1 레벨을 나타내고,In a state where no charge is injected into the charge trapping layer, the first level is represented. 상기 전하 포획층의 하단에만 전하가 주입된 경우에는 제 2 레벨을 나타나며,When charge is injected only to the lower end of the charge trapping layer, the second level is displayed. 상기 전하 포획층의 하단과 중간단에만 전하가 주입된 경우에는 제 3 레벨을 나타내고,When charge is injected only to the lower end and the middle end of the charge trapping layer, the third level is indicated. 상기 전하 포획층의 상단, 중간단, 및 하단에 모두 전하가 주입된 경우에는 제 4 레벨을 나타냄으로써, 멀티 비트로 프로그램 가능한 것을 특징으로 하는 비휘발성 메모리 소자.And a fourth level when charge is injected into the upper, middle, and lower ends of the charge trapping layer, thereby enabling multi-bit programming. 제 1 항에 있어서, 상기 전하 포획층은 좌우가 대칭되도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein the charge trap layer is formed to be symmetrical to the left and right. 제 1 항에 있어서, 상기 전하 포획층은 The method of claim 1, wherein the charge trapping layer 질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.A nonvolatile memory device, comprising: a nitride film, a material having a high dielectric constant, and an amorphous polysilicon material. 제 1 항에 있어서, 상기 전하 포획층은The method of claim 1, wherein the charge trapping layer 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.A nonvolatile memory device, characterized in that it is formed of one metal selected from the group consisting of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium and iridium, or a mixture thereof or an alloy thereof. 제 1 항에 있어서, 상기 전하 포획층은 The method of claim 1, wherein the charge trapping layer 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.A nonvolatile memory device comprising: a semiconductor material selected from the group consisting of silicon, germanium, a mixture of silicon and germanium, a group III-V compound, or a group II-VI compound. 제 1 항에 있어서, The method of claim 1, 상기 전하 포획층은 4 내지 100 nm 의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.The charge trap layer is a non-volatile memory device, characterized in that formed in a thickness of 4 to 100 nm. (a) 반도체 기판상에 계단식으로 터널 절연막을 형성하는 단계;(a) stepwise forming a tunnel insulating film on the semiconductor substrate; (b) 상기 터널 절연막상에 단차지도록 전하 포획층을 형성하는 단계;(b) forming a charge trapping layer on the tunnel insulating film so as to be stepped off; (c) 상기 전하 포획층상에 차단 절연막을 형성하는 단계;(c) forming a blocking insulating film on the charge trapping layer; (d) 상기 차단 절연막상에 게이트 전극층을 형성하는 단계; 및(d) forming a gate electrode layer on the blocking insulating film; And (e) 상기 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.(e) forming a source region and a drain region in the semiconductor substrate. 제 9 항에 있어서, 상기 (b) 단계는The method of claim 9, wherein step (b) 상기 전하 포획층을 3단으로 단차지도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.And forming the charge trapping layer in three stages. 제 10 항에 있어서, 상기 (a) 단계는The method of claim 10, wherein step (a) (a1) 상기 반도체 기판에 제 1 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 상기 반도체 기판상에 증착한 후 상기 제 1 패턴을 제거하는 단계;(a1) forming a first pattern on the semiconductor substrate and depositing a material for forming the tunnel insulating layer on the semiconductor substrate and then removing the first pattern; (a2) 상기 터널 절연막을 형성하기 위한 물질을 증착하여 상기 터널 절연막의 하단 및 중간단을 형성하는 단계; 및(a2) depositing a material for forming the tunnel insulating film to form lower and middle ends of the tunnel insulating film; And (a3) 상기 터널 절연막의 하단과 상기 터널 절연막의 중간단 일부 위에 제 2 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 증착하여 터널 절연막의 상단을 형성하고 상기 제 2 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.(a3) forming a second pattern on a lower end of the tunnel insulation layer and a portion of an intermediate end of the tunnel insulation layer, and depositing a material for forming the tunnel insulation layer to form an upper end of the tunnel insulation layer and removing the second pattern Non-volatile memory device manufacturing method comprising a. 제 9 항에 있어서, 상기 (b) 단계에서The method of claim 9, wherein in step (b) 상기 전하 포획층은 좌우가 대칭되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The charge trap layer is a non-volatile memory device, characterized in that formed to be symmetrical. 제 9 항에 있어서, 상기 (b) 단계에서The method of claim 9, wherein in step (b) 상기 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The charge trap layer is formed of any one of a nitride film, a material having a high dielectric constant, and an amorphous polysilicon material. 제 9 항에 있어서, 상기 (b) 단계에서The method of claim 9, wherein in step (b) 상기 전하 포획층은 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The charge trapping layer is formed of one metal selected from the group consisting of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium, and iridium, a mixture thereof, or an alloy thereof. Way. 제 9 항에 있어서, 상기 (b) 단계에서The method of claim 9, wherein in step (b) 상기 전하 포획층은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The charge trapping layer is formed of a semiconductor material selected from the group consisting of silicon, germanium, a mixture of silicon and germanium, a group III-V compound or a group II-VI compound. . 제 9 항에 있어서, 상기 (b) 단계에서The method of claim 9, wherein in step (b) 상기 전하 포획층은 4 내지 100 nm 의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 방법.And the charge trap layer is formed to a thickness of 4 to 100 nm.
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