KR20090020467A - Method of operating a non volatile memory device - Google Patents

Abstract

An operating method of a non-volatile memory device is provided to invert and latch a state in a sensing node while data are programmed and verified in a memory cell of a flash memory device having a multi-level cell. A bit line(BLe) is pre-charged according to a programming degree of a selected memory cell by inputting a positive voltage through a common source line of cell strings of memory cells. Data are stored in a first latch of a page buffer according to a voltage level of a sensing node(SO) which is changed according to a voltage level of a bit line. The data stored in the first latch are transmitted to a second latch through the sensing node.

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}Method of operating a non volatile memory device

본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 센싱노드의 데이터를 반전하여 저장할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.The present invention relates to an operation of a nonvolatile memory device, and more particularly, to a method of operating a nonvolatile memory device capable of inverting and storing data of a sensing node.

잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.Well known NAND flash memory devices include memory cell arrays, row decoders, and page buffers. The memory cell array includes a plurality of word lines and columns defined along rows and a plurality of bit lines extending along columns and a plurality of cell strings corresponding to the bit lines, respectively.

상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.One side of the memory cell array includes a row decoder connected to string selection lines, word lines, and a common source line, and a page buffer connected to a plurality of bit lines is located on the other side.

최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.Recently, in order to further improve the density of such flash memories, studies on multiple bit cells capable of storing a plurality of data in one memory cell have been actively conducted. This type of memory cell is referred to as a multi level cell (hereinafter referred to as MLC). In contrast, a single bit memory cell is referred to as a single level cell (hereinafter referred to as SLC).

도 1a는 SLC 메모리 소자의 셀 분포도이다.1A is a cell distribution diagram of an SLC memory device.

도 1a를 참조하면, SLC는 소거 또는 프로그램의 두 가지 셀 상태(101, 102)를 가지며 분포를 가지며 기본적으로 소거 상태(101)의 셀이 프로그램 동작에 따라 프로그램 셀 상태(102)로 이동한다(S110). SLC는 도 1a에 나타난 바와 같이 한번의 프로그램 동작이 필요하며, 또한, 검증전압(PV1)에 대해 한 번의 검증을 수행함으로써 검증동작을 완료할 수 있다.Referring to FIG. 1A, the SLC has two cell states 101, 102 of erase or program, have a distribution, and basically the cells of the erase state 101 move to the program cell state 102 according to the program operation ( S110). As shown in FIG. 1A, the SLC requires one program operation, and the verification operation may be completed by performing one verification on the verification voltage PV1.

도 1b는 MLC 메모리 소자의 셀 분포도이다. 1B is a cell distribution diagram of an MLC memory device.

도 1b를 참조하면, 2 비트의 데이터를 저장할 수 있는 MLC의 셀 분포도를 나타낸 것으로 각각 [11], [10], [00], 및 [01]의 데이터 저장상태를 가지는 셀 상태(111 내지 114)를 가진다. 이들의 분포는 각각 MLC의 드레솔드 전압 분포들에 대응된다.Referring to FIG. 1B, a cell distribution diagram of an MLC capable of storing two bits of data is shown. Cell states 111 through 114 having data storage states of [11], [10], [00], and [01], respectively. ) Their distribution corresponds to the threshold voltage distributions of the MLC, respectively.

그리고 각각의 셀 상태로의 프로그램은 먼저 LSB(Least Significant Bit) 프로그램을 수행하여 [10] 상태(112)로 프로그램하고(S121), MSB(Most Significant Bit) 프로그램은 [10] 상태(112)를 [00] 상태로 프로그램하거나(S131), [11] 상태(111)를 [01] 상태(114)로 프로그램한다(S132).The program to each cell state first performs a Least Significant Bit (LSB) program to program [10] state 112 (S121), and the MSB (Most Significant Bit) program selects [10] state 112. Program to the state (S131), or [11] state 111 to the [01] state 114 (S132).

프로그램 후에는 각각 검증을 수행한다. 일반적으로 저장 가능한 데이터의 비트수가 늘어날수록 셀 분포는 늘어나고, 따라서 검증의 횟수도 증가하게 된다. After the program, each verification is performed. In general, as the number of bits of data that can be stored increases, the cell distribution increases, thus increasing the number of verifications.

앞서 언급한 바와 같이 SLC의 경우 프로그램 1펄스(Pulse)에 대해 1회의 검 증을 수행한다. 그러나 도 1b와 같이 2비트의 데이터를 저장할 수 있는 MLC의 경우는 MSB 프로그램에서 프로그램 1펄스에 대해 2회의 검증을 필요로 한다. 이와 같은 방식으로 프로그램 펄스에 대해 3비트 MLC는 3회의 검증이 필요하고, 4비트 MLC는 8회의 검증이 필요하다.As mentioned above, SLC performs one-time verification for one pulse. However, in case of an MLC capable of storing two bits of data, as shown in FIG. In this way, a 3-bit MLC requires three verifications for a program pulse and a 4-bit MLC requires eight verifications.

이러한 프로그램 검증의 횟수는 메모리 셀에 저장할 수 있는 비트 수가 늘어날수록 늘어나고, 이에 따라 프로그램 검증에 필요한 시간도 증가한다.The number of such program verifications increases as the number of bits that can be stored in the memory cell increases, thereby increasing the time required for program verification.

따라서 본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀을 갖는 플래시 메모리 소자의 메모리 셀에 데이터를 프로그램하고 검증할 때, 센싱노드에 상태를 반전하여 래치할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of operating a nonvolatile memory device, which inverts and latches a state of a sensing node when programming and verifying data in a memory cell of a flash memory device having a multi-level cell. It is.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,Method of operating a nonvolatile memory device according to another aspect of the present invention,

메모리 셀들의 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 선택된 메모리 셀의 프로그램 정도에 따라 비트라인에 프리차지 되도록 하는 단계; 상기 비트라인의 전압 레벨에 따라 변경되는 센싱노드의 전압 레벨에 따른 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 제 2 래치로 전달하는 단계를 포함한다.Inputting a positive voltage through a common source line of the cell strings of the memory cells to precharge the bit line according to a program degree of the selected memory cell; Storing data according to a voltage level of a sensing node changed according to the voltage level of the bit line, into a first latch of a page buffer; And transferring data stored in the first latch to the second latch through the sensing node.

상기 선택된 메모리 셀이 연결되는 워드라인에 인가되는 전압에 대하여, 상기 메모리 셀이 턴 오프 상태인 경우, 상기 센싱노드가 로우 레벨로 변경되는 것을 특징으로 한다.The sensing node is changed to a low level when the memory cell is turned off with respect to a voltage applied to a word line to which the selected memory cell is connected.

상기 비트라인의 프리차지를 수행하는 단계는, 상기 선택된 메모리 셀이 연결되는 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인이 상기 선택된 메모리 셀의 프로그램 상태에 따라 전압 변경되도록 하는 것을 특징으로 한다.The precharging of the bit line may include applying a first voltage to a word line to which the selected memory cell is connected, and applying a pass voltage to an unselected word line so that each bit line is connected to the selected memory cell. The voltage is changed according to the program state.

상기 센싱노드의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치는 디스에이블 상태이고 상기 선택된 워드라인의 프로그램 상태와 반대의 데이터가 상기 제 1 래치에 저장되는 것을 특징으로 한다.And storing data according to the voltage level of the sensing node in the first latch is characterized in that the second latch is in a disabled state and data opposite to a program state of the selected word line is stored in the first latch. do.

상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시킨 후, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하여 상기 선택된 메모리 셀의 프로그램 상태에 따른 데이터가 상기 제 2 래치에 저장되도록 하는 것을 특징으로 한다.The transferring of data stored in the first latch to the second latch may include enabling the second latch, and then transferring the data stored in the first latch to the second latch through the sensing node to the selected memory. The data according to the program state of the cell is to be stored in the second latch.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,Method of operating a nonvolatile memory device according to another aspect of the present invention,

메모리 셀들의 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 프로그램을 수행한 메모리 셀의 프로그램 정도에 따라 비트라인을 프리차지하고, 비트라인 전압을 상기 메모리 셀에 저장된 데이터 상태에 따라 변경시키는 단계; 상기 비트라인의 전압 레벨에 따른 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및 상기 제 1 래치에 저장된 데이터를 제 2 래치로 전달한 후, 상기 제 2 래치로 전달된 데이터 상태에 따른 검증신호를 출력하는 단계를 포함한다.Inputting a positive voltage through a common source line of the cell strings of the memory cells to precharge the bit line according to the program degree of the memory cell where the program is performed, and changing the bit line voltage according to the data state stored in the memory cell ; Storing data according to the voltage level of the bit line into a first latch of a page buffer; And after transferring the data stored in the first latch to the second latch, outputting a verification signal according to the data state transferred to the second latch.

상기 메모리 셀이 프로그램된 경우, 상기 센싱 노드가 로우 레벨로 변경되는 것을 특징으로 한다.When the memory cell is programmed, the sensing node is changed to a low level.

상기 비트라인의 프리차지를 수행하는 단계는, 상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계; 프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 공통 소오스 라인에 양의 전압을 입력하는 단계; 및 상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라 인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계를 포함한다.The precharging of the bit line may include: performing a program on multi-level cells of the memory device; Inputting a positive voltage to a common source line commonly connected to a cell string to which the multi-level cells are connected for program verification; And precharging each bit line by applying a first voltage to a selected word line among a plurality of word lines connected to the cell strings of the multi-level cells and applying a pass voltage to an unselected word line. It comprises the step of.

상기 프리차지된 비트라인에 연결하는 센싱 노드는 하이 레벨로 프리차지 상태인 것을 특징으로 한다.The sensing node connected to the precharged bit line may be in a precharge state at a high level.

상기 센싱 노드의 데이터를 래치하기 전에 상기 페이지 버퍼의 제 1 및 제 2 래치를 초기화하는 것을 특징으로 한다.The first and second latches of the page buffer may be initialized before the data of the sensing node is latched.

상기 비트라인의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 비트라인의 전압 레벨에 반대되는 논리 레벨을 갖는 데이터로 상기 제 1 래치에 저장하는 것을 특징으로 한다.Storing data in the first latch according to the voltage level of the bit line may include enabling the second latch and storing data in the first latch as data having a logic level opposite to the voltage level of the bit line. It is characterized by.

상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하는 것을 특징으로 한다.Delivering the data stored in the first latch to the second latch, and enabling the second latch, characterized in that for transferring the data stored in the first latch to the second latch through the sensing node. .

이상에서 설명한 바와 같이, 본 발명에 불휘발성 메모리 소자의 동작 방법은 공통 소오스 라인을 통해 전원전압을 입력하여 비트라인을 프리차지시킨 후, 데이터를 독출할 때 페이지 버퍼 회로의 변경이 없이 센싱노드의 데이터를 반전하여 페이지 버퍼에 래치할 수 있다.As described above, in the method of operating a nonvolatile memory device according to the present invention, after inputting a power supply voltage through a common source line to precharge the bit line and then reading data, the sensing node is changed without changing the page buffer circuit. The data can be inverted and latched in the page buffer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided for complete information.

도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.2A is a block diagram illustrating a structure of an MLC memory device according to an embodiment of the present invention.

도 2a를 참조하면, 본 발명의 실시 예에 따른 MLC(Multi Level Cell) 메모리 소자(200)는 MLC 들로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀 어레이(210)의 MLC에 데이터 프로그램, 검증 및 독출 동작 수행을 위한 다수의 페이지 버퍼를 포함하는 페이지 버퍼부(220)와, 입력 어드레스에 의해 상기 다수의 페이지 버퍼를 선택하는 Y 디코더부(230)와, 입력 어드레스에 의해 상기 메모리 셀 어레이(210)의 워드라인을 선택하는 X 디코더부(240)와, 상기 MLC 메모리 소자(200)의 동작 제어를 위한 제어부(250)를 포함한다.Referring to FIG. 2A, a multi level cell (MLC) memory device 200 according to an embodiment of the present invention may include a memory cell array 210 including MLCs and a data program in an MLC of the memory cell array 210. A page buffer unit 220 including a plurality of page buffers for performing verification and reading operations, a Y decoder unit 230 for selecting the plurality of page buffers by an input address, and the memory cell by an input address An X decoder 240 selecting a word line of the array 210 and a controller 250 for controlling the operation of the MLC memory device 200 are included.

메모리 셀 어레이(210)는 워드라인과, 비트라인으로 구분되는 MLC 어레이들을 포함하며, 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 비트라인들 중 한 쌍의 비트라인과 연결되어 데이터의 프로그램, 검증 및 독출이 되도록 하는 페이지 버퍼 회로를 하나 이상 포함한다.The memory cell array 210 includes word lines and MLC arrays divided into bit lines, and the page buffer unit 220 is connected to a pair of bit lines of the bit lines of the memory cell array 210 to be connected to data. And one or more page buffer circuits to allow for programming, verifying, and reading of.

Y 디코더부(230) 및 X 디코더부(240)는 제어부(250)의 제어에 따라 상기 메모리 셀 어레이(210)의 MLC들 중 프로그램 또는 독출을 위한 MLC를 연결한다.The Y decoder unit 230 and the X decoder unit 240 connect MLCs for program or read among the MLCs of the memory cell array 210 under the control of the controller 250.

제어부(250)는 상기 MLC 메모리 소자(200)의 프로그램, 검증 또는 독출 동작과 소거 동작을 위한 전압 레벨 제어와, 동작 신호 제어 등을 수행한다.The controller 250 performs voltage level control, operation signal control, and the like for the program, verify or read operation and the erase operation of the MLC memory device 200.

상기 메모리 셀 어레이(210)는 다음과 같은 비트라인 쌍들을 복수개 포함한다.The memory cell array 210 includes a plurality of bit line pairs as follows.

도 2b는 도 2a의 메모리 셀 어레이의 부분 회로도이다.FIG. 2B is a partial circuit diagram of the memory cell array of FIG. 2A.

도 2b를 참조하면, 메모리 셀 어레이(210)의 비트라인 쌍은 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구성되고, 각각의 비트라인에는 셀 스트링이 연결된다. Referring to FIG. 2B, a pair of bit lines of the memory cell array 210 includes an even bit line BLe and an odd bit line BLO, and a cell string is connected to each bit line.

상기 메모리 셀 어레이(210)의 비트라인은 메모리 셀이 직렬로 연결된 셀 스트링에 각각 연결되는데, 셀 스트링은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor)의 사이에 복수개의 메모리 셀들이 직렬로 연결된다.The bit lines of the memory cell array 210 are connected to cell strings in which memory cells are connected in series. The cell strings are connected between a drain select transistor (DST) and a source select transistor (SST). A plurality of memory cells are connected in series.

그리고 셀 스트링들의 드레인 선택 트랜지스터들의 게이트들은 드레인 선택 라인(DSL; Drain Select Line)에 의해 공통으로 연결되고, 소오스 선택 트랜지스터들의 게이트들은 소오스 선택 라인(SSL; Source Select Line)에 의해 연결된다.The gates of the drain select transistors of the cell strings are connected in common by a drain select line (DSL), and the gates of the source select transistors are connected by a source select line (SSL).

그리고 소오스 선택 트랜지스터들의 소오스라인은 공통 소오스 라인(Source Line; SL)에 연결된다. 공통 소오스 라인은 일반적으로 접지 노드에 연결되며, 프로그램 수행에 대한 검증 동작시에 전원전압(VCC)이 입력된다. The source lines of the source select transistors are connected to a common source line SL. The common source line is generally connected to a ground node, and the power supply voltage VCC is input during the verify operation for performing the program.

예를 들어 이븐 비트라인(BLe)에 연결되는 메모리 셀(C)을 프로그램한 후 검증할 때, 프로그램을 위해 선택되는 메모리 셀(C)에는 설정되는 전압이 인가되고, 나머지 셀들은 패스 전압이 인가된다. 상기 선택된 메모리 셀에 인가되는 전압은 메모리 셀이 가장 높은 문턱전압을 갖도록 프로그램된 경우에도 턴온이 될 수 있도 록 하는 전압이다. For example, when programming and verifying the memory cell C connected to the even bit line BLe, a set voltage is applied to the memory cell C selected for the program, and a pass voltage is applied to the remaining cells. do. The voltage applied to the selected memory cell is a voltage that can be turned on even when the memory cell is programmed to have the highest threshold voltage.

그리고 공통 소오스 라인(SL)에 전원전압(VCC)이 입력되면 선택된 메모리 셀의 프로그램 정도, 즉 문턱전압에 따라 이븐 비트라인(BLe)이 프리차지된다. 만약 선택된 메모리 셀의 문턱전압이 낮다면 이븐 비트라인(BLe)에는 높은 전압이 프리차지될 것이고, 선택된 메모리 셀의 문턱전압이 높다면 이븐 비트라인(BLe)에는 낮은 전압이 프리차지될 것이다. 즉 공통 소오스 라인(SL)을 통해 입력되는 전원전압(VCC)에서 선택된 메모리 셀의 문턱전압을 뺀 전압 레벨이 이븐 비트라인(BLe)에 프리차지된다.When the power supply voltage VCC is input to the common source line SL, the even bit line BLe is precharged according to a program degree of the selected memory cell, that is, a threshold voltage. If the threshold voltage of the selected memory cell is low, a high voltage will be precharged in the even bit line BLe, and if the threshold voltage of the selected memory cell is high, a low voltage will be precharged in the even bit line BLe. That is, the voltage level obtained by subtracting the threshold voltage of the selected memory cell from the power supply voltage VCC input through the common source line SL is precharged to the even bit line BLe.

이때, 오드 비트라인(BLo)은 이에 대한 영향을 받지 않도록 하기 위하여 오드 비트라인(BLo)에도 전원전압(VCC)이 입력된다.In this case, the power supply voltage VCC is also input to the odd bit line BLO in order to prevent the odd bit line BLO from being affected by the odd bit line BLO.

상기와 같이 공통 소오스 라인(SL)을 통해 전원전압(VCC)이 입력되어 이븐 비트라인(BLe)을 프리차지하는 경우는, 이븐 비트라인(BLe)의 프리차지 전압은 메모리 셀의 문턱전압에 반비례하게 된다.As described above, when the power supply voltage VCC is input through the common source line SL to precharge the even bit line BLe, the precharge voltage of the even bit line BLe is inversely proportional to the threshold voltage of the memory cell. do.

따라서 만약 메모리 셀(C)이 높은 문턱전압을 갖도록 프로그램되었다면, 센싱노드(SO)로 전달되는 전압 레벨은 거의 '0'의 논리레벨을 가지게 되고, 메모리 셀(C)이 소거셀이라면 센싱 센싱노드(SO)에 전달되는 전압 레벨은 '1'의 논리 레벨을 갖게 된다. 이러한 센싱 노드(SO)의 전압 레벨 변화는 기존의 페이지 버퍼 회로의 동작과는 반대되는 것이다. 따라서 기존의 프로그램 검증과는 반대 레벨로 변경되는 센싱노드(SO)의 값을 인버팅 하여 래치에 저장할 필요가 있다.Therefore, if the memory cell C is programmed to have a high threshold voltage, the voltage level transferred to the sensing node SO has a logic level of almost '0', and if the memory cell C is an erase cell, the sensing sensing node The voltage level delivered to SO will have a logic level of '1'. The change in the voltage level of the sensing node SO is opposite to that of the conventional page buffer circuit. Therefore, it is necessary to invert the value of the sensing node SO which is changed to the opposite level of the existing program verification and store it in the latch.

상기의 검증 방법은 데이터를 독출할 때도 동일하게 적용된다. 따라서 데이 터 독출을 수행할 때도 센싱노드(SO)의 값을 인버팅하여 래치해야만 정상적으로 메모리 셀에 프로그램된 데이터를 독출하여 출력하는 것이 가능하다.The above verification method is equally applied to reading data. Accordingly, even when data reading is performed, the data programmed in the memory cell can be read and output normally only by inverting and latching the value of the sensing node SO.

따라서 다음과 같은 페이지 버퍼 회로에서 별도의 회로 변경이 없이 센싱 노드(SO)의 전압 레벨을 반전하여 래치하는 방법은 다음과 같다.Accordingly, the method of inverting and latching the voltage level of the sensing node SO without changing a circuit in the following page buffer circuit is as follows.

도 2c는 도 2a의 페이지 버퍼 회로의 상세 회로도이다.FIG. 2C is a detailed circuit diagram of the page buffer circuit of FIG. 2A.

도 2c를 참조하면, 본 발명의 실시 예에 따른 페이지 버퍼 회로는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하고, 선택된 비트라인의 프리차지 전압 레벨을 감지하여 센싱노드(SO)로 연결하기 위한 비트라인 선택부(221)와, 상기 센싱 노드(SO)와 연결되고 상기 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 상기 메모리 셀에 프로그램된 데이터를 독출 하여 저장하는 제 1 및 제 2 래치부(22, 223)와, 상기 센싱노드(SO)에 연결되어 상기 메모리 셀로부터 독출된 데이터를 반전하여 상기 제 2 래치부(223)로 전달하는 데이터 반전부(224)를 포함한다. 그리고 상기 센싱 노드(SO)를 프리차지하기 위한 제 1 PMOS 트랜지스터(P1)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 프리차지 제어신호(PRECHb)에 의해 동작한다.Referring to FIG. 2C, the page buffer circuit according to an embodiment of the present invention selects an even bit line Ble or an odd bit line BLO and senses a precharge voltage level of the selected bit line to sense the sensing node SO. First and second bit line selection units 221 for connecting to the first and second lines connected to the sensing node SO to temporarily store data to be programmed in the memory cell or to read and store data programmed in the memory cell. And a second latch unit 22 and 223 and a data inverting unit 224 connected to the sensing node SO to invert data read from the memory cell and transfer the inverted data to the second latch unit 223. And a first PMOS transistor P1 for precharging the sensing node SO. The first PMOS transistor P1 is operated by the precharge control signal PRECHb.

비트라인 선택부(221)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다.The bit line selector 221 includes first to fourth NMOS transistors N1 to N4.

제 1 래치부(222)는 제 5 내지 제 9 NMOS 트랜지스터(N5 내지 N9)와, 제 1 및 제 2 인버터(IN1, IN2)와 제 2 PMOS 트랜지스터(P2)를 포함한다. 그리고 제 2 래치부(223)는 제 10 내지 제 14 NMOS 트랜지스터(N10 내지 N14)와, 제 3 내지 제 5 인버터(IN3 내지 IN5)를 포함한다. 데이터 반전부(224)는 제 15 내지 제 17 NMOS 트랜지스터(N15 내지 N17)를 포함한다.The first latch unit 222 includes fifth to ninth NMOS transistors N5 to N9, first and second inverters IN1 and IN2, and a second PMOS transistor P2. The second latch unit 223 includes tenth to fourteenth NMOS transistors N10 to N14 and third to fifth inverters IN3 to IN5. The data inverting unit 224 includes the fifteenth to seventeenth NMOS transistors N15 to N17.

비트라인 선택부(221)의 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 센싱노드(SO) 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 비트라인 선택신호(BSLe)가 입력된다. 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 센싱노드(SO) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 비트라인 선택신호(BSLo)가 입력된다.The first NMOS transistor N1 of the bit line selector 221 is connected between the even bit line BLe and the sensing node SO, and the bit line select signal BSLe is provided at a gate of the first NMOS transistor N1. Is input. The second NMOS transistor N2 is connected between the odd bit line BLo and the sensing node SO, and the bit line selection signal BSLo is input to the gate of the second NMOS transistor N2.

제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 이븐 및 오드 비트라인(BLe, BLo) 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)와 제 4 NMOS 트랜지스터(N4)의 접점 노드에 파워신호(VIRPWR)가 입력된다. 그리고 제3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트에는 각각 디스차지 제어신호(DISCHe, DISCHo)가 입력된다.The third and fourth NMOS transistors N3 and N4 are connected between the even and odd bit lines BLe and BLo, and a power signal is connected to the contact nodes of the third NMOS transistor N3 and the fourth NMOS transistor N4. VIRPWR) is input. The discharge control signals DISCHe and DISCHo are input to the gates of the third and fourth NMOS transistors N3 and N4, respectively.

제 1 래치부(222)의 제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QB) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 1 프로그램 제어신호(PGM)가 입력된다.The fifth NMOS transistor N5 of the first latch unit 222 is connected between the sensing node SO and the node QB, and the first program control signal PGM is applied to the gate of the fifth NMOS transistor N5. Is entered.

제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 노드(QBb)와 접지 노드 사이에 직렬로 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 센싱노드(SO)가 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제어신호(MLCH)가 입력된다.The sixth and seventh NMOS transistors N6 and N7 are connected in series between the node QBb and the ground node. The sensing node SO is connected to the gate of the sixth NMOS transistor N6, and the control signal MLCH is input to the gate of the seventh NMOS transistor N7.

그리고 제 8 NMOS 트랜지스터(N8)는 노드(QB)와 접지 노드 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 리셋 제어신호(MRST)가 입력된다.The eighth NMOS transistor N8 is connected between the node QB and the ground node, and the reset control signal MRST is input to the gate of the eighth NMOS transistor N8.

또한 제 1 및 제 2 인버터(IN1, IN2)는 노드(QBb)와 노드(QB) 사이에 연결되어 제 1 래치(L1)를 구성한다. 그리고 제 2 PMOS 트랜지스터(P2)는 전원전압을 노 드(QB)의 전압 레벨에 따라 검증 신호(nWDO)로서 출력한다.In addition, the first and second inverters IN1 and IN2 are connected between the node QBb and the node QB to form a first latch L1. The second PMOS transistor P2 outputs the power supply voltage as the verification signal nWDO according to the voltage level of the node QB.

그리고 제 9 NMOS 트랜지스터(N9)는 노드(QB)와 노드(YA) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 데이터 출력 제어신호(PBDO)가 입력된다.The ninth NMOS transistor N9 is connected between the node QB and the node YA, and the data output control signal PBDO is input to the gate of the ninth NMOS transistor N9.

제 2 래치부(223)의 제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 노드(YA)사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제어신호(CELLIV)가 입력된다.The tenth NMOS transistor N10 of the second latch unit 223 is connected between the sensing node SO and the node YA, and the control signal CELLIV is input to the gate of the tenth NMOS transistor N10.

그리고 제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(K) 사이에 연결되고 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 2 프로그램 제어신호(DPGM)가 입력된다. 제 3 인버터(IN3)는 노드(K)와 노드(QAb) 사이에 연결되고 노드(QAb)의 논리 레벨을 반전하여 노드(K)로 출력한다.The eleventh NMOS transistor N11 is connected between the sensing node SO and the node K, and the second program control signal DPGM is input to the gate of the eleventh NMOS transistor N11. The third inverter IN3 is connected between the node K and the node QAb and inverts the logic level of the node QAb to output to the node K.

제 4 및 제 5 인버터(IN4, IN5)는 노드(QA)와 노드(QAb) 사이에 연결되어 제 2 래치(L2)로 구성된다. 제 12 NMOS 트랜지스터(N12)는 노드(QA)와 접지노드 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 세팅 제어신호(CSET)가 입력된다.The fourth and fifth inverters IN4 and IN5 are connected between the node QA and the node QAb and constitute the second latch L2. The twelfth NMOS transistor N12 is connected between the node QA and the ground node, and the setting control signal CSET is input to the gate of the twelfth NMOS transistor N12.

제 13 NMOS 트랜지스터(N13)는 노드(QA)와 노드(YA) 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)는 노드(QAb)와 노드(YA) 사이에 연결된다. 제 13 및 제 14 NMOS 트랜지스터(N13, N14)의 게이트에는 데이터 입력 제어신호들(DI, nDI)이 각각 입력된다.The thirteenth NMOS transistor N13 is connected between the node QA and the node YA, and the fourteenth NMOS transistor N14 is connected between the node QAb and the node YA. Data input control signals DI and nDI are respectively input to gates of the thirteenth and fourteenth NMOS transistors N13 and N14.

데이터 반전부(224)의 제 15 NMOS 트랜지스터(N15)는 센싱 노드(SO)와 노드(QAb) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 제어신 호(PDUMP)가 입력된다.The fifteenth NMOS transistor N15 of the data inverting unit 224 is connected between the sensing node SO and the node QAb, and a control signal PDUMP is input to the gate of the fifteenth NMOS transistor N15.

제 16 및 제 17 NMOS 트랜지스터(N16, N17)는 노드(QAb)와 접지 사이에 직렬로 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 센싱노드(SO)가 연결되고, 제 17 NMOS 트랜지스터(N17)의 게이트에는 제어신호(CLCH)가 입력된다.The sixteenth and seventeenth NMOS transistors N16 and N17 are connected in series between a node QAb and the ground, a sensing node SO is connected to a gate of the sixteenth NMOS transistor N16, and a seventeenth NMOS transistor ( The control signal CLCH is input to the gate of N17.

상기한 구성을 갖는 본 발명의 실시 예에 따른 프로그램 검증 동작에 따른 각 제어신호의 타이밍도가 다음과 같다.A timing diagram of each control signal according to the program verifying operation according to the exemplary embodiment of the present invention having the above configuration is as follows.

도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 동작 타이밍도이고, 도 3b는 본 발명의 실시 예에 따른 프로그램 셀의 센싱 동작 타이밍도이고, 도 3c는 본 발명의 실시 예에 따른 소거셀이 센싱 동작 타이밍도이다.3A is an operation timing diagram of a flash memory device according to an embodiment of the present invention, FIG. 3B is a sensing operation timing diagram of a program cell according to an embodiment of the present invention, and FIG. 3C is an erase cell according to an embodiment of the present invention. This is a sensing operation timing diagram.

상기 도 3a 내지 도 3c의 타이밍도와 상기 도 2b 및 도 2c를 참조하여 상세한 동작을 설명하면 다음과 같다. 이때 불휘발성 메모리 소자의 프로그램 검증 동작과, 데이터 독출 동작은 워드라인에 인가되는 전압의 차이는 있으나 유사하게 수행되므로 데이터 독출에 대한 동작은 별도로 하지 않기로 한다.A detailed operation will be described with reference to the timing diagrams of FIGS. 3A to 3C and FIGS. 2B and 2C as follows. In this case, the program verifying operation and the data reading operation of the nonvolatile memory device have a difference in voltage applied to the word line, but are similarly performed.

먼저 이븐 비트라인(BLe)을 선택하여 메모리 셀(C)을 프로그램한다.First, the even bit line BLe is selected to program the memory cell C.

그리고 프로그램 검증을 위해서 도 3a에 나타난 바와 같이 제어신호가 인가된다. 먼저 이븐 비트라인(BLe)을 선택하고, 검증을 위해 셀 스트링(211)의 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)를 턴오프 하기 위한 DSL, SSL 신호를 인가하고, 검증을 하지 않는 비선택 워드라인에는 패스전압을 인가하여 셀들을 턴 온 시킨다.And a control signal is applied as shown in Figure 3a for the program verification. First select the even bit line (BLe), apply a DSL, SSL signal for turning off the drain select transistor (DST) and the source select transistor (SST) of the cell string 211 for verification, and does not verify The pass voltage is applied to the unselected word line to turn on the cells.

또한 검증을 위한 선택된 워드라인에 검증 전압들 중 가장 높은 전압을 인가 한다. 즉, 본 발명의 실시 예에서 2비트 멀티 레벨 셀에 대해 동작 하는 경우 가장 높은 드레솔드 전압을 가지는 [01] 상태의 검증을 위해 설정되는 전압을 인가한다.In addition, the highest voltage among the verification voltages is applied to the selected word line for verification. That is, in the embodiment of the present invention, when operating for a 2-bit multi-level cell, a voltage set for verifying a state having the highest threshold voltage is applied.

좀 더 자세히, 예를 들어 [11], [10], [00], [01]의 4가지 문턱전압 분포를 가지는 멀티 레벨 셀들에 대해 모든 셀들은 프로그램되었을 때 전압(Vp) 보다 낮은 문턱전압을 갖는다고 가정한다. 따라서 본 발명의 실시 예에 따라 선택되는 제 1 셀(C0)에는 전압(Vp)이 인가된다. 상기와 같이 전압(Vp)을 선택된 워드라인에 인가하는 이유는 페이지 단위로 프로그램 및 검증을 수행하는 플래시 메모리 소자의 특성에 의해 선택된 워드라인에 인가되는 전압 레벨이 너무 낮으면 높은 문턱전압 분포를 가지는 셀들은 턴 온 되지 않는 경우가 발생하며, 이러한 경우 본 발명의 실시 예에 따른 비트라인의 프로차지가 어려운 문제가 발생하기 때문이다. 따라서 가장 높은 문턱전압 분포를 가지는 셀도 턴온이 될 수 있도록 하기 위함이다.In more detail, for multi-level cells with four threshold voltage distributions, for example [11], [10], [00], and [01], all cells have a threshold voltage lower than the voltage Vp when programmed. Suppose you have Therefore, the voltage Vp is applied to the first cell C0 selected according to the exemplary embodiment of the present invention. The reason why the voltage Vp is applied to the selected word line as described above is that if the voltage level applied to the selected word line is too low, the threshold voltage distribution is high. This is because the cells may not be turned on. In this case, it is difficult to procharge the bit line according to an embodiment of the present invention. Therefore, the cell having the highest threshold voltage distribution can be turned on.

이후에 프로그램 검증 동작에 따라 공통 소오스 라인(SL)을 통해 전원전압(Vcc)이 입력된다. 공통 소오스 라인(SL)으로 입력되는 전원전압(Vcc)은 메모리 셀(C)의 프로그램 상태에 따라 이븐 비트라인(BLe)에 프리차지된다.Thereafter, the power supply voltage Vcc is input through the common source line SL according to the program verifying operation. The power supply voltage Vcc input to the common source line SL is precharged to the even bit line BLe according to the program state of the memory cell C.

즉, 전원전압(Vcc)에서 메모리 셀(C)의 문턱전압만큼 낮아진 전압이 이븐 비트라인(BLe)에 프리차지된다.That is, a voltage lowered from the power supply voltage Vcc by the threshold voltage of the memory cell C is precharged to the even bit line BLe.

그리고 페이지 버퍼부(221)의 제 1 NMOS 트랜지스터(N1)를 턴 온 하여 센싱 노드(SO)와 이븐 비트라인(BLe)을 연결한다. 센싱노드(SO)와 이븐 비트라인(BLe)을 연결하면 메모리 셀(C)의 프로그램 상태에 따라 센싱노드(SO)로 전달되는 비트라인의 전압 레벨이 달라진다.The first NMOS transistor N1 of the page buffer unit 221 is turned on to connect the sensing node SO and the even bit line BLe. When the sensing node SO is connected to the even bit line BLe, the voltage level of the bit line transferred to the sensing node SO varies according to the program state of the memory cell C. FIG.

그리고 페이지 버퍼 회로의 초기화를 수행한다. 이를 위해 리셋 제어신호(MRST)와 세팅 제어신호(CSET)가 하이 레벨로 입력되어 제 8 NMOS 트랜지스터(N8)와 제 12 NMOS 트랜지스터(N12)를 턴온 시킨다. 제 8 NMOS 트랜지스터(N8)가 턴 온 되면, 노드(QB)가 접지노드와 연결되어 로우레벨이 된다. 그리고 제 2 PMOS 트랜지스터(P2)가 턴 온 되어 검증신호(nWDO)가 출력된다. 또한 제 12 NMOS 트랜지스터(N12)가 턴 온 되면 노드(QA)는 접지노드에 연결되어 로우 레벨로 초기화된다. 그리고 노드(QAb)는 하이 레벨이 된다.And the page buffer circuit is initialized. To this end, the reset control signal MRST and the setting control signal CSET are input at a high level to turn on the eighth NMOS transistor N8 and the twelfth NMOS transistor N12. When the eighth NMOS transistor N8 is turned on, the node QB is connected to the ground node to a low level. The second PMOS transistor P2 is turned on to output the verification signal nWDO. In addition, when the twelfth NMOS transistor N12 is turned on, the node QA is connected to the ground node and initialized to a low level. Node QAb is at a high level.

그리고 프리차지 제어신호(PRECHb)를 로우 레벨로 입력하여 제 1 PMOS 트랜지스터(P1)를 턴 온 시킴으로써, 센싱노드(SO)를 하이 레벨로 프리차지한다. The sensing node SO is precharged to a high level by inputting the precharge control signal PRECHb to a low level to turn on the first PMOS transistor P1.

이후에 비트라인 선택 신호(BSLe)가 인가되어 이븐 비트라인(BLe)과 센싱 노드(SO)가 연결된다. 만약 메모리 셀(C)이 높은 문턱전압을 갖도록 프로그램되었다면, 센싱노드(SO)로 전달되는 전압 레벨은 거의 '0'의 논리레벨을 가지게 되고, 메모리 셀(C)이 소거셀이라면 센싱 센싱노드(SO)에 전달되는 전압 레벨은 '1'의 논리 레벨을 갖게 된다. Thereafter, the bit line selection signal BSLe is applied to connect the even bit line BLe and the sensing node SO. If the memory cell C is programmed to have a high threshold voltage, the voltage level transferred to the sensing node SO has a logic level of '0', and if the memory cell C is an erase cell, the sensing sensing node ( The voltage level delivered to SO) will have a logic level of '1'.

만약 메모리 셀(C)이 프로그램된 셀인 경우의 페이지 버퍼의 동작은 도 3b의 제어신호 인가에 따라 다음과 같이 수행된다.If the memory cell C is a programmed cell, the operation of the page buffer is performed as follows according to the application of the control signal of FIG. 3B.

먼저 메모리 셀(C)이 프로그램된 된 경우 센싱 노드(SO)는 거의 '0'의 논리 레벨을 갖는다. 따라서 제 16 NMOS 트랜지스터(N16)는 턴오프 상태를 유지한다. 따라서 센싱노드를 읽기 위해 제어신호(CLCH)를 하이 레벨로 입력하여 제 17 NMOS 트랜지스터(N17)를 턴 온 하여도 제 16 NMOS 트랜지스터(N16)는 턴오프 상태이므로 노드(QAb)는 하이 레벨로 유지된다.First, when the memory cell C is programmed, the sensing node SO has a logic level of almost '0'. Therefore, the sixteenth NMOS transistor N16 maintains a turn off state. Therefore, even when the control signal CLCH is input to the high level to read the sensing node, even when the seventeenth NMOS transistor N17 is turned on, the node QAb is maintained at the high level because the sixteenth NMOS transistor N16 is turned off. do.

그리고 제 2 프로그램 제어신호(PDUMP)를 하이 레벨로 입력하면, 노드(QAb)의 하이 레벨 상태가 센싱노드(SO)를 통해 제 6 NMOS 트랜지스터(N6)의 게이트에 입력된다. 따라서 제 6 NMOS 트랜지스터(N6)는 턴 온 된다.When the second program control signal PDUMP is input at the high level, the high level state of the node QAb is input to the gate of the sixth NMOS transistor N6 through the sensing node SO. Therefore, the sixth NMOS transistor N6 is turned on.

이후에 제어신호(MLCH)를 하이 레벨로 입력하여 제 7 NMOS 트랜지스터(N7)를 턴 온 하면, 노드(QBb)는 접지 노드와 연결되어 로우 레벨이 되고, 노드(QB)는 하이 레벨이 된다. 노드(QB)가 하이 레벨이면 제 2 PMOS 트랜지스터(P2)는 턴오프 된다. 따라서 검증신호(nWDO)가 출력되지 않기 때문에 프로그램이 된 것으로 판단할 수 있다.Subsequently, when the control signal MLCH is input to the high level to turn on the seventh NMOS transistor N7, the node QBb is connected to the ground node to be at the low level, and the node QB is at the high level. When the node QB is at the high level, the second PMOS transistor P2 is turned off. Therefore, since the verification signal nWDO is not output, it can be determined that the program has been performed.

다음으로 메모리 셀(C)이 소거된 셀인 경우의 페이지 버퍼의 동작은 도 3c의 제어신호 인가에 따라 다음과 같이 수행된다.Next, when the memory cell C is an erased cell, the operation of the page buffer is performed as follows according to the application of the control signal of FIG. 3C.

먼저 메모리 셀(C)이 소거된 셀인 경우, 센싱 노드(SO)는 하이 레벨이 된다. 따라서 제 16 NMOS 트랜지스터(N16)는 턴 온 된다. 그리고 제어신호(CLCH)가 하이 레벨로 입력되면 제 17 NMOS 트랜지스터(N17)도 턴 온 된다.First, when the memory cell C is an erased cell, the sensing node SO is at a high level. Therefore, the sixteenth NMOS transistor N16 is turned on. When the control signal CLCH is input at the high level, the seventeenth NMOS transistor N17 is also turned on.

따라서 노드(QAb)는 접지 노드와 연결되어 로우 레벨이 된다. 그리고 제 2 프로그램 제어신호(PDUMP)가 하이레벨로 입력되면, 제 15 NMOS 트랜지스터(N15)가 턴 온 된다.Therefore, node QAb is connected to the ground node to a low level. When the second program control signal PDUMP is input at the high level, the fifteenth NMOS transistor N15 is turned on.

제 15 NMOS 트랜지스터(N15)가 턴 온 되면, 노드(QAb)의 로우 레벨이 제 6 NMOS 트랜지스터(N6)의 게이트에 입력된다. 따라서 제 6 NMOS 트랜지스터(N6)는 턴오프 상태를 유지한다.When the fifteenth NMOS transistor N15 is turned on, the low level of the node QAb is input to the gate of the sixth NMOS transistor N6. Therefore, the sixth NMOS transistor N6 maintains a turn off state.

이후에 제어신호(MLCH)가 입력되면 제 7 NMOS 트랜지스터(N7)가 턴온 된다. 그러나 제 6 NMOS 트랜지스터(N6)가 턴오프 상태이므로, 노드(QBb)는 초기화 시켰던 하이 레벨을 그대로 유지하게 되고, 노드(QB)도 로우 레벨을 유지한다.Thereafter, when the control signal MLCH is input, the seventh NMOS transistor N7 is turned on. However, since the sixth NMOS transistor N6 is turned off, the node QBb maintains the high level initialized, and the node QB maintains the low level.

노드(QB)가 로우 레벨이면 제 2 PMOS 트랜지스터(P2)가 턴 온 되므로, 검증 신호(nWDO)가 계속 출력되고, 소거셀인 것으로 판단할 수 있다.When the node QB is at the low level, since the second PMOS transistor P2 is turned on, the verification signal nWDO may be continuously output and may be determined to be an erase cell.

상기와 같이 공통 소오스 라인을 통해 입력되는 전원전압을 이용하여 메모리 셀의 프로그램 검증을 수행할 때, 센싱 노드(SO)의 상태를 반전하여 래치할 수 있다. 따라서 공통 소오스 라인을 통해 비트라인을 프리차지하는 방법을 이용하는 프로그램 검증과정 또는 데이터를 독출하는 경우에서 일반적인 센싱 노드 레벨이 반전되므로, 별도로 페이지 버퍼의 회로 변경이 없이 이를 반전하여 래치함으로써 데이터 독출과, 검증이 가능하다.As described above, when the program verification of the memory cell is performed using the power supply voltage input through the common source line, the state of the sensing node SO may be inverted and latched. Therefore, the general sensing node level is inverted in a program verification process or a data readout method using a method of precharging a bitline through a common source line. Verification is possible.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a는 SLC 메모리 소자의 셀 분포도이다.1A is a cell distribution diagram of an SLC memory device.

도 1b는 MLC 메모리 소자의 셀 분포도이다.1B is a cell distribution diagram of an MLC memory device.

도 2a는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.2A is a block diagram illustrating a structure of an MLC memory device according to an embodiment of the present invention.

도 2b는 도 2a의 메모리 셀 어레이의 부분 회로도이다.FIG. 2B is a partial circuit diagram of the memory cell array of FIG. 2A.

도 2c는 도 2a의 페이지 버퍼 회로의 상세 회로도이다.FIG. 2C is a detailed circuit diagram of the page buffer circuit of FIG. 2A.

도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 동작 타이밍도이다.3A is an operation timing diagram of a flash memory device according to an embodiment of the present invention.

도 3b는 본 발명의 실시 예에 따른 프로그램 셀의 센싱 동작 타이밍도이다.3B is a timing diagram illustrating a sensing operation of a program cell according to an exemplary embodiment of the present invention.

도 3c는 본 발명의 실시 예에 따른 소거셀이 센싱 동작 타이밍도이다.3C is a timing diagram of an erase cell sensing operation according to an exemplary embodiment of the present invention.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

200 : 플래시 메모리 소자 210 : 메모리 셀 어레이200: flash memory device 210: memory cell array

220 : 페이지 버퍼부 230 : Y 디코더220: page buffer unit 230: Y decoder

240 : X 디코더 250 : 전압 제공부240: X decoder 250: voltage providing unit

260 : 제어부260 control unit

Claims (12)

메모리 셀들의 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 선택된 메모리 셀의 프로그램 정도에 따라 비트라인에 프리차지 되도록 하는 단계;Inputting a positive voltage through a common source line of the cell strings of the memory cells to precharge the bit line according to a program degree of the selected memory cell; 상기 비트라인의 전압 레벨에 따라 변경되는 센싱노드의 전압 레벨에 따른 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및Storing data according to a voltage level of a sensing node changed according to the voltage level of the bit line, into a first latch of a page buffer; And 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 제 2 래치로 전달하는 단계Transferring data stored in the first latch to the second latch through the sensing node; 를 포함하는 불휘발성 메모리 소자의 동작 방법.Method of operating a nonvolatile memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 선택된 메모리 셀이 연결되는 워드라인에 인가되는 전압에 대하여, 상기 메모리 셀이 턴 오프 상태인 경우, 상기 센싱노드가 로우 레벨로 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.And a sensing node is changed to a low level when the memory cell is turned off with respect to a voltage applied to a word line to which the selected memory cell is connected. 제 1항에 있어서,The method of claim 1, 상기 비트라인의 프리차지를 수행하는 단계는,The precharging of the bit line may include: 상기 선택된 메모리 셀이 연결되는 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인이 상기 선택된 메모 리 셀의 프로그램 상태에 따라 전압 변경되도록 하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.A first voltage is applied to a word line to which the selected memory cell is connected, and a pass voltage is applied to an unselected word line so that each bit line is changed in voltage according to a program state of the selected memory cell. A method of operating a nonvolatile memory device. 제 1항에 있어서,The method of claim 1, 상기 센싱노드의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치는 디스에이블 상태이고 상기 선택된 워드라인의 프로그램 상태와 반대의 데이터가 상기 제 1 래치에 저장되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.And storing data according to the voltage level of the sensing node in the first latch is characterized in that the second latch is in a disabled state and data opposite to a program state of the selected word line is stored in the first latch. A method of operating a nonvolatile memory device. 제 1항에 있어서,The method of claim 1, 상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시킨 후, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하여 상기 선택된 메모리 셀의 프로그램 상태에 따른 데이터가 상기 제 2 래치에 저장되도록 하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.The transferring of data stored in the first latch to the second latch may include enabling the second latch, and then transferring the data stored in the first latch to the second latch through the sensing node to the selected memory. And storing data according to a program state of a cell in the second latch. 메모리 셀들의 셀 스트링들의 공통 소오스 라인을 통해 양의 전압을 입력하여 프로그램을 수행한 메모리 셀의 프로그램 정도에 따라 비트라인을 프리차지하고, 비트라인 전압을 상기 메모리 셀에 저장된 데이터 상태에 따라 변경시키는 단계;Inputting a positive voltage through a common source line of the cell strings of the memory cells to precharge the bit line according to the program degree of the memory cell where the program is performed, and changing the bit line voltage according to the data state stored in the memory cell ; 상기 비트라인의 전압 레벨에 따른 데이터를 페이지 버퍼의 제 1 래치로 저장하는 단계; 및Storing data according to the voltage level of the bit line into a first latch of a page buffer; And 상기 제 1 래치에 저장된 데이터를 제 2 래치로 전달한 후, 상기 제 2 래치로 전달된 데이터 상태에 따른 검증신호를 출력하는 단계Outputting a verification signal according to the data state transferred to the second latch after transferring the data stored in the first latch to the second latch; 를 포함하는 불휘발성 메모리 소자의 동작 방법.Method of operating a nonvolatile memory device comprising a. 제 6항에 있어서,The method of claim 6, 상기 메모리 셀이 프로그램된 경우,When the memory cell is programmed, 상기 센싱 노드가 로우 레벨로 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.And the sensing node is changed to a low level. 제 6항에 있어서,The method of claim 6, 상기 비트라인의 프리차지를 수행하는 단계는,The precharging of the bit line may include: 상기 메모리 소자의 멀티 레벨 셀들에 프로그램을 수행하는 단계;Performing a program on the multi-level cells of the memory device; 프로그램 검증을 위해 상기 멀티 레벨 셀들이 연결되는 셀 스트링에 공통 연결되는 공통 소오스 라인에 양의 전압을 입력하는 단계; 및Inputting a positive voltage to a common source line commonly connected to a cell string to which the multi-level cells are connected for program verification; And 상기 멀티 레벨 셀들의 셀 스트링들에 교차되어 연결되는 다수의 워드라인들 중 선택된 워드라인에 제 1 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하여 각각의 비트라인을 프리차지시키는 단계Precharging each bit line by applying a first voltage to a selected word line among a plurality of word lines cross-connected to cell strings of the multi-level cells, and applying a pass voltage to an unselected word line 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.Operating method of a nonvolatile memory device comprising a. 제 6항에 있어서,The method of claim 6, 상기 프리차지된 비트라인에 연결하는 센싱 노드는 하이 레벨로 프리차지 상태인 것을 특징으로 하는 플래시 메모리 소자의 프로그램 검증 방법.And a sensing node connected to the precharged bit line is in a precharge state at a high level. 제 6항에 있어서,The method of claim 6, 상기 센싱 노드의 데이터를 래치하기 전에 상기 페이지 버퍼의 제 1 및 제 2 래치를 초기화하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.And first and second latches of the page buffer are initialized before the data of the sensing node is latched. 제 6항에 있어서,The method of claim 6, 상기 비트라인의 전압 레벨에 따른 데이터를 상기 제 1 래치에 저장하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 비트라인의 전압 레벨에 반대되는 논리 레벨을 갖는 데이터로 상기 제 1 래치에 저장하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.Storing data in the first latch according to the voltage level of the bit line may include enabling the second latch and storing data in the first latch as data having a logic level opposite to the voltage level of the bit line. A method of operating a nonvolatile memory device, characterized in that. 제 11항에 있어서,The method of claim 11, 상기 제 1 래치에 저장된 데이터를 상기 제 2 래치로 전달하는 것은, 상기 제 2 래치를 인에이블 시키고, 상기 제 1 래치에 저장된 데이터를 상기 센싱노드를 통해서 상기 제 2 래치로 전달하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.Delivering data stored in the first latch to the second latch enables the second latch and transfers the data stored in the first latch to the second latch through the sensing node. Method of operation of a nonvolatile memory device.

Images