KR20090015731A - Substrate used manufacturing of semiconductor pacakge - Google Patents

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Abstract

A strip level substrate for a semiconductor package is provided to improve a packaging process by preventing a bend of a substrate and increasing strength of the substrate using metal dummy patterns. A strip level substrate(200) includes a plurality of unit level substrates(260) which are arranged in a matrix type. A dummy pattern(270) is formed on the strip level substrate to prevent a bend from being generated at an outer ring of the unit level substrate.

Description

반도체 패키지 제조용 스트립 레벨 기판{Substrate used manufacturing of semiconductor pacakge}Substrate used manufacturing of semiconductor pacakge

본 발명은 반도체 패키지 제조용 스트립 기판에 관한 것으로서, 보다 상세하게는, 반도체 패키지 형성 공정의 작업성을 개선시킬 수 있는 반도체 패키지 제조용 스트립 레벨 기판에 관한 것이다.The present invention relates to a strip substrate for manufacturing a semiconductor package, and more particularly, to a strip level substrate for manufacturing a semiconductor package that can improve the workability of the semiconductor package forming process.

전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 또한, 컴퓨터의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만 패키지는 소형화되는 경향으로 연구되고 있음에 따라 반도체 패키지의 전체 높이를 낮추기 위한 여러 가지 기술들이 제안·연구되고 있다. As electrical and electronic products are getting higher performance and electronic devices are lighter and shorter, the high density and high mounting of the package, which is a key element, is becoming an important problem. In addition, in the case of computers, as the storage capacity increases, the chip capacity increases, such as a large amount of random access memory (RAM) and flash memory (Flash memory), but as the package is becoming smaller, the overall height of the semiconductor package is being studied. Various techniques for lowering the number have been proposed and studied.

최근에는, 반도체 패키지를 구성하는 반도체 칩 등의 두께를 낮추는 방법 외에 반도체 패키지를 구성하는 기판의 두께를 줄이는 연구가 진행되고 있다.Recently, research has been conducted to reduce the thickness of the substrate constituting the semiconductor package in addition to the method of reducing the thickness of the semiconductor chip constituting the semiconductor package.

일반적으로, 반도체 패키지를 형성하기 위하여 사용되는 기판은 내부에 에폭시(Epoxy)와 같은 고분자 물질과 유리 섬유(Glass fiber)가 혼합된 형태의 코 아(Core)와 상기 코아 내부 및 상하부에 형성되는 도전층으로 이루어진다. In general, a substrate used to form a semiconductor package includes a core in which a polymer material such as epoxy and glass fiber are mixed, and a conductive formed in and inside the core. Consists of layers.

도 1은 종래 반도체 패키지용 기판을 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional semiconductor package substrate.

도시된 바와 같이, 기판(100)은 코아(110)와 상기 코아(110)의 내부 및 상하부에 형성된 도전층(120) 및 패드로 사용되는 상기 도전층(120)의 일부분을 노출시키는 솔더마스크(130)로 이루어진다. As shown, the substrate 100 is a solder mask for exposing the core 110 and a portion of the conductive layer 120 to be used as a pad and the conductive layer 120 formed on and inside the core 110 and the pad ( 130).

상기 고분자 물질 및 유리 섬유로 이루어진 코아(110)의 상부에는 기판(100)의 단면 또는 양면을 덮어 도전체 패턴을 형성하기 위한 구리 포일(Cu foil : 112)과 도금된 구리막(114)이 형성되어 있다. A copper foil (Cu foil) 112 and a plated copper film 114 are formed on the core 110 formed of the polymer material and glass fiber to form a conductor pattern by covering one or both surfaces of the substrate 100. It is.

상기 기판(100)의 상면에는 상기 솔더마스크(130)에 의해 구획되어 반도체 칩(미도시)과 전기적으로 연결되는 본드 핑거(140)가 형성되며, 상기 본드 핑거(140) 부분은 반도체 칩(미도시)과의 용이한 전기적인 연결을 위하여 상기 구리막(114) 상에 니켈(Ni) 및 금(Au)으로 이루어진 제1 및 제2금속층(116, 118)이 형성된다. A bond finger 140 is formed on the upper surface of the substrate 100 to be electrically connected to a semiconductor chip (not shown) by the solder mask 130, and the bond finger 140 is formed of a semiconductor chip (not shown). The first and second metal layers 116 and 118 made of nickel (Ni) and gold (Au) are formed on the copper film 114 to facilitate electrical connection with the metal sheet.

한편, 낮은 높이의 반도체 패키지를 구현하기 위해 기판의 두께를 줄이기 위해서는 상기 코아의 두께를 줄여야 한다.Meanwhile, in order to reduce the thickness of the substrate in order to implement a low height semiconductor package, the thickness of the core should be reduced.

그러나, 상기 코아의 두께를 일정 수준 이상으로 줄이게 되면 상기 기판의 기계적 강도가 부족하게 되어 반도체 칩의 에셈블리(Assembly) 공정을 포함한 반도체 패키지 공정에서 기판의 취급 문제(Handling)가 발생하고, 이에 따라, 반도체 패키지 공정의 작업성이 떨어지게 된다. However, if the thickness of the core is reduced to a predetermined level or more, the mechanical strength of the substrate is insufficient, and thus handling of the substrate occurs in a semiconductor package process including an assembly process of a semiconductor chip. As a result, the workability of the semiconductor package process becomes poor.

본 발명은 반도체 패키지 형성 공정의 작업성을 개선시킬 수 있는 반도체 패키지 제조용 기판을 제공한다.The present invention provides a substrate for manufacturing a semiconductor package that can improve the workability of the semiconductor package forming process.

본 발명에 따른 반도체 패키지 제조용 스트립 레벨 기판은, 다수의 유니트 레벨 기판이 매트릭스로 배열된 반도체 패키지 제조용 스트립 레벨 기판에 있어서, 상기 유니트 레벨 기판 형성 영역의 외곽에 휨을 방지하기 위한 더미 패턴이 구비된 것을 특징으로 한다.In the strip level substrate for semiconductor package manufacturing according to the present invention, a strip level substrate for manufacturing a semiconductor package in which a plurality of unit level substrates are arranged in a matrix, wherein a dummy pattern for preventing warpage is provided on the periphery of the unit level substrate forming region. It features.

상기 더미 패턴은 사진틀 형상으로 형성된 것을 특징으로 한다.The dummy pattern is formed in the shape of a picture frame.

상기 더미 패턴은 유니트 레벨 기판 형성 영역 외곽의 일측 양쪽 또는 타측 양쪽에 형성된 것을 특징으로 한다.The dummy pattern may be formed on one side or both sides of the outside of the unit level substrate forming region.

상기 더미 패턴은 상면 또는 하면 중 어느 일면에 형성되거나 양면에 형성된 것을 특징으로 한다.The dummy pattern may be formed on one or both surfaces of an upper surface and a lower surface.

상기 더미 패턴은 50 ∼ 150㎛의 두께로 형성된 것을 특징으로 한다.The dummy pattern is characterized in that formed in a thickness of 50 ~ 150㎛.

상기 더미 패턴은 니켈(Ni), 철(Fe), 구리(Cu), 알루미늄(Al) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 형성된 것을 특징으로 한다.The dummy pattern may be formed of any one of nickel (Ni), iron (Fe), copper (Cu), and aluminum (Al), or may be formed of any one of these alloys.

본 발명은 얇은 두께를 갖는 스트립 레벨 기판의 가장자리에 금속 물질로 이루어진 더미 패턴을 형성하여 기판의 강도를 높임으로써 기판이 휨 발생을 방지할 수 있어 반도체 패키지 공정 중 발생하는 기판의 취급 문제(Handling issue)를 방 지할 수 있고, 이에 따라, 반도체 패키지 공정의 작업성을 개선할 수 있다.The present invention provides a dummy pattern made of a metal material on the edge of a strip-level substrate having a thin thickness to increase the strength of the substrate, thereby preventing the substrate from warping, and thus handling the substrate during the semiconductor package process. ), Thereby improving the workability of the semiconductor package process.

또한, 상기 더미 패턴은 니켈(Ni)과 같은 단가가 저렴한 금속 물질을 사용하여 형성할 수 있어 종래 기판의 제작 비용에 대비하여 높은 추가 비용의 부담 없으며, 특별한 공정의 추가 없이 두께가 얇고 강도가 높은 기판을 제조할 수 있다.In addition, since the dummy pattern may be formed using a metal material having a low cost such as nickel (Ni), there is no burden of high additional costs in comparison with the manufacturing cost of the conventional substrate, and the thickness is high and the strength is high without the addition of a special process. Substrates can be prepared.

본 발명은 두께가 줄어든 반도체 패키지를 구현하기 위하여 다수의 유니트 레벨 기판을 포함하는 스트립 레벨 기판의 두께를 줄일 경우에 발생하는 기판의 휨을 방지하기 기판의 기계적 강도를 개선하기 위해 다수의 유니트 레벨 기판 형성 영역 외곽, 즉, 스트립 레벨 기판의 가장자리 부분에 더미 패턴을 형성하여 상기 기판의 휨을 방지한다. The present invention provides a plurality of unit level substrates to improve the mechanical strength of the substrate to prevent warpage of the substrate that occurs when the thickness of the strip level substrate including the plurality of unit level substrates to reduce the thickness of the semiconductor package is implemented. Dummy patterns are formed outside the region, ie, at the edge of the strip level substrate, to prevent warpage of the substrate.

자세하게, 본 발명은 두께가 줄어들어 발생하는 기판의 기계적 강도 약화로 기판에 휨이 발생하는 것을 방지하기 위하여 스트립 레벨 기판의 가장자리의 일측 양쪽 또는 타측 양쪽에 더미 패턴을 형성하거나 사진틀 형태로 금속 물질로 이루어진 더미 패턴을 형성한다. In detail, the present invention forms a dummy pattern on one side or both sides of the edge of the strip-level substrate or made of a metallic material in the form of a picture frame in order to prevent warpage of the substrate due to the weakening of the mechanical strength of the substrate caused by the reduced thickness. Form a dummy pattern.

따라서, 상기 더미 패턴으로 인하여 기판의 강도가 높아져 기판이 휨 발생을 방지할 수 있어 반도체 공정 중 발생하는 기판의 취급 문제(Handling issue)를 방지할 수 있고, 이에 따라, 반도체 패키지 공정의 작업성을 개선할 수 있다.Therefore, the strength of the substrate increases due to the dummy pattern, thereby preventing warpage of the substrate, thereby preventing handling issues of the substrate during the semiconductor process. Accordingly, workability of the semiconductor package process can be prevented. It can be improved.

또한, 상기 더미 패턴은 니켈(Ni)과 같은 단가가 저렴한 금속 물질을 사용하여 형성할 수 있어 종래 기판의 제작 비용에 대비하여 높은 추가 비용의 부담 없으며, 특별한 공정의 추가 없이 두께가 얇고 강도가 높은 기판을 제조할 수 있다.In addition, since the dummy pattern may be formed using a metal material having a low cost such as nickel (Ni), there is no burden of high additional costs in comparison with the manufacturing cost of the conventional substrate, and the thickness is high and the strength is high without the addition of a special process. Substrates can be prepared.

이하에서는, 본 발명의 실시예에 따른 반도체 패키지 제조용 스트립 레벨 기판을 상세히 설명하도록 한다. Hereinafter, a strip level substrate for manufacturing a semiconductor package according to an embodiment of the present invention will be described in detail.

도 2a는 본 발명의 실시예에 따른 반도체 패키지 제조용 스트립 레벨 기판을 도시한 평면도이고, 도 2b는 도 2a의 A-A' 부분을 절단한 단면도이다. FIG. 2A is a plan view illustrating a strip level substrate for manufacturing a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A.

도 2a 및 도 2b를 참조하면, 고분자 물질 및 유리 섬유로 이루어진 코아(210) 및 상기 코아(210)의 내부 및 상하면에 구리 포일(212)과 구리막(214)이 형성된 스트립 레벨 기판(200)의 가장 자리 부분, 즉, 유니트 레벨 기판(260) 형성 영의 외곽에 사진틀 형상으로 더미 패턴(270)이 형성되어 있다. 2A and 2B, a strip level substrate 200 in which a core 210 made of a polymer material and glass fiber and a copper foil 212 and a copper film 214 are formed on the inner and upper and lower surfaces of the core 210. The dummy pattern 270 is formed in the shape of a picture frame at the edge of the edge, that is, outside the unit level substrate 260.

상기 더미 패턴(270)은 상기 스트립 레벨 기판(200)이 강도를 가질 수 있을 정도인 50 ∼ 150㎛의 두께로 형성되며, 상기 더미 패턴(270)은 니켈(Ni), 철(Fe), 구리(Cu), 알루미늄(Al) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 형성된다. The dummy pattern 270 is formed to a thickness of 50 to 150 μm, which is sufficient to have the strength of the strip level substrate 200, and the dummy pattern 270 is formed of nickel (Ni), iron (Fe), and copper. (Cu), aluminum (Al), or any one of these alloys.

상기 더미 패턴(270)은 상기 스트립 레벨 기판(200)의 상하부에 각각 형성되거나 또는 상하부에 함께 형성된다. The dummy patterns 270 are formed on upper and lower portions of the strip level substrate 200, or are formed together on upper and lower portions.

한편, 본 발명의 실시예에 따른 더미 패턴이 형성된 스트립 레벨 기판은 다음의 도 3a 내지 도 3b의 방법으로 형성된다.Meanwhile, the strip level substrate having the dummy pattern according to the embodiment of the present invention is formed by the method of FIGS. 3A to 3B.

도 3a를 참조하면, 도 2a에 도시된 바와 같이 스트립 레벨 기판을 A-A'로 절단 단면을 기준으로, 고분자 물질 및 유리 섬유로 이루어진 코아(310)와 상기 코아(310)의 상하면에 구리 포일(312) 및 구리막(314)이 형성되고, 다수의 유니트 레벨 기판(360)이 매트릭스 형태로 배열된 스트립 레벨 기판(300)의 가장 자리 부분, 즉, 유니트 레벨 기판(360) 형성 영역 외곽의 더미 패턴 형성 영역의 상기 구리막(314)이 노출되도록 마스크패턴(미도시)을 형성한다.Referring to FIG. 3A, as shown in FIG. 2A, a core 310 made of a polymer material and glass fibers and a copper foil on upper and lower surfaces of the core 310 are formed based on a cross-section of the strip-level substrate cut into AA ′. 312 and a copper film 314 are formed, and the edge portion of the strip level substrate 300 in which a plurality of unit level substrates 360 are arranged in a matrix form, that is, outside the unit level substrate 360 formation region A mask pattern (not shown) is formed to expose the copper film 314 in the dummy pattern formation region.

그런 다음, 상기 스트립 레벨 기판(200)에 니켈(Ni), 철(Fe), 구리(Cu), 알루미늄(Al) 중 어느 하나 또는 이들 중 어느 하나의 합금으로 이루어진 물질을 사용하여 도금 공정을 수행하여 상기 노출된 구리막(216) 상에 더미 패턴을 형성한 후, 상기 마스크패턴을 제거한다. Then, a plating process is performed on the strip level substrate 200 using a material made of any one of nickel (Ni), iron (Fe), copper (Cu), aluminum (Al), or an alloy of any one of them. By forming a dummy pattern on the exposed copper film 216, the mask pattern is removed.

이후, 상기 스트립 레벨 기판(200) 상하면 각각에 반도체 칩 및 외부접속단자와 연결되는 본드 핑거 및 볼랜드를 형성하기 위하여 솔더마스크(330)를 형성한다. 이때, 상기 더미 패턴은 후속에서 수행되는 본드 핑거 상의 금속막 형성 공정을 위하여 상기 솔더마스크(330)로 덮여진다. Subsequently, a solder mask 330 is formed on upper and lower surfaces of the strip level substrate 200 to form bond fingers and ball lands connected to the semiconductor chip and external connection terminals. In this case, the dummy pattern is covered with the solder mask 330 for a metal film forming process on a bond finger which is subsequently performed.

아울러, 도 4a 및 도 4b에 도시된 바와 같이, 본 발명이 실시예에 따라 스트립 레벨 기판 상에 형성되는 더미 패턴은 필요에 따라 유니트 레벨 기판 형성 영역 외곽의 일측 양쪽 또는 타측 양쪽에 각각 형성된다. In addition, as shown in Figures 4a and 4b, according to the embodiment of the present invention, the dummy pattern formed on the strip level substrate is formed on both sides of one side or the other side of the outer periphery of the unit level substrate formation area as needed.

이와 같이, 얇은 두께를 갖는 스트립 레벨 기판의 가장자리에 금속 물질로 이루어진 더미 패턴을 형성함으로써 기판의 강도가 높아져 기판이 휨 발생을 방지할 수 있어 반도체 공정 중 발생하는 기판의 취급 문제(Handling issue)를 방지할 수 있고, 이에 따라, 반도체 패키지 공정의 작업성을 개선할 수 있다.As such, by forming a dummy pattern made of a metallic material at the edge of the thin strip-level substrate, the strength of the substrate can be increased to prevent the substrate from warping, thereby eliminating the handling issue of the substrate during the semiconductor process. This can be prevented, thereby improving the workability of the semiconductor package process.

또한, 상기 더미 패턴은 니켈(Ni)과 같은 단가가 저렴한 금속 물질을 사용하여 형성할 수 있어 종래 기판의 제작 비용에 대비하여 높은 추가 비용의 부담 없으며, 특별한 공정의 추가 없이 두께가 얇고 강도가 높은 기판을 제조할 수 있다.In addition, since the dummy pattern may be formed using a metal material having a low cost such as nickel (Ni), there is no burden of high additional costs in comparison with the manufacturing cost of the conventional substrate, and the thickness is high and the strength is high without the addition of a special process. Substrates can be prepared.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래 반도체 패키지용 기판을 설명하기 위하여 도시한 단면도.1 is a cross-sectional view illustrating a conventional semiconductor package substrate.

도 2a는 본 발명의 일 실시예에 따른 반도체 패키지 제조용 스트립 레벨 기판을 도시한 평면도.Figure 2a is a plan view showing a strip level substrate for manufacturing a semiconductor package according to an embodiment of the present invention.

도 2b는 도 2a의 A-A' 부분을 절단한 단면도.FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A; FIG.

도 3은 본 발명의 실시예에 따른 더미 패턴이 형성된 스트립 레벨 기판의 제조 방법을 설명하기 위하여 도시한 도면.3 is a view for explaining a method of manufacturing a strip-level substrate with a dummy pattern according to an embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 스트립 레벨 기판을 도시한 평면도.4A and 4B are plan views illustrating strip level substrates for manufacturing a semiconductor package according to another exemplary embodiment of the present invention.

Claims (6)

다수의 유니트 레벨 기판이 매트릭스로 배열된 반도체 패키지 제조용 스트립 레벨 기판에 있어서, A strip level substrate for manufacturing a semiconductor package in which a plurality of unit level substrates are arranged in a matrix, 상기 유니트 레벨 기판 형성 영역의 외곽에 휨을 방지하기 위한 더미 패턴이 구비된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.Strip level substrate for manufacturing a semiconductor package, characterized in that the dummy pattern for preventing the warp is provided on the periphery of the unit level substrate forming region. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 사진틀 형상으로 형성된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.The dummy pattern is a strip-level substrate for manufacturing a semiconductor package, characterized in that formed in the shape of a picture frame. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 유니트 레벨 기판 형성 영역 외곽의 일측 양쪽 또는 타측 양쪽에 형성된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.The dummy pattern is formed on one side or both sides of the outer periphery of the unit level substrate forming region, strip level substrate for manufacturing a semiconductor package. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 상면 또는 하면 중 어느 일면에 형성되거나 양면에 형성된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.The dummy pattern is a strip level substrate for manufacturing a semiconductor package, characterized in that formed on either side of the upper surface or the lower surface or formed on both sides. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 50 ∼ 150㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.The dummy pattern is a strip level substrate for manufacturing a semiconductor package, characterized in that formed in a thickness of 50 ~ 150㎛. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 니켈(Ni), 철(Fe), 구리(Cu), 알루미늄(Al) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 형성된 것을 특징으로 하는 반도체 패키지 제조용 스트립 레벨 기판.The dummy pattern is formed of any one of nickel (Ni), iron (Fe), copper (Cu), aluminum (Al) or a strip level substrate for manufacturing a semiconductor package, characterized in that formed of any one of these alloys.
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