KR20090014583A - Reference voltage generator - Google Patents

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KR20090014583A
KR20090014583A KR1020070078647A KR20070078647A KR20090014583A KR 20090014583 A KR20090014583 A KR 20090014583A KR 1020070078647 A KR1020070078647 A KR 1020070078647A KR 20070078647 A KR20070078647 A KR 20070078647A KR 20090014583 A KR20090014583 A KR 20090014583A
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김태환
곽계달
박경수
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한양대학교 산학협력단
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Abstract

A reference voltage generator is provided to maximize the accuracy and the reliability of the operation at circuit and to reduce the circuit complexity by generating the reference voltage having no concern with the temperature change. A reference voltage generator comprises the first referent voltage generating part and the current compensation part. The first referent voltage generating part is provided with the power source(10) voltage and produces the first reference voltage. The current compensation part generates the compensating current having the temperature - current property curve opposite to the temperature - voltage characteristic curve to the first reference voltage generated from the first referent voltage generating part. The first referent voltage generating part receives the compensating current and corrects the temperature - voltage characteristic curve to the first reference voltage. The first referent voltage generating part outputs the voltage deviation reduced according to the temperature change.

Description

기준 전압 발생기{Reference voltage generator}Reference voltage generator

본 발명은 기준 전압 발생기(Reference voltage generator)에 관한 것으로서, 보다 상세하게는 1차 기준 전압 발생부로부터 생성된 1차 기준 전압에 대한 온도-전압 특성 커브와 반대되는 형태의 온도-전류 특성 커브를 갖는 보상 전류를 이용하여 온도 변화에 따른 출력 기준 전압의 편차를 감소시킨 기준 전압을 출력하는 기준 전압 발생기에 관한 것이다.The present invention relates to a reference voltage generator, and more particularly, to a temperature-current characteristic curve in a form opposite to a temperature-voltage characteristic curve for a primary reference voltage generated from a primary reference voltage generator. It relates to a reference voltage generator for outputting a reference voltage by reducing the deviation of the output reference voltage with the temperature change by using a compensation current having.

기준 전압 발생기는 외부에서 공급되는 전원으로부터 소정 크기의 기준 전압을 발생시키는 전자 회로이다. 이러한 기준 전압 발생기는 디램(DRAM), 플래시 메모리(Flash memory), 고속 DDR 메모리(Double Data Rate SDRAM) 등의 기억 소자, 온도 센서, A/D 컨버터(Analog to Digital converter), D/A 컨버터, CMOS(Complementary Metal Oxide Semiconductor) 집적 회로 등의 다양한 전자 소자, 반도체 소자에 적용된다. 즉, 기준 전압 발생기는 외부로부터 공급된 전원 전압을 상술한 전자 소자 또는 반도체 소자의 구동에 알맞는 크기의 동작 전압(기준 전압)으로 변환하여 해당 전자 소자, 반도체 소자에 제공하는 전원 회로로 이용된 다. 따라서 기준 전압 발생기는 공급되는 외부 전원이나 각종 회로 파라미터들(특히, 동작 온도)의 변화에 독립적으로 일정한 기준 전압을 출력하여야 할 필요가 있다.The reference voltage generator is an electronic circuit that generates a reference voltage of a predetermined magnitude from an externally supplied power source. Such reference voltage generators include memory devices such as DRAM, Flash memory, and Double Data Rate SDRAM, temperature sensors, analog-to-digital converters, D / A converters, The present invention is applied to various electronic devices and semiconductor devices such as a complementary metal oxide semiconductor (CMOS) integrated circuit. That is, the reference voltage generator converts a power supply voltage supplied from the outside into an operating voltage (reference voltage) of a size suitable for driving the above-described electronic device or semiconductor device, and is used as a power supply circuit for providing the electronic device and the semiconductor device. All. Therefore, the reference voltage generator needs to output a constant reference voltage independently of a change in the external power supply or various circuit parameters (in particular, the operating temperature) to be supplied.

그러나 종래 기술에 따른 기준 전압 발생기에 의하면 동작 온도의 증가에 따라 반비례하여 감소하는 CTAT(Complementary to absolute temperature) 성분인 베이스-에미터 전압의 비선형성 현상에 의하여 기준 전압 발생기의 성능(예를 들어, 온도 계수)이 저하되는 문제점이 있었다. 따라서 보다 정확하고 온도에 덜 민감한(즉, 온도 계수가 작은) 기준 전압을 얻기 위해서는 이러한 베이스-에미터 전압의 비선형성 문제를 해결(보상)할 필요가 있다. 그러나 종래 기술에 의하면 CTAT 성분인 베이스-에미터 전압의 비선형성 문제를 보상하기 위한 보상 회로가 복잡하여 기준 전압 발생기의 제작을 위한 설계 및 제작 공정이 복잡해지고, 이와 동시에 설계된 회로의 복잡도에 기인하여 회로 내에서 신호에 대한 에러가 발생할 가능성이 커지는 문제점이 있었다.However, according to the reference voltage generator according to the related art, the performance of the reference voltage generator (for example, due to the nonlinearity of the base-emitter voltage, which is a component to absolute temperature (CTAT) component which decreases in inverse proportion to the increase in operating temperature, There was a problem that the temperature coefficient) is lowered. Therefore, it is necessary to solve (compensate) the nonlinearity problem of these base-emitter voltages in order to obtain a more accurate and less temperature sensitive reference voltage (ie, a smaller temperature coefficient). However, according to the prior art, the compensating circuit for compensating for the nonlinearity of the base-emitter voltage, which is a CTAT component, is complicated, which complicates the design and manufacturing process for the fabrication of the reference voltage generator, and at the same time, due to the complexity of the designed circuit There is a problem in that the probability of an error in a signal in a circuit increases.

따라서, 본 발명은 베이스-에미터 전압의 비선형성 문제를 보상하여 보다 정확한 기준 전압을 발생시킬 수 있는 기준 전압 발생기를 제공한다.Accordingly, the present invention provides a reference voltage generator capable of compensating for the nonlinearity of the base-emitter voltage to generate a more accurate reference voltage.

또한, 본 발명은 온도 변화에 무관하게 일정한 기준 전압을 발생시킴으로써 응용 소자, 회로에서의 동작의 정확성, 신뢰성을 극대화시킬 수 있는 기준 전압 발 생기를 제공한다.In addition, the present invention provides a reference voltage generation capable of maximizing the accuracy and reliability of operation in an application device or a circuit by generating a constant reference voltage regardless of temperature change.

또한, 본 발명은 베이스-에미터 전압의 비선형성 문제를 보상하는 보상 회로를 구성, 설계함에 있어서 보다 회로 복잡도가 낮은 기준 전압 발생기를 제공한다.In addition, the present invention provides a reference voltage generator having a lower circuit complexity in constructing and designing a compensation circuit that compensates for the nonlinearity problem of the base-emitter voltage.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다. Other objects of the present invention will be readily understood through the following description.

본 발명의 일 측면에 따르면, 공급된 전원 전압으로부터 소정의 기준 전압을 발생시키는 기준 전압 발생기에 있어서, 상기 전원 전압을 공급받아 1차 기준 전압을 생성하는 1차 기준 전압 발생부를 포함하되, 상기 1차 기준 전압 발생부로부터 생성된 상기 1차 기준 전압에 대한 온도-전압 특성 커브와 반대되는 형태의 온도-전류 특성 커브를 갖는 보상 전류를 생성하는 전류 보상부를 더 포함하고, 상기 1차 기준 전압 발생부는 상기 보상 전류를 입력받아 상기 1차 기준 전압에 대한 온도-전압 특성 커브를 보상시켜 온도 변화에 따른 전압 편차가 감소된 기준 전압을 출력하는 것을 특징으로 하는 기준 전압 발생기가 제공될 수 있다.According to an aspect of the invention, the reference voltage generator for generating a predetermined reference voltage from the supplied power supply voltage, comprising a primary reference voltage generator for receiving the power supply voltage to generate a primary reference voltage, wherein 1 And a current compensator for generating a compensation current having a temperature-current characteristic curve in a form opposite to the temperature-voltage characteristic curve for the primary reference voltage generated from the primary reference voltage generator. The unit may be provided with a reference voltage generator characterized in that for receiving the compensation current to compensate for the temperature-voltage characteristic curve for the primary reference voltage to output a reference voltage of the voltage deviation is reduced according to the temperature change.

여기서, 상기 1차 기준 전압 발생부는, 전류 거울 구조(current mirror structure)를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor transistor); 출력 단자가 상기 제1 내지 제3 PMOS 트랜지스터 중 어느 하나의 게이트 단자와 연결되고, 제1 입력 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 제2 입력 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되는 연산 증폭기; 에미터 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 베이스 단자와 콜렉터 단자가 연결되는 BJT 트랜지스터(Bipolar Junction Transistor); 일단은 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항; 일단은 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항; 일단이 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되는 제3 저항; 각각의 에미터 단자가 상기 제3 저항의 타단과 연결되고, 베이스 단자와 콜렉터 단자가 각각 연결되는 N(N은 자연수)개의 BJT 트랜지스터; 일단이 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되는 제4 저항; 및 일단은 상기 제4 저항의 타단과 연결되고, 타단은 접지점과 연결되는 제5 저항을 포함할 수 있다. 이때, 상기 1차 기준 전압은 상기 제3 PMOS 트랜지스터의 드레인 단자와 접지점 간의 전압으로 설정된다.The first reference voltage generator may include: first to third PMOS transistors (P-channel metal oxide semiconductor transistors) forming a current mirror structure and each source terminal connected to the power supply voltage; An output terminal is connected to the gate terminal of any one of the first to third PMOS transistors, a first input terminal is connected to the drain terminal of the first PMOS transistor, and a second input terminal is the drain of the second PMOS transistor. An operational amplifier connected to the terminal; A bipolar junction transistor having an emitter terminal connected to a drain terminal of the first PMOS transistor and having a base terminal and a collector terminal connected thereto; A first resistor having one end connected to a drain terminal of the first PMOS transistor and the other end connected to a ground point; A second resistor having one end connected to a drain terminal of the second PMOS transistor and the other end connected to a ground point; A third resistor having one end connected to the drain terminal of the second PMOS transistor; N (J is a natural number) BJT transistors, each emitter terminal connected to the other end of the third resistor, and a base terminal and a collector terminal respectively connected; A fourth resistor having one end connected to the drain terminal of the third PMOS transistor; And one end may be connected to the other end of the fourth resistor, the other end may include a fifth resistor connected to the ground point. In this case, the primary reference voltage is set to a voltage between the drain terminal of the third PMOS transistor and the ground point.

여기서, 상기 보상 전류는 상기 1차 기준 전압 발생부의 제5 저항으로 흘러 상기 1차 기준 전압에 대한 온도-전압 특성 커브를 보상시킬 수 있다.Here, the compensation current flows to the fifth resistor of the primary reference voltage generator to compensate for the temperature-voltage characteristic curve with respect to the primary reference voltage.

여기서, 상기 전류 보상부는, 상기 1차 기준 전압 발생부의 동작 온도가 미리 설정된 제1 온도보다 작은 경우 제1 보상 전류를 발생시키는 제1 보상 전류 발생부; 및 상기 1차 기준 전압 발생부의 동작 온도가 미리 설정된 제2 온도보다 큰 경우 제2 보상 전류를 발생시키는 제2 보상 전류 발생부를 포함할 수 있다. 이때, 상기 보상 전류는 상기 제1 보상 전류와 상기 제2 보상 전류의 합으로 설정된다.The current compensator may include: a first compensation current generator configured to generate a first compensation current when an operating temperature of the primary reference voltage generator is smaller than a preset first temperature; And a second compensation current generator configured to generate a second compensation current when an operating temperature of the primary reference voltage generator is greater than a preset second temperature. In this case, the compensation current is set as the sum of the first compensation current and the second compensation current.

여기서, 상기 제1 보상 전류 발생부는, 전류 거울 구조를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터; 드레인 단자 및 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 소스 단자는 접지점과 연결되는 제1 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor transistor); 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되고, 게이트 단자가 상기 제1 NMOS 트랜지스터의 게이트 단자와 연결되는 제2 NMOS 트랜지스터; 일단은 상기 제2 NMOS 트랜지스터의 소스 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항; 일단은 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항; 및 소스 단자가 상기 제3 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 일 접속점에 연결되는 제4 PMOS 트랜지스터를 포함할 수 있다. 이때, 상기 제1 보상 전류는 상기 제4 PMOS 트랜지스터의 드레인 단자를 통해 출력되는 전류로 설정된다.The first compensation current generator may include: first to third PMOS transistors forming a current mirror structure, each source terminal being connected to the power supply voltage; A first NMOS transistor having a drain terminal and a gate terminal connected to a drain terminal of the first PMOS transistor, and a source terminal connected to a ground point; A second NMOS transistor having a drain terminal connected to a drain terminal and a gate terminal of the second PMOS transistor, and a gate terminal connected to a gate terminal of the first NMOS transistor; A first resistor connected at one end to a source terminal of the second NMOS transistor and at the other end to a ground point; A second resistor having one end connected to a drain terminal of the third PMOS transistor and the other end connected to a ground point; And a fourth PMOS transistor connected to a source terminal of the third PMOS transistor, and a gate terminal of the third PMOS transistor connected to one connection point between the drain terminal of the third PMOS transistor and the second resistor. In this case, the first compensation current is set to a current output through the drain terminal of the fourth PMOS transistor.

여기서, 상기 제1 보상 전류 발생부의 상기 제4 PMOS 트랜지스터는 소스 단자와 게이트 단자간의 전압(VSG)이 상기 제1 온도 이하에서 상기 제4 PMOS 트랜지스터의 문턱 전압의 절대값 보다 큰 값을 가져 턴온될 수 있다. 이를 위하여 상기 제1 보상 전류 발생부의 상기 제2 저항은 상기 제4 PMOS 트랜지스터의 소스 단자와 게이트 단자간의 전압(VSG)이 상기 제1 온도 이하에서 상기 문턱 전압의 절대값보다 큰 값을 갖게 하는 저항값으로 결정될 수 있다.Here, the fourth PMOS transistor of the first compensation current generator is turned on because the voltage V SG between the source terminal and the gate terminal is greater than an absolute value of the threshold voltage of the fourth PMOS transistor below the first temperature. Can be. To this end, the second resistor of the first compensation current generator allows the voltage V SG between the source terminal and the gate terminal of the fourth PMOS transistor to have a value greater than an absolute value of the threshold voltage below the first temperature. It can be determined by the resistance value.

여기서, 상기 1차 기준 전압에 대한 온도-전압 특성 커브는 크게 위로 볼록 한 곡선 형태(large convex curve)를 가지되, 상기 제1 온도는 상기 1차 기준 전압에 대한 온도-전압 특성 커브의 꼭지점에 해당하는 온도 이상의 값을 갖도록 설정될 수 있다.Here, the temperature-voltage characteristic curve for the primary reference voltage has a large convex curve, wherein the first temperature is located at the vertex of the temperature-voltage characteristic curve for the primary reference voltage. It may be set to have a value above the corresponding temperature.

여기서, 상기 제2 보상 전류 발생부는, 전류 거울 구조를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터; 드레인 단자 및 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 소스 단자는 접지점과 연결되는 제1 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor transistor); 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되고, 게이트 단자가 상기 제1 NMOS 트랜지스터의 게이트 단자와 연결되는 제2 NMOS 트랜지스터; 일단은 상기 제2 NMOS 트랜지스터의 소스 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항; 일단은 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항; 및 드레인 단자가 상기 제3 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 일 접속점에 연결되는 제3 NMOS 트랜지스터를 포함할 수 있다. 이때, 상기 제2 보상 전류는 상기 제3 NMOS 트랜지스터의 소스 단자를 통해 출력되는 전류로 설정된다.The second compensation current generator may include: first to third PMOS transistors forming a current mirror structure, each source terminal of which is connected to the power supply voltage; A first NMOS transistor having a drain terminal and a gate terminal connected to a drain terminal of the first PMOS transistor, and a source terminal connected to a ground point; A second NMOS transistor having a drain terminal connected to a drain terminal and a gate terminal of the second PMOS transistor, and a gate terminal connected to a gate terminal of the first NMOS transistor; A first resistor connected at one end to a source terminal of the second NMOS transistor and at the other end to a ground point; A second resistor having one end connected to a drain terminal of the third PMOS transistor and the other end connected to a ground point; And a third NMOS transistor connected to a drain terminal of the third PMOS transistor and a gate terminal of the third PMOS transistor to a connection point between the drain terminal of the third PMOS transistor and the second resistor. In this case, the second compensation current is set to a current output through the source terminal of the third NMOS transistor.

여기서, 상기 제2 보상 전류 발생부의 상기 제3 NMOS 트랜지스터는 게이트 단자와 소스 단자 간의 전압(VGS)이 상기 제2 온도 이상에서 상기 제3 NMOS 트랜지스터의 문턱 전압보다 큰 값을 가져 턴온될 수 있다. 이를 위하여 상기 제2 보상 전류 발생부의 상기 제2 저항은 제3 NMOS 트랜지스터의 게이트 단자와 소스 단자 간의 전압(VGS)이 상기 제2 온도 이상에서 상기 문턱 전압보다 큰 값을 갖게 하는 저항값으로 결정될 수 있다.Here, the third NMOS transistor of the second compensation current generator may be turned on because the voltage V GS between the gate terminal and the source terminal has a value greater than the threshold voltage of the third NMOS transistor above the second temperature. . To this end, the second resistance of the second compensation current generator may be determined as a resistance value such that the voltage V GS between the gate terminal and the source terminal of the third NMOS transistor has a value greater than the threshold voltage above the second temperature. Can be.

여기서, 상기 1차 기준 전압에 대한 온도-전압 특성 커브는 크게 위로 볼록한 곡선 형태(large convex curve)를 가지되, 상기 제2 온도는 상기 1차 기준 전압에 대한 온도-전압 특성 커브의 꼭지점에 해당하는 온도 이하의 값을 갖도록 설정될 수 있다.Here, the temperature-voltage characteristic curve for the primary reference voltage has a large convex curve, and the second temperature corresponds to a vertex of the temperature-voltage characteristic curve for the primary reference voltage. It can be set to have a value below the temperature.

본 발명에 따른 기준 전압 발생기에 의하면, 베이스-에미터 전압의 비선형성 문제를 보상하여 보다 정확한 기준 전압을 발생시킬 수 있는 효과가 있다.According to the reference voltage generator according to the present invention, the non-linearity problem of the base-emitter voltage can be compensated for to generate a more accurate reference voltage.

또한, 본 발명은 온도 변화에 무관하게 일정한 기준 전압을 발생시킴으로써 응용 소자, 회로에서의 동작의 정확성, 신뢰성을 극대화시킬 수 있는 효과가 있다.In addition, the present invention has the effect of maximizing the accuracy and reliability of the operation in the application element, the circuit by generating a constant reference voltage regardless of temperature changes.

또한, 본 발명은 베이스-에미터 전압의 비선형성 문제를 보상하는 보상 회로를 구성, 설계함에 있어서 보다 회로 복잡도가 낮은 기준 전압 발생기를 제작할 수 있는 효과가 있다.In addition, the present invention has the effect of making a reference voltage generator having a lower circuit complexity in the construction and design of a compensation circuit for compensating the nonlinearity problem of the base-emitter voltage.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 기준 전압 발생기의 회로도를 개략적으로 나타낸 도면이고, 도 2는 본 발명의 일 실시예에 따른 기준 전압 발생기에서 온도 변화에 따른 출력 기준 전압의 편차를 감소시키기 위한 기본 설계 원리를 설명하기 위한 도면이다.1 is a schematic diagram illustrating a circuit diagram of a reference voltage generator according to an embodiment of the present invention, and FIG. 2 is a diagram illustrating reducing a deviation of an output reference voltage according to a temperature change in a reference voltage generator according to an embodiment of the present invention. It is a figure for explaining the basic design principle.

본 발명의 일 실시예에 따른 기준 전압 발생기는 1차 기준 전압 발생부(100) 와 제1 보상 전류 발생부(200) 및 제2 보상 전류 발생부(300)를 포함하는 전류 보상부로 구성될 수 있다. 1차 기준 전압 발생부(100)에 대하여는 후술할 도 3을 통하여, 제1 보상 전류 발생부(200)에 대하여는 후술할 도 4를 통하여, 제2 보상 전류 발생부(200)에 대하여는 후술할 도 5를 통하여 상세히 설명될 것이므로, 이하에서는 도 2를 참조하여 본 발명의 기준 전압 발생기의 설계 원리를 중심으로 간략히 설명하기로 한다. 따라서 이하에서 설명될 내용들은 후술할 도 3 내지 도 5를 통한 설명을 통하여 보다 명확히 이해될 수 있게 될 것이다.The reference voltage generator according to an embodiment of the present invention may be configured as a current compensator including a primary reference voltage generator 100, a first compensation current generator 200, and a second compensation current generator 300. have. The primary reference voltage generator 100 will be described later with reference to FIG. 3, the first compensation current generator 200 will be described later with reference to FIG. 4, and the second compensation current generator 200 will be described later with reference to FIGS. Since it will be described in detail with reference to 5, the following will be briefly described based on the design principle of the reference voltage generator of the present invention with reference to FIG. Therefore, the contents to be described below will be more clearly understood through the description through FIGS. 3 to 5 to be described later.

본 발명의 기준 전압 발생기에서 1차 기준 전압 발생부(100)는 외부로부터 전원 전압을 공급받아 1차 기준 전압을 생성한다. 이때, 1차 기준 전압 발생부(100)에 의해 1차 생성되는 1차 기준 전압은 도 2의 (c)에 도시된 바와 같은 형태의 온도-전압 특성 커브를 나타낸다. 여기서, 1차 기준 전압은 본 발명의 전류 보상부로부터 생성된 보상 전류(도 2의 (d) 참조)에 의해 전압 보상이 이루어지기 이전의 출력 기준 전압(후술할 도 3의 회로도에서 Vref1 참조)을 의미한다. 도 2의 (c)를 통해 도시된 1차 기준 전압에 대한 온도-전압 특성 커브를 살펴보면 크게 위로 볼록한 곡선(large convex curve) 형태를 가지고 있음을 확인할 수 있다.In the reference voltage generator of the present invention, the primary reference voltage generator 100 receives a power supply voltage from an external source and generates a primary reference voltage. At this time, the primary reference voltage primarily generated by the primary reference voltage generator 100 shows a temperature-voltage characteristic curve in the form as shown in FIG. Here, the primary reference voltage is an output reference voltage before voltage compensation is performed by the compensation current generated from the current compensator of the present invention (see (d) of FIG. 2) (see Vref1 in the circuit diagram of FIG. 3 to be described later). Means. Looking at the temperature-voltage characteristic curve for the primary reference voltage shown through (c) of Figure 2 it can be seen that it has a large convex curve shape (up).

이는 1차 기준 전압 발생부(100)가 1차 생성하는 1차 기준 전압에는 자체 회로 특성에 따라 온도에 반비례하는 CTAT 전압과 온도에 비례하는 PTAT 전압이 동시에 포함되어 있기 때문이다. 즉, 1차 기준 전압은 도 2의 (a)에 도시된 바와 같이 온도에 반비례하는 CTAT 전류 성분(도 1 및 도 3의 I1b 또는 I2b 참조)에 따라 생성되는 CTAT 전압과 도 2의 (b)에 도시된 바와 같이 온도에 비례하는 PTAT 전류 성 분(도 1 및 도 3의 I2a 참조)에 따라 생성되는 PTAT 전압의 합으로 표현될 수 있는 것이다. 이러한 경우에 CTAT 성분인 베이스-에미터 전압의 비선형성으로 인해 1차 기준 전압 발생부(100)에 의해 최초 생성되는 1차 기준 전압에는 온도 변화에 따라 무시할 수 없을 만큼의 상당한 수치를 갖는 전압 편차가 존재하게 된다.This is because the primary reference voltage generated by the primary reference voltage generator 100 includes the CTAT voltage which is inversely proportional to the temperature and the PTAT voltage which is proportional to the temperature according to its circuit characteristics. That is, the primary reference voltage is the CTAT voltage generated according to the CTAT current component (see I1b or I2b in FIGS. 1 and 3) inversely proportional to temperature as shown in FIG. 2A and FIG. 2B. As shown in FIG. 1, the PTAT current component may be expressed as a sum of PTAT voltages generated according to PTAT current components proportional to temperature (see I 2a of FIGS. 1 and 3). In this case, due to the nonlinearity of the base-emitter voltage, which is a CTAT component, a voltage deviation having a considerable value that cannot be ignored due to temperature change in the primary reference voltage initially generated by the primary reference voltage generator 100. Will be present.

따라서, 상술한 1차 기준 전압에서의 온도 변화에 따른 전압 편차를 감소시키기 위하여 본 발명의 기준 전압 발생기에 적용된 설계 원리는 다음과 같다. 즉, 본 발명의 기준 전압 발생기에는 1차 기준 전압 발생부(100) 이외에도 1차 기준 전압 발생부(100)로부터 1차 생성된 1차 기준 전압에 대한 온도-전압 특성 커브와 반대되는 형태의 온도-전류 특성을 갖는 보상 전류를 생성하기 위한 별도의 전류 보상부를 더 구비한다. 이때, 전류 보상부에 의해 생성된 보상 전류는 일 접속점(예를 들어, 도 1의 D 노드(119) 참조)을 통해 다시 1차 기준 전압 발생부(100)(보다 정확하게는 1차 기준 전압 발생부(100)의 제5 저항(145))로 흘려주는 방식을 이용하여 1차 기준 전압의 온도-전압 특성 커브에 비하여 보다 완만한 온도-전압 특성 커브를 갖는 전압 보상된(즉, 온도 변화에 따른 전압 편차가 감소된) 기준 전압을 생성 출력할 수 있게 된다(도 1의 회로도에서 Vref2 참조).Therefore, the design principle applied to the reference voltage generator of the present invention to reduce the voltage deviation caused by the temperature change in the primary reference voltage described above is as follows. That is, the reference voltage generator of the present invention has a temperature opposite to the temperature-voltage characteristic curve for the primary reference voltage generated primarily from the primary reference voltage generator 100 in addition to the primary reference voltage generator 100. And a separate current compensator for generating a compensating current having a current characteristic. At this time, the compensation current generated by the current compensator is again generated through the first connection point (for example, D node 119 of FIG. 1) to the primary reference voltage generator 100 (more precisely, to generate the primary reference voltage). A voltage compensated (ie, temperature change) with a more gentle temperature-voltage characteristic curve compared to the temperature-voltage characteristic curve of the primary reference voltage using It is possible to generate and output a reference voltage with reduced voltage deviation (see Vref2 in the circuit diagram of FIG. 1).

따라서, 전류 보상부에 의해 생성되는 보상 전류는 도 2의 (c)에 도시된 1차 기준 전압에 대한 온도-전압 특성 커브와 반대되는 형태(단, 반드시 대칭되는 형태를 가질 필요는 없음)의 온도-전류 특성 커브를 갖도록 설계될 수 있다. 이를 위하여 전류 보상부는 도 2의 (d)에 도시된 것과 같은 형태의 온도-전류 커브를 갖는 보상 전류를 생성하기 위하여 제1 보상 전류(Icom0)를 발생시키는 제1 보상 전류 발생부(200)와 제2 보상 전류(Icom1)를 발생시키는 제2 보상 전류 발생부(300)를 포함할 수 있다.Therefore, the compensation current generated by the current compensator has a shape opposite to the temperature-voltage characteristic curve for the primary reference voltage shown in (c) of FIG. 2 (but not necessarily symmetrical). It can be designed to have a temperature-current characteristic curve. To this end, the current compensator may include a first compensating current generator 200 generating a first compensating current Icom0 to generate a compensating current having a temperature-current curve as shown in FIG. It may include a second compensation current generator 300 for generating a second compensation current (Icom1).

이때, 제1 보상 전류 발생부(200)는 예를 들어 1차 기준 전압 발생부(100)의 동작 온도가 미리 설정된 제1 온도(도 2의 T0 참조)보다 작은 경우 작동되어 도 2의 (d)에 도시된 바와 같이 온도 증가에 따라 반비례하여 감소하는 형태의 제1 보상 전류(Icom0)를 발생시킬 수 있다. 또한, 제2 보상 전류 발생부(300)는 예를 들어 1차 기준 전압 발생부(100)의 동작 온도가 미리 설정된 제2 온도(도 2의 T1 참조)보다 큰 경우 작동되어 도 2의 (d)에 도시된 바와 같이 온도 증가에 따라 비례하여 증가하는 형태의 제2 보상 전류(Icom1)을 발생시킬 수 있다.In this case, the first compensation current generator 200 may be operated when, for example, the operating temperature of the primary reference voltage generator 100 is smaller than a preset first temperature (see T 0 of FIG. 2). As shown in d), the first compensation current Icom0 may be generated in a form that decreases in inverse proportion to an increase in temperature. In addition, the second compensation current generator 300 may be operated when, for example, the operating temperature of the primary reference voltage generator 100 is greater than a preset second temperature (see T 1 of FIG. 2). As shown in d), the second compensation current Icom1 may be generated in proportion to the temperature increase.

여기서, 보상 전류는 제1 보상 전류(Icom0)와 제2 보상 전류(Icom1)의 합산치로 결정된다. 즉, 도 2의 (d) 형태의 보상 전류를 가정하면, 동작 온도가 T1보다 작은 경우에는 제1 보상 전류 발생부(200)만이 작동되어 Icom0에 해당하는 보상 전류가 생성되고, 동작 온도가 T1과 T0 사이인 경우에는 제1 보상 전류 발생부(200) 및 제2 보상 전류 발생부(300)가 동시에 작동되어 Icom0 + Icom1에 해당하는 보상 전류가 생성되며, 동작 온도가 T0보다 큰 경우에는 제2 보상 전류 발생부(300)만이 작동되어 Icom1에 해당하는 보상 전류가 생성되는 것이다.Here, the compensation current is determined by the sum of the first compensation current Icom0 and the second compensation current Icom1. That is, assuming a compensation current of the type (d) of FIG. 2, when the operating temperature is smaller than T 1 , only the first compensation current generator 200 is operated to generate a compensation current corresponding to Icom0, and the operating temperature is In the case of between T 1 and T 0 , the first compensation current generator 200 and the second compensation current generator 300 are simultaneously operated to generate a compensation current corresponding to Icom0 + Icom1, and the operating temperature is greater than T 0 . If large, only the second compensation current generator 300 is operated to generate a compensation current corresponding to Icom1.

이때, 전류 보상부에 의해 생성되는 보상 전류는 1차 기준 전압 발생부(100)로부터 최초 생성된 1차 기준 전압의 온도-전압 특성 커브와 반대되는 형태의 온도 -전류 특성 커브를 갖도록 설계되어 있으므로, 이러한 보상 전류를 1차 기준 전압 발생부(100)에 다시 적용시키게 되면 상호 상쇄 효과에 의해 최초 생성된 1차 기준 전압에 대한 온도-전압 특성 커브가 완만한 곡률을 갖도록 조정(보상)할 수 있을 것이다. 이러한 설계 원리에 따라 본 발명의 기준 전압 발생기를 통해 보상 출력된 기준 전압에 대한 온도-전압 특성 커브는 이론적으로 도 2의 (e)와 같은 형태를 갖게 될 것임을 예상해 볼 수 있다.In this case, the compensation current generated by the current compensator is designed to have a temperature-current characteristic curve in a form opposite to the temperature-voltage characteristic curve of the primary reference voltage initially generated from the primary reference voltage generator 100. When the compensation current is applied to the primary reference voltage generator 100 again, the temperature-voltage characteristic curve for the primary reference voltage initially generated by the mutual canceling effect may be adjusted (compensated). There will be. According to this design principle, it can be expected that the temperature-voltage characteristic curve for the reference voltage compensated and output through the reference voltage generator of the present invention will theoretically have the form as shown in FIG.

도 3은 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 1차 기준 전압 발생부의 일 회로도를 개략적으로 나타낸 도면이다.3 is a schematic diagram illustrating a circuit diagram of a primary reference voltage generator in a reference voltage generator according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 1차 기준 전압 발생부(100)는 제1 내지 제3 PMOS 트랜지스터(111, 112, 113), 연산 증폭기(120), 복수개의 BJT 트랜지스터(130, 131 내지 13n), 제1 내지 제5 저항(141, 142, 143, 144, 145)을 포함한다.Referring to FIG. 3, the primary reference voltage generator 100 according to an embodiment of the present invention may include first to third PMOS transistors 111, 112, and 113, an operational amplifier 120, and a plurality of BJT transistors ( 130, 131 to 13n), and first to fifth resistors 141, 142, 143, 144, and 145.

여기서, 제1 내지 제3 PMOS 트랜지스터(111, 112, 113)는 각각의 소스 단자가 전원(10)에 연결되고, 각각의 게이트 단자가 공통 연결된 전류 거울 구조(current mirror structure)를 형성하고 있다. 이러한 전류 거울 구조에 기인하여 제1 PMOS 트랜지스터(111)를 통해 출력되는 제1 드레인 전류(I1)와 제2 PMOS 트랜지스터(112)를 통해 출력되는 제2 드레인 전류(I2)와 제3 PMOS 트랜지스터(113)을 통해 출력되는 제3 드레인 전류(I3)는 동일한 크기를 갖게 된다.Here, the first to third PMOS transistors 111, 112, and 113 form a current mirror structure in which each source terminal is connected to the power source 10 and each gate terminal is commonly connected. Due to the current mirror structure, the first drain current I1 output through the first PMOS transistor 111 and the second drain current I2 and third PMOS transistor output through the second PMOS transistor 112 ( The third drain current I3 output through 113 has the same magnitude.

여기서, 전류 거울 구조(current mirror structure)에 대하여는 당업자에게 공지된 기술이므로 본 명세서를 통한 상세한 설명은 생략하기로 한다. 또한, 본 발명에서는 PMOS 트랜지스터를 이용하여 전류 거울 구조를 만들었으나, NMOS(N-channel Metal Oxide Semiconductor), BJT(Bipolar Junction Transistors) 등을 이용하여 대체 구성될 수 있음은 자명하다.Here, the current mirror structure (current mirror structure) is a technique known to those skilled in the art, detailed description thereof will be omitted. In addition, in the present invention, the current mirror structure is made using a PMOS transistor, but it is apparent that the present invention may be alternatively configured using N-channel metal oxide semiconductor (NMOS), bipolar junction transistors (BJT), and the like.

연산 증폭기(120)는 출력 단자가 공통 연결된 제1 내지 제3 PMOS 트랜지스터(111, 112, 113)의 게이트 단자와 연결되고, 제1 입력 단자(즉, (-) 단자)는 제1 PMOS 트랜지스터(111)의 드레인 단자 쪽(예를 들어, A 노드(116))에 연결되고, 제2 입력 단자(즉, (+) 단자)는 제2 PMOS 트랜지스터(112)의 드레인 단자 쪽(예를 들어, B 노드(117))에 연결된다. 연산 증폭기(120)는 상술한 바와 같이 음궤환 루프(negative feedback loop)로 연결되어 A노드(116)의 전압(Va)과 B노드(117)의 전압(Vb)이 동일한 크기를 갖도록 조정해주는 역할을 수행한다.The operational amplifier 120 is connected to the gate terminals of the first to third PMOS transistors 111, 112, and 113 to which the output terminals are commonly connected, and the first input terminal (ie, the (−) terminal) is connected to the first PMOS transistor ( Is connected to the drain terminal side (eg, A node 116) of the 111, and the second input terminal (ie, (+) terminal) is connected to the drain terminal side of the second PMOS transistor 112 (eg, B node 117). As described above, the operational amplifier 120 is connected to a negative feedback loop to adjust the voltage Va of the A node 116 and the voltage Vb of the B node 117 to have the same magnitude. Do this.

A 노드(116)에는 제1 저항(141)과 하나의 BJT 트랜지스터(130)가 연결된다. 즉, 제1 저항(141)의 일단은 A 노드(116)와 연결되고, 타단은 접지점(20)과 연결된다. 또한, 하나의 BJT 트랜지스터(130)의 에미터 단자는 A 노드(116)와 연결되고, 베이스 단자와 콜렉터 단자는 공통 연결(예를 들어, 접지점(20)과 연결)되고 있다. 이때, A 노드(116)와 접지점(20) 간의 전압(Vf1)은 온도 증가에 따라 반비례하여 감소하는 CTAT(Complementary to absolute temperature) 성분에 해당하는 CTAT 전압이다. 그 이유는 다음과 같다.The first resistor 141 and one BJT transistor 130 are connected to the A node 116. That is, one end of the first resistor 141 is connected to the A node 116, the other end is connected to the ground point 20. In addition, the emitter terminal of one BJT transistor 130 is connected to the A node 116, and the base terminal and the collector terminal are connected in common (for example, the ground point 20). At this time, the voltage Vf1 between the node A 116 and the ground point 20 is a CTAT voltage corresponding to a component to absolute temperature (CTAT) component that decreases in inverse proportion to an increase in temperature. The reason for this is as follows.

A 노드(116)와 접지점(20) 간의 전압(Vf1)은 도 3과 같은 연결 구조에서 결국 BJT 트랜지스터(130)에서의 에미터-베이스 전압(Veb)에 해당하게 되고, 일반적 인 BJT 트랜지스터에 있어서 에미터-베이스 전압(Veb)은 온도가 1℃ 증가될 때마다 대략 2mV씩 감소하는 특성을 보인다. 따라서, A 노드(116)와 접지점(20) 간의 전압(Vf1)은 온도에 반비례(complementary)하는 성분에 따른 CTAT 전압이 된다. 또한 이때, A 노드(116)의 전압(Va)와 B 노드(117)의 전압(Vb)은 상술한 바와 같이 동일 크기를 갖도록 음궤환의 연산 증폭기(120)에 의해 조정되므로, 제2 저항(142)을 통해 흐르는 전류(I2b)도 온도에 반비례하는 성분에 따른 CTAT 전류가 됨을 쉽게 확인할 수 있다. 만일 이때 제1 저항(141)과 제2 저항(142)의 저항값을 동일하게 설계하는 경우에는 제1 저항(141)을 통해 흐르는 전류(I1b)와 제2 저항(142)를 통해 흐르는 전류(I2b)도 동일 크기를 갖게 될 것이다.The voltage Vf1 between the A node 116 and the ground point 20 eventually corresponds to the emitter-base voltage Veb of the BJT transistor 130 in the connection structure as shown in FIG. 3, and in the general BJT transistor The emitter-base voltage Veb decreases by about 2 mV for every 1 ° C. increase in temperature. Accordingly, the voltage Vf1 between the node A 116 and the ground point 20 becomes a CTAT voltage according to a component that is inversely proportional to temperature. At this time, the voltage Va of the A node 116 and the voltage Vb of the B node 117 are adjusted by the negative feedback operational amplifier 120 to have the same magnitude as described above, so that the second resistor ( It can be easily confirmed that the current I2b flowing through 142 also becomes a CTAT current according to a component inversely proportional to temperature. In this case, when the resistance values of the first resistor 141 and the second resistor 142 are designed to be the same, the current flowing through the first resistor 141 and the current flowing through the second resistor 142 ( I2b) will also have the same size.

B 노드(117)에는 제2 저항(142)와 제3 저항(143)이 연결되고, 제3 저항(143)의 타단에는 N개의 BJT 트랜지스터(131 내지 13n)가 병렬 연결된다. 즉, 제2 저항(142)의 일단은 B 노드(117)에 연결되고, 타단은 접지점(20)에 연결된다. 또한, 제3 저항(143)의 일단은 B 노드(117)에 연결되고, 타단은 N개의 BJT 트랜지스터(131 내지 13n)의 각각의 에미터 단자에 연결된다. N개의 BJT 트랜지스터(131 내지 13n)의 각각의 베이스 단자와 콜렉터 단자는 공통 연결(예를 들어, 접지점(20)과 연결)되고 있다. 이때, B 노드(117)와 N개의 BJT 트랜지스터(131 내지 13n)에서의 각각의 에미터 단자 간의 전압(즉, 제3 저항(143)에 걸리는 전압)(dVf1)은 온도 증가에 따라 비례하여 증가하는 PTAT(Proportional to absolute temperature) 성분에 해당하는 PTAT 전압이다. 따라서 제3 저항(143)을 통하여 흐르는 전류(I2a)도 온도에 비례하는 PTAT 전류가 된다. 그 이유를 이하 상세히 설명한다.A second resistor 142 and a third resistor 143 are connected to the B node 117, and N BJT transistors 131 to 13n are connected in parallel to the other end of the third resistor 143. That is, one end of the second resistor 142 is connected to the B node 117, the other end is connected to the ground point (20). In addition, one end of the third resistor 143 is connected to the B node 117, and the other end is connected to each emitter terminal of the N BJT transistors 131 to 13n. Each base terminal and collector terminal of the N BJT transistors 131 to 13n are connected in common (for example, to the ground point 20). At this time, the voltage between the emitter terminals of the B node 117 and the N BJT transistors 131 to 13n (that is, the voltage applied to the third resistor 143) dVf1 increases proportionally with temperature. PTAT voltage corresponding to the PTAT (Proportional to absolute temperature) component. Therefore, the current I2a flowing through the third resistor 143 also becomes a PTAT current proportional to the temperature. The reason is explained in detail below.

이와 같이 B 노드(117)와 N개의 BJT 트랜지스터(131 내지 13n)의 사이에 제3 저항(143)이 삽입된 경우에 제3 저항(143)을 통해 흐르는 전류(I2a)는 하기의 수학식 1과 같이 나타낼 수 있다.As described above, when the third resistor 143 is inserted between the B node 117 and the N BJT transistors 131 to 13n, the current I2a flowing through the third resistor 143 is represented by Equation 1 below. It can be expressed as

Figure 112007057033447-PAT00001
Figure 112007057033447-PAT00001

여기서, Veb1은 A 노드(116)에 연결된 BJT 트랜지스터(130)의 에미터-베이스 전압(Veb)을 의미하고, Veb2는 B 노드(117) 쪽에 연결된 BJT 트랜지스터(131 내지 13n)의 에미터-베이스 전압(Veb)을 의미한다. 이때, BJT 트랜지스터에서의 에미터-베이스 전압(Veb)는 하기의 수학식 2로 정의될 수 있다.Here, Veb1 refers to the emitter-base voltage Veb of the BJT transistor 130 connected to the A node 116, and Veb2 refers to the emitter-base of the BJT transistors 131 to 13n connected to the B node 117. It means the voltage (Veb). In this case, the emitter-base voltage Veb in the BJT transistor may be defined by Equation 2 below.

Figure 112007057033447-PAT00002
Figure 112007057033447-PAT00002

여기서, VT는 kT/q 인 열전압이며(k는 볼츠만 상수, T는 절대 온도, q는 전하량임), Is는 포화 전류(saturation current)이며, ic는 콜렉터 전류를 의미한다. 따라서, 수학식 1과 수학식 2를 이용하면 제3 저항(143)을 통해 흐르는 전류(I2a)는 하기의 수학식 3과 같이 나타낼 수 있다. 왜냐하면, B 노드(117) 쪽에 연결된 BJT 트랜지스터(131 내지 13n)에서의 포화 전류(IS2)는 그 개수에 상응(여기서, 식별번호 130 내지 13n까지의 BJT 트랜지스터의 에미터 면적은 동일하다고 가정함)하여 A 노드(116)에 연결된 BJT 트랜지스터(130)에서의 포화 전류(IS1)보다 N배 큰 전류값을 갖기 때문이다. 물론 이는 B 노드(117) 쪽에 에미터 면적이 N배 큰 BJT 트랜지스터를 배치한 경우에도 마찬가지가 된다.Where V T is a thermal voltage of kT / q (k is Boltzmann's constant, T is absolute temperature, q is charge), I s is saturation current, and i c means collector current. Therefore, using Equations 1 and 2, the current I2a flowing through the third resistor 143 may be expressed as Equation 3 below. Because, the saturation current (I S2 ) in the BJT transistors 131 to 13n connected to the B node 117 side corresponds to the number thereof, and it is assumed that the emitter area of the BJT transistors having the identification numbers 130 to 13n is the same. This is because it has a current value N times larger than the saturation current I S1 in the BJT transistor 130 connected to the A node 116. Of course, this also applies to the case where the BJT transistor having an N-fold larger emitter area is disposed on the B node 117 side.

Figure 112007057033447-PAT00003
Figure 112007057033447-PAT00003

이때, VT는 절대 온도에 비례하는 특성을 가지므로 제3 저항(143)을 통해 흐르는 전류(I2a)는 온도에 비례하는 PTAT 성분에 따른 PTAT 전류가 되고, 이러한 이유에서 제3 저항(143)에 걸리는 전압(dVf1)도 온도에 비례하는 PTAT 성분에 따른 PTAT 전압이 됨을 쉽게 확인할 수 있다.At this time, since V T has a characteristic proportional to the absolute temperature, the current I2a flowing through the third resistor 143 becomes a PTAT current according to a PTAT component proportional to the temperature, and for this reason, the third resistor 143 It can be easily seen that the voltage (dVf1) applied to the PTAT voltage according to the PTAT component proportional to the temperature.

여기서, 제3 PMOS 트랜지스터(113)를 통해 흐르는 제3 드레인 전류(I3)는 제2 드레인 전류(I2)와 동일한 값을 갖고, 제2 드레인 전류(I2)는 제2 저항(142)을 통해 흐르는 CTAT 전류(I2b)와 제3 저항(143)을 통해 흐르는 PTAT 전류(I2a)의 합 과 같으므로, 본 발명의 일 실시예에 따른 1차 기준 전압 생성부(100)에 의해 생성되는 1차 기준 전압(Vref1)(즉, 도 3의 C 노드(118)에서의 출력 전압)은 하기의 수학식 4와 같이 나타낼 수 있다. 하기의 수학식 4에서 R4는 제4 저항(144)과 제5 저항(145)을 합산한 저항값을 의미한다.Here, the third drain current I3 flowing through the third PMOS transistor 113 has the same value as the second drain current I2, and the second drain current I2 flows through the second resistor 142. Since it is equal to the sum of the CTAT current I2b and the PTAT current I2a flowing through the third resistor 143, the primary reference generated by the primary reference voltage generator 100 according to an embodiment of the present invention. The voltage Vref1 (that is, the output voltage at the C node 118 of FIG. 3) may be represented by Equation 4 below. In Equation 4 below, R4 denotes a resistance value obtained by adding up the fourth resistor 144 and the fifth resistor 145.

Figure 112007057033447-PAT00004
Figure 112007057033447-PAT00004

이와 같이 본 발명의 일 실시예에 따른 1차 기준 전압 발생부(100)에 의해 생성되는 1차 기준 전압(Vref1)에는 온도에 따라 비례하는 PTAT 성분과 반비례하는 CTAT 성분이 동시에 포함되고 있다. 이 중 온도에 반비례하는 CTAT 성분은 BJT 트랜지스터에서의 베이스-에미터 전압의 비선형성 문제에 기인하여 발생하는 것으로서, 특히 이러한 CTAT 성분에 의하여 1차 기준 전압 발생부(100)에 의해 생성되는 1차 기준 전압(Vref1)이 온도 변화에 민감한(즉, 온도 계수가 좋지 않은) 특성을 나타내게 된다(도 2의 (c) 및 도 8에 도시된 온도-전압 특성 커브 참조).As described above, the primary reference voltage Vref1 generated by the primary reference voltage generator 100 according to an embodiment of the present invention simultaneously includes a PTAT component proportional to the temperature and inversely proportional to the CTAT component. The CTAT component which is inversely proportional to temperature is caused by the nonlinearity of the base-emitter voltage in the BJT transistor. In particular, the first generation generated by the primary reference voltage generator 100 by the CTAT component is caused. The reference voltage Vref1 exhibits a characteristic sensitive to temperature change (ie, a poor temperature coefficient) (see the temperature-voltage characteristic curves shown in FIGS. 2C and 8).

따라서, 이하에서는 도 4 및 도 5를 참조하여 1차 기준 전압(Vref1)의 온도-전압 특성 커브에 따른 전압 편차를 감소시키기 위하여 전류 보상부(즉, 본 실시예에서는 제1 보상 전류 발생부(200) 및 제2 보상 전류 발생부(300))에서 보상 전류를 생성시키는 방법 및 그 구현 회로에 대하여 상세히 설명하기로 한다.Therefore, hereinafter, the current compensator (that is, in the present embodiment, the first compensation current generator) is used to reduce the voltage deviation according to the temperature-voltage characteristic curve of the primary reference voltage Vref1 with reference to FIGS. 4 and 5. The method of generating the compensation current in the 200 and the second compensation current generator 300 and the implementation circuit thereof will be described in detail.

도 4는 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 제1 보상 전류 발생부의 일 회로도를 개략적으로 나타낸 도면이고, 도 6은 도 4의 제1 보상 전류 발생부에 의해 출력되는 제1 보상 전류에 대한 시뮬레이션 결과를 예시한 도면이다.4 is a diagram schematically illustrating a circuit diagram of a first compensation current generator in a reference voltage generator according to an embodiment of the present invention, and FIG. 6 is a first compensation output by the first compensation current generator of FIG. 4. It is a figure which illustrates the simulation result about electric current.

도 4를 참조하면, 본 발명의 일 실시예에 따른 제1 보상 전류 발생부(200)는 제1 내지 제4 PMOS 트랜지스터(211, 212, 213, 214), 제1 및 제2 NMOS 트랜지스터(221, 222), 제1 및 제2 저항(231, 232)을 포함한다.Referring to FIG. 4, the first compensation current generator 200 according to an embodiment of the present invention may include first to fourth PMOS transistors 211, 212, 213, and 214, and first and second NMOS transistors 221. 222, first and second resistors 231 and 232.

여기서, 제1 내지 제3 PMOS 트랜지스터(211, 212, 213)는 각각의 소스 단자가 전원(10)에 연결되고, 각각의 게이트 단자가 공통 연결된 전류 거울 구조를 형성하고 있다. 또한, 제1 NMOS 트랜지스터(221)는 드레인 단자 및 게이트 단자가 제1 PMOS 트랜지스터(211)의 드레인 단자와 연결되고, 소스 단자는 접지점(20)에 연결된다. 제2 NMOS 트랜지스터(222)는 드레인 단자가 제2 PMOS 트랜지스터(212)의 드레인 단자 및 게이트 단자와 연결되고, 게이트 단자가 제1 NMOS 트랜지스터(221)의 게이트 단자와 연결된다. 제1 저항(231)은 일단이 제2 NMOS 트랜지스터(222)의 소스 단자와 연결되고, 타단이 접지점(20)과 연결된다. 제2 저항(232)은 일단이 제3 PMOS 트랜지스터(213)의 드레인 단자와 연결되고, 타단이 접지점(20)과 연결된다. 또한, 제4 PMOS 트랜지스터(214)는 소스 단자가 제3 PMOS 트랜지스터(213)의 소스 단자와 연결되며, 게이트 단자는 제3 PMOS 트랜지스터(213)의 드레인 단자와 제2 저항(232) 사이의 일 접속점(240)에 연결되고 있다.Here, each of the first to third PMOS transistors 211, 212, and 213 forms a current mirror structure in which each source terminal is connected to the power source 10 and each gate terminal is commonly connected. In addition, the first NMOS transistor 221 has a drain terminal and a gate terminal connected to the drain terminal of the first PMOS transistor 211, and a source terminal connected to the ground point 20. In the second NMOS transistor 222, a drain terminal is connected to the drain terminal and the gate terminal of the second PMOS transistor 212, and a gate terminal is connected to the gate terminal of the first NMOS transistor 221. One end of the first resistor 231 is connected to the source terminal of the second NMOS transistor 222, and the other end thereof is connected to the ground point 20. One end of the second resistor 232 is connected to the drain terminal of the third PMOS transistor 213, and the other end thereof is connected to the ground point 20. In addition, the fourth PMOS transistor 214 has a source terminal connected to the source terminal of the third PMOS transistor 213, and the gate terminal is connected between the drain terminal of the third PMOS transistor 213 and the second resistor 232. It is connected to the connection point 240.

상술한 구조를 갖는 회로에 의하여 제4 PMOS 트랜지스터(214)의 드레인 단자로부터 출력되는 제1 보상 전류(Icom0)를 구하기 위한 전제로서 제3 PMOS 트랜지스터(213)의 드레인 단자로부터 출력되는 제3 드레인 전류(IPTAT)를 먼저 구해보기로 한다. 도 4의 회로도에 있어서 모든 MOS 트랜지스터는 약 반전(weak inversion) 에서 동작 하도록 해야한다. 약 반전에서 동작해야 하는 이유는 드레인 전류식이 마치 BJT 처럼 지수함수 형태를 가져야 하기 때문이다. 이때 제3 PMOS 트랜지스터(213)의 드레인 단자로부터 출력되는 제3 드레인 전류(IPTAT)는 제1 내지 제3 PMOS 트랜지스터(211, 212, 213)가 형성하는 전류 거울 구조에 의하여 하기의 수학식 5와 같이 온도에 비례하는 PTAT 전류 성분으로 나타낼 수 있다.Third drain current output from the drain terminal of the third PMOS transistor 213 as a premise for obtaining the first compensation current Icom0 output from the drain terminal of the fourth PMOS transistor 214 by the circuit having the above-described structure. Let's get I PTAT first. In the circuit diagram of FIG. 4, all MOS transistors should be operated at weak inversion. The reason for operating at about inversion is that the drain current equation must be exponential like BJT. In this case, the third drain current I PTAT output from the drain terminal of the third PMOS transistor 213 is represented by Equation 5 below by a current mirror structure formed by the first to third PMOS transistors 211, 212, and 213. It can be expressed as a PTAT current component proportional to the temperature as shown.

Figure 112007057033447-PAT00005
Figure 112007057033447-PAT00005

여기서, VT는 앞서 도 3을 통해 설명한 바와 같이 kT/q인 관계를 갖는 열전압을 나타내고, R은 제2 NMOS 트랜지스터(222)의 드레인 단자와 연결된 제1 저항(231)의 저항값을 나타낸다. 또한, W/L은 제1 NMOS 트랜지스터(221)에 형성되는 채널의 면적을 대변하는 수치인 채널의 폭(W)과 길이(L)간의 비율을 나타내고, C(W/L)은 제2 NMOS 트랜지스터(222)에 형성되는 채널의 면적을 대변하는 수치인 채 널의 폭과 길이 간의 비율을 나타낸다. 즉, 도 4에 예시된 회로에 있어서 제2 NMOS 트랜지스터(222)의 채널 폭은 제1 NMOS 트랜지스터(221)의 채널폭보다 C(C는 자연수)배 크게 설정된 경우를 가정하고 있는 것이다.Here, V T represents a thermal voltage having a relationship of kT / q as described above with reference to FIG. 3, and R represents a resistance value of the first resistor 231 connected to the drain terminal of the second NMOS transistor 222. . In addition, W / L represents a ratio between the width W and the length L of the channel, which is a value representing the area of the channel formed in the first NMOS transistor 221, and C (W / L) represents the second NMOS. The ratio between the width and the length of the channel is a numerical value representing the area of the channel formed in the transistor 222. That is, in the circuit illustrated in FIG. 4, it is assumed that the channel width of the second NMOS transistor 222 is set to be C times larger than the channel width of the first NMOS transistor 221.

이때, X0 노드(240)에서 제4 PMOS 트랜지스터(214)의 게이트 단자로 흐르는 게이트 전류(IG)가 0이므로, 제3 드레인 전류(IPTAT)는 모두 제2 저항(232)으로 흐르게 된다. 따라서, 제4 PMOS 트랜지스터(214)의 소스 단자와 게이트 단자 간의 소스-게이트 전압(VSG)은 하기의 수학식 6과 같이 나타낼 수 있다.In this case, since the gate current I G flowing from the node X0 240 to the gate terminal of the fourth PMOS transistor 214 is 0, all of the third drain currents I PTAT flow to the second resistor 232. Therefore, the source-gate voltage V SG between the source terminal and the gate terminal of the fourth PMOS transistor 214 may be represented by Equation 6 below.

Figure 112007057033447-PAT00006
Figure 112007057033447-PAT00006

여기서, VX0는 X0 노드(240)에서의 전압(즉, 제2 저항(232)에 걸리는 전압)을 나타내며, Rc는 제2 저항(232)의 저항값을 나타낸다.Here, V X0 represents a voltage at the node X0 240 (ie, a voltage applied to the second resistor 232), and Rc represents a resistance value of the second resistor 232.

이때, PMOS 트랜지스터는 일반적으로 소스-게이트 전압(VSG)이 그 문턱 전압의절대값(|Vthp|)보다 큰 값을 가질 때에는 채널을 통해 전류가 흐를 수 있는 활성 상태(이하, 이를 턴온(turn on)이라 함)가 되고, 소스-게이트 전압(VSG)이 그 문턱 전압의 절대값(|Vthp|)보다 작은 값을 가질 때에는 채널을 통해 전류가 흐를수 없는 불활성 상태(이하, 이를 턴오프(turn off)라 함)가 된다. 이를 제4 PMOS 트랜지 스터(214)에 적용한 내용이 하기의 수학식 7 및 수학식 8을 통해 정리되어 있다.In this case, the PMOS transistor generally has an active state (hereinafter, turned on) when the source-gate voltage V SG has a value larger than the absolute value (| Vthp |) of its threshold voltage. on) and when the source-gate voltage (V SG ) has a value less than the absolute value (| Vthp |) of its threshold voltage, an inactive state (hereafter, turn off) cannot flow through the channel. (turn off). The contents applied to the fourth PMOS transistor 214 are summarized through Equations 7 and 8 below.

Figure 112007057033447-PAT00007
Figure 112007057033447-PAT00007

Figure 112007057033447-PAT00008
Figure 112007057033447-PAT00008

여기서, Vthp4는 제4 PMOS 트랜지스터(214)의 문턱 전압을 의미한다. 즉, 제4 PMOS 트랜지스터(214)의 소스-게이트 전압(VSG)이 그 문턱 전압의 절대값(|Vthp4|)보다 작은 값을 가질 때에는 제4 PMOS 트랜지스터(214)가 턴오프되어 전류가 출력되지 않고, 소스-게이트 전압(VSG)이 그 문턱 전압의 절대값(|Vthp4|)보다 큰 값을 가질 때에는 제4 PMOS 트랜지스터(214)가 턴온되어 수학식 7에서와 같은 제1 보상 전류(Icom0)가 출력되게 된다. 또한 여기서, μp는 PMOS 트랜지스터에 형성되는 채널에서의 전자 이동도(electron mobilty)를 의미하고, Cox는 PMOS 트랜지스터의 산화막(oxide layer)에서의 단위 면적당 축적 전하량을 의미하며, 이러한 μpCox는 PMOS 트랜지스터의 제작 공정의 조건에 따라 결정되는 상수(constant)이다. 이와 같이 제4 PMOS 트랜지스터(214)의 드레인 단자로부터 출력되는 제1 보상 전류(Icom0)는 다시 1차 기준 전압 발생부(100)의 제5 저항(145)으로 입력된다.Here, Vthp4 means the threshold voltage of the fourth PMOS transistor 214. That is, when the source-gate voltage V SG of the fourth PMOS transistor 214 has a value smaller than the absolute value (| Vthp4 |) of the threshold voltage, the fourth PMOS transistor 214 is turned off to output a current. Instead, when the source-gate voltage V SG has a value greater than the absolute value | Vthp4 | of the threshold voltage, the fourth PMOS transistor 214 is turned on so that the first compensation current ( Icom0) is output. In addition, μ p means electron mobilty in the channel formed in the PMOS transistor, C ox means the amount of accumulated charge per unit area in the oxide layer of the PMOS transistor, such μ p C ox is a constant determined by the conditions of the fabrication process of the PMOS transistor. As described above, the first compensation current Icom0 output from the drain terminal of the fourth PMOS transistor 214 is again input to the fifth resistor 145 of the primary reference voltage generator 100.

따라서, 도 4에 도시된 제1 보상 전류 발생부(200)에 의해 생성된 제1 보상 전류(Icom0)가 적용되어 보상 출력되는 기준 전압(도 1의 Vref2 참조)은 제4 PMOS 트랜지스터(214)의 작동 여부에 따라 하기의 수학식 9 및 수학식 10과 같게 된다.Accordingly, the reference voltage (see Vref2 of FIG. 1) applied by the first compensation current Icom0 generated by the first compensation current generator 200 shown in FIG. 4 is applied to the fourth PMOS transistor 214. Is equal to Equation 9 and Equation 10 below.

Figure 112007057033447-PAT00009
Figure 112007057033447-PAT00009

Figure 112007057033447-PAT00010
Figure 112007057033447-PAT00010

즉, 제1 보상 전류 발생부(200)에서의 제4 PMOS 트랜지스터(214)가 턴온되는 경우에는 상기 수학식 9와 같이 생성된 제1 보상 전류(Icom0)에 의하여 1차 기준 전압 발생부(100)에 의해 1차 생성된 1차 기준 전압(Vref1)이 보상된 기준 전압(Vref2)이 최종 출력된다. 이에 비해 제4 PMOS 트랜지스터(214)가 턴오프되는 경우에는 상기 수학식 10을 통해 확인할 수 있듯이, 제1 보상 전류 발생부(200)에서 보상 전류가 생성되지 않기 때문에 최종 출력되는 기준 전압(Vref2)은 1차 기준 전압(Vref1)과 동일한 값을 가지게 된다.That is, when the fourth PMOS transistor 214 in the first compensation current generator 200 is turned on, the primary reference voltage generator 100 is generated by the first compensation current Icom0 generated as shown in Equation 9 above. The reference voltage Vref2 compensated for by the primary reference voltage Vref1 generated primarily by) is finally output. In contrast, when the fourth PMOS transistor 214 is turned off, as shown in Equation 10, since the compensation current is not generated in the first compensation current generating unit 200, the final reference voltage Vref2 is output. Has the same value as the primary reference voltage Vref1.

상술한 바와 같이 제4 PMOS 트랜지스터(214)의 작동 여부는 소스-게이트 전압(VSG)과 그 문턱 전압의 절대값(|Vthp4|) 간의 대소 관계에 따라 결정되는 것이며, 이때의 제4 PMOS 트랜지스터(214)의 소스-게이트 전압(VSG)은 XO 노드(240)로 입력되는 IPTAT 전류의 크기, 제2 저항(232)의 저항값(즉, Rc)에 따라 결정될 수 있다(상술한 수학식 6 참조). 여기서, XO 노드(240)로 입력되는 IPTAT 전류는 수학식 5를 통해 상술한 바와 같이 온도에 비례하여 그 크기가 증가하는 PTAT 성분에 따른 전류이다. 이는 결국 제2 저항(232)의 저항값을 적절히 조정하게 되면, 원하는 특정 온도에서 제4 PMOS 트랜지스터(214)가 턴온 또는 턴오프가 되도록 조정(즉, 특정 온도에서 제4 PMOS 트랜지스터(214)의 소스-게이트 전압(VSG)이 그 문턱 전압의 절대값(|Vthp4|)과의 관계에서 크거나 작은 값을 갖도록 조정)할 수 있다는 것을 의미한다.As described above, the operation of the fourth PMOS transistor 214 is determined according to the magnitude relationship between the source-gate voltage V SG and the absolute value | Vthp4 | of the threshold voltage. The source-gate voltage V SG of 214 may be determined according to the magnitude of the I PTAT current input to the XO node 240 and the resistance value (ie, Rc) of the second resistor 232 (the above-described math). See Equation 6). Here, the I PTAT current input to the XO node 240 is a current according to a PTAT component whose magnitude increases in proportion to temperature as described above through Equation 5. This, in turn, allows the fourth PMOS transistor 214 to be turned on or off at a specific desired temperature, if the resistance value of the second resistor 232 is properly adjusted (i. E. Means that the source-gate voltage V SG can be adjusted to have a large or small value in relation to the absolute value of its threshold voltage | Vthp4 |.

예를 들어, 제4 PMOS 트랜지스터(214)는 소스-게이트 전압(VSG)이 미리 설정된 제1 온도(도 2의 (d)의 T0 참조) 이하에서 그 문턱 전압의 절대값(|Vthp4|)보다 큰 값을 가져 턴온되도록 설계될 수 있다. 이를 위하여 제2 저항(232)의 저항값은 제4 PMOS 트랜지스터(214)의 소스-게이트 전압(VSG)이 제1 온도 이하에서 문턱 전압의 절대값(|Vthp4|)보다 큰 값을 갖게 하는 저항값으로 결정될 수 있는 것이다.For example, the fourth PMOS transistor 214 may have an absolute value (| Vthp4 ||) of the threshold voltage at a source-gate voltage V SG below a preset first temperature (see T 0 in FIG. 2D). Can be designed to be turned on with a value greater than To this end, the resistance of the second resistor 232 is such that the source-gate voltage V SG of the fourth PMOS transistor 214 has a value greater than the absolute value | Vthp4 | of the threshold voltage below the first temperature. It can be determined by the resistance value.

도 6에는 도 4의 제1 보상 전류 발생부(200)에 의해 생성되는 제1 보상 전류(Icom0)에 대한 시뮬레이션 결과 그래프가 도시되고 있다. 도 6을 참조하면, 대략 85℃보다 높은 온도에서 제1 보상 전류(Icom0)가 0이 되고 있다. 즉, 도 4의 제1 보상 전류 발생부(200)는 제4 PMOS 트랜지스터(214)가 대략 85℃를 기준하여 그보다 낮은 온도에서는 턴온되어 제1 보상 전류(Icom0)를 생성하여 출력하고, 그보 다 높은 온도에서는 턴오프되어 보상 전류를 출력하지 않도록 설계되고 있는 것이다.FIG. 6 is a graph showing a simulation result of the first compensation current Icom0 generated by the first compensation current generator 200 of FIG. 4. Referring to FIG. 6, the first compensation current Icom0 becomes zero at a temperature higher than approximately 85 ° C. That is, the first compensation current generator 200 of FIG. 4 generates and outputs the first compensation current Icom0 by turning on the fourth PMOS transistor 214 at a lower temperature based on approximately 85 ° C. It is designed to turn off at high temperatures and not output a compensating current.

다만, 본 발명에 따른 제1 보상 전류 발생부(200)에서 제4 PMOS 트랜지스터(214)를 턴온 또는 턴오프시키는 기준이 되는 제1 온도는 설계 사양에 따라 다양한 값을 가질 수 있음은 물론이다. 예를 들어, 제1 온도는 도 2의 (c)에 도시된 1차 기준 전압에 대한 온도-전압 특성 커브에 있어서 그 꼭지점에 해당하는 온도(TC 참조) 이상의 값을 갖도록 설정될 수 있다. 물론 제1 온도는 도 2의 (c)에서의 TC 이하의 값을 갖도록 설정될 수도 있다. 예를 들어, 1차 기준 전압에 대한 온도-전압 특성 커브에 있어서 전압 편차가 아주 심한 부분에 해당하는 온도에서만 보상하도록 설계할 수도 있는 것이다. 다만, 도 2의 (c)에 도시된 1차 기준 전압에 대한 온도-전압 특성 커브를 보상하여 보다 완만한 커브를 갖는 기준 전압을 최종 출력하기 위하여는 TC 이상의 값으로 설정되는 것이 바람직할 수 있기 때문이다.However, the first temperature, which is a reference for turning on or off the fourth PMOS transistor 214 in the first compensation current generator 200 according to the present invention, may have various values according to design specifications. For example, the first temperature may be set to have a value equal to or higher than a temperature (see T C ) corresponding to its vertex in the temperature-voltage characteristic curve for the primary reference voltage shown in FIG. 2C. Of course, the first temperature may be set to have a value less than or equal to T C in FIG. 2C. For example, it may be designed to compensate only at a temperature corresponding to a very severe voltage deviation in the temperature-voltage characteristic curve with respect to the primary reference voltage. However, in order to compensate for the temperature-voltage characteristic curve with respect to the primary reference voltage shown in FIG. 2 (c) and to finally output the reference voltage having a gentler curve, it may be preferable to set the value higher than T C. Because there is.

도 5는 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 제2 보상 전류 발생부의 일 회로도를 개략적으로 나타낸 도면이고, 도 7은 도 5의 제2 보상 전류 발생부에 의해 출력되는 제2 보상 전류에 대한 시뮬레이션 결과를 예시한 도면이다.FIG. 5 is a view schematically illustrating a circuit diagram of a second compensation current generator in a reference voltage generator according to an embodiment of the present invention, and FIG. 7 is a second compensation output by the second compensation current generator of FIG. 5. It is a figure which illustrates the simulation result about electric current.

도 5를 참조하면, 본 발명의 일 실시예에 따른 제2 보상 전류 발생부(300)는 제1 내지 제3 PMOS 트랜지스터(311, 312, 313), 제1 내지 제3 NMOS 트랜지스 터(321, 322, 323), 제1 및 제2 저항(331, 332)을 포함한다. 이때, 제1 내지 제3 PMOS 트랜지스터(311, 312, 313), 제1 및 제2 NMOS 트랜지스터(321, 322), 제1 및 제2 저항(331, 332)의 회로 연결 구조는 앞서 설명한 도 4에서의 연결 구조와 동일(다만, 각각의 소자의 소자값은 동일하지 않을 수 있음)하므로, 이에 대한 중복되는 설명은 생략하기로 한다.Referring to FIG. 5, the second compensation current generator 300 according to an embodiment of the present invention may include first to third PMOS transistors 311, 312, and 313 and first to third NMOS transistors 321. , 322, 323, and first and second resistors 331, 332. In this case, the circuit connection structure of the first to third PMOS transistors 311, 312 and 313, the first and second NMOS transistors 321 and 322, and the first and second resistors 331 and 332 are described with reference to FIG. 4. Since the connection structure is the same as (but the element value of each device may not be the same), duplicate description thereof will be omitted.

제3 NMOS 트랜지스터(323)는 드레인 단자가 제3 PMOS 트랜지스터(313)의 소스 단자와 연결되고, 게이트 단자는 제3 PMOS 트랜지스터(313)의 드레인 단자와 제2 저항(332) 사이의 일 접속점(340)에 연결되고 있다. 이하, 제3 NMOS 트랜지스터(323)의 소스 단자로부터 출력되는 제2 보상 전류(Icom1)를 구하기로 한다.The third NMOS transistor 323 has a drain terminal connected to the source terminal of the third PMOS transistor 313, and the gate terminal has one connection point between the drain terminal of the third PMOS transistor 313 and the second resistor 332. 340 is connected. Hereinafter, the second compensation current Icom1 output from the source terminal of the third NMOS transistor 323 will be obtained.

먼저, 제3 PMOS 트랜지스터(313)의 드레인 단자로부터 X0 노드(340)로 입력되는 제3 드레인 전류(IPTAT)는 앞서 도 4에서 설명한 수학식 5에서와 같고, 제3 NMOS 트랜지스터(323)의 게이트 단자로 입력되는 게이트 전류(IG)는 0이므로, 제3 NMOS 트랜지스터(323)의 게이트 단자와 소스 단자 간의 게이트-소스 전압(VGS)은 하기의 수학식 11과 같이 나타낼 수 있다.First, the third drain current I PTAT input to the X0 node 340 from the drain terminal of the third PMOS transistor 313 is the same as that in Equation 5 described with reference to FIG. 4, and the third NMOS transistor 323 Since the gate current I G input to the gate terminal is 0, the gate-source voltage V GS between the gate terminal and the source terminal of the third NMOS transistor 323 may be expressed by Equation 11 below.

Figure 112007057033447-PAT00011
Figure 112007057033447-PAT00011

여기서, VX0는 X0 노드(340)에서의 전압(즉, 제2 저항(332)에 걸리는 전압)을 나타내며, Rc는 제2 저항(332)의 저항값을 나타낸다.Here, V X0 represents a voltage at the node X0 (ie, a voltage applied to the second resistor 332), and Rc represents a resistance value of the second resistor 332.

이때, NMOS 트랜지스터는 일반적으로 게이트-소스 전압(VGS)이 그 문턱 전압(Vthn)보다 큰 값을 가질 때에는 채널을 통해 전류가 흐를 수 있는 활성 상태(이하, 이를 턴온(turn on)이라 함)가 되고, 그 문턱 전압(Vthn)보다 작은 값을 가질 때에는 채널을 통해 전류가 흐를수 없는 불활성 상태(이하, 이를 턴오프(turn off)라 함)가 된다. 이를 제3 NMOS 트랜지스터(323)에 적용한 내용이 하기의 수학식 12 및 수학식 13을 통해 정리되어 있다.At this time, the NMOS transistor is generally an active state in which current can flow through the channel when the gate-source voltage V GS has a value greater than its threshold voltage Vthn (hereinafter, referred to as turn on). When the value is smaller than the threshold voltage Vthn, the current becomes an inactive state (hereinafter, referred to as turn off) in which current cannot flow through the channel. The application of this to the third NMOS transistor 323 is summarized through Equation 12 and Equation 13 below.

Figure 112007057033447-PAT00012
Figure 112007057033447-PAT00012

Figure 112007057033447-PAT00013
Figure 112007057033447-PAT00013

여기서, Vthn3은 제3 NMOS 트랜지스터(323)의 문턱 전압을 의미한다. 즉, 제3 NMOS 트랜지스터(323)의 게이트-소스 전압(VGS)이 그 문턱 전압(Vthn3)보다 작은 값을 가질 때에는 제3 NMOS 트랜지스터(323)가 턴오프되어 전류가 출력되지 않고, 그 문턱 전압(Vthn3)보다 큰 값을 가질 때에는 제3 NMOS 트랜지스터(323)가 턴온되어 수학식 12에서와 같은 제2 보상 전류(Icom1)가 출력되게 된다. 또한 여기서, μn는 NMOS 트랜지스터에 형성되는 채널에서의 전자 이동도(electron mobilty)를 의미하고, Cox는 NMOS 트랜지스터의 산화막(oxide layer)에서의 단위 면적당 축적 전하량을 의미하며, 이러한 μnCox는 NMOS 트랜지스터의 제작 공정의 조건에 따라 결정되는 상수(constant)이다. 이와 같이 제3 NMOS 트랜지스터(323)의 소스 단자로부터 출력되는 제2 보상 전류(Icom1)는 다시 1차 기준 전압 발생부(100)의 제5 저항(145)으로 입력된다.Here, Vthn3 means the threshold voltage of the third NMOS transistor 323. That is, when the gate-source voltage V GS of the third NMOS transistor 323 has a value smaller than the threshold voltage Vthn3, the third NMOS transistor 323 is turned off and no current is output. When it has a value larger than the voltage Vthn3, the third NMOS transistor 323 is turned on so that the second compensation current Icom1 as shown in Equation 12 is output. In addition, where, μ n refers to the movement of electrons in the channel even (electron mobilty) formed on the NMOS transistor, and C ox means the unit area accumulated charge amount of the oxide film (oxide layer) of the NMOS transistor, and these μ n C ox is a constant determined by the conditions of the manufacturing process of the NMOS transistor. As such, the second compensation current Icom1 output from the source terminal of the third NMOS transistor 323 is again input to the fifth resistor 145 of the primary reference voltage generator 100.

따라서, 도 5에 도시된 제2 보상 전류 발생부(300)에 의해 생성된 제2 보상 전류(Icom1)가 적용되어 보상 출력되는 기준 전압(도 1의 Vref2 참조)은 제3 NMOS 트랜지스터(323)의 작동 여부에 따라 하기의 수학식 14 및 수학식 15와 같게 된다.Therefore, the reference voltage (see Vref2 of FIG. 1) applied by the second compensation current Icom1 generated by the second compensation current generator 300 shown in FIG. 5 is applied to the third NMOS transistor 323. Is equal to Equation 14 and Equation 15 below.

Figure 112007057033447-PAT00014
Figure 112007057033447-PAT00014

Figure 112007057033447-PAT00015
Figure 112007057033447-PAT00015

즉, 제2 보상 전류 발생부(300)에서의 제3 NMOS 트랜지스터(323)가 턴온되는 경우에는 상기 수학식 14와 같이 생성된 제2 보상 전류(Icom1)에 의하여 1차 기준 전압 발생부(100)에 의해 1차 생성된 1차 기준 전압(Vref1)이 보상된 기준 전압(Vref2)이 최종 출력된다. 이에 비해 제3 NMOS 트랜지스터(323)가 턴오프되는 경우에는 상기 수학식 15를 통해 확인할 수 있듯이, 제2 보상 전류 발생부(300)에서 보상 전류가 생성되지 않기 때문에 최종 출력되는 기준 전압(Vref2)은 1차 기준 전압(Vref1)과 동일한 값을 가지게 된다.That is, when the third NMOS transistor 323 of the second compensation current generator 300 is turned on, the primary reference voltage generator 100 is generated by the second compensation current Icom1 generated as shown in Equation 14 above. The reference voltage Vref2 compensated for by the primary reference voltage Vref1 generated primarily by) is finally output. On the other hand, when the third NMOS transistor 323 is turned off, as shown in Equation 15, since the compensation current is not generated in the second compensation current generator 300, the final reference voltage Vref2 is output. Has the same value as the primary reference voltage Vref1.

여기서, 제3 NMOS 트랜지스터(323)의 작동 여부는 게이트-소스 전압(VGS)과 그 문턱 전압(Vthn3) 간의 대소 관계에 따라 결정되는 것이며, 이러한 게이트-소스 전압(VGS)은 XO 노드(340)로 입력되는 IPTAT 전류의 크기, 제2 저항(332)의 저항값(즉, Rc)에 따라 결정된다. 따라서, 이 경우에도 앞서 도 4를 통해 설명한 바와 같이 제2 저항(332)의 저항값을 적절히 조정함으로써 원하는 특정 온도에서 제3 NMOS 트랜지스터(323)가 턴온 또는 턴오프가 되도록 조정할 수 있다. 예를 들어, 제3 NMOS 트랜지스터(323)는 게이트-소스 전압(VGS)이 미리 설정된 제2 온도(도 2의 (d)의 T1 참조) 이상에서 그 문턱 전압(Vthn3)보다 큰 값을 가져 턴온되도록 설계될 수 있다. 이를 위해 제2 저항(332)의 저항값은 제3 NMOS 트랜지스터(323)의 게이트-소스 전압(VGS)이 제2 온도 이상에서 문턱 전압(Vthn3)보다 큰 값을 갖게 하는 저항값으로 결정될 수 있다.Here, whether the third NMOS transistor 323 operates is determined according to the magnitude relationship between the gate-source voltage V GS and its threshold voltage Vthn3, and the gate-source voltage V GS is determined by the XO node ( 340 is determined according to the magnitude of the I PTAT current input to the resistance value (ie, Rc) of the second resistor 332. Therefore, even in this case, as described above with reference to FIG. 4, the third NMOS transistor 323 may be adjusted to be turned on or turned off at a desired specific temperature by appropriately adjusting the resistance value of the second resistor 332. For example, the third NMOS transistor 323 has a gate-source voltage V GS having a value greater than its threshold voltage Vthn3 above a preset second temperature (see T 1 in FIG. 2D). Can be designed to be turned on. To this end, the resistance value of the second resistor 332 may be determined as a resistance value such that the gate-source voltage V GS of the third NMOS transistor 323 has a value greater than the threshold voltage Vthn3 above the second temperature. have.

상술한 바와 같이 제2 보상 전류 발생부(300)에 의해 생성되는 제2 보상 전류(Icom1)에 대한 시뮬레이션 결과 그래프가 도 7을 통해 도시되고 있다. 도 7을 참조하면, 대략 15℃보다 낮은 온도에서 제2 보상 전류(Icom1)가 0이 되고 있다. 즉, 도 5의 제2 보상 전류 발생부(300)는 제3 NMOS 트랜지스터(323)가 대략 15℃를 기준하여 그보다 높은 온도에서는 턴온되어 제2 보상 전류(Icom1)를 생성하여 출력하고, 그보다 낮은 온도에서는 턴오프되어 보상 전류를 출력하지 않도록 설계되고 있다.As described above, a graph of a simulation result of the second compensation current Icom1 generated by the second compensation current generator 300 is illustrated in FIG. 7. Referring to FIG. 7, the second compensation current Icom1 becomes zero at a temperature lower than approximately 15 ° C. That is, the second compensation current generator 300 of FIG. 5 generates the second compensation current Icom1 by outputting the second NMOS transistor 323 at a temperature higher than that of the third NMOS transistor 323 at approximately 15 ° C., and lower than that. It is designed to turn off at temperature and not output a compensating current.

이때에도 본 발명에 따른 제2 보상 전류 발생부(300)에서 제3 NMOS 트랜지스터(323)를 턴온 또는 턴오프시키는 기준이 되는 제2 온도는 설계 사양에 따라 다양한 값을 가질 수 있을 것이다. 예를 들어, 제2 온도는 도 2의 (c)에 도시된 1차 기준 전압에 대한 온도-전압 특성 커브에 있어서 그 꼭지점에 해당하는 온도(TC 참조) 이하의 값을 갖도록 설정될 수 있다. 그 이유는 앞서 도 4 및 도 6을 설명한 바와 유사하다.In this case, the second temperature, which is a reference for turning on or off the third NMOS transistor 323 in the second compensation current generator 300 according to the present invention, may have various values according to design specifications. For example, the second temperature may be set to have a value equal to or lower than a temperature (see T C ) corresponding to its vertex in the temperature-voltage characteristic curve for the primary reference voltage shown in FIG. 2C. . The reason is similar to that described above with reference to FIGS. 4 and 6.

상술한 도 4 내지 도 7의 설명에서는 본 발명의 일 실시예에 따라 전류 보상부를 구성하는 제1 보상 전류 발생부(200)와 제2 보상 전류 발생부(300)의 기능에 대하여 각각 독립적으로 설명하였지만, 해당 온도에 따라서 제1 보상 전류 발생부(200)와 제2 보상 전류 발생부(300)가 함께 또는 분리 작동될 수 있는 것임을 쉽게 이해할 수 있을 것이다. 즉, 본 발명의 일 실시예에 따른 전류 보상부에 의해 보상되어 최종 출력되는 기준 전압은 온도에 따라 하기의 수학식 16과 같이 표현될 수 있다.4 to 7, the functions of the first compensation current generator 200 and the second compensation current generator 300 constituting the current compensation unit according to one embodiment of the present invention will be described independently. However, it will be readily understood that the first compensation current generating unit 200 and the second compensation current generating unit 300 may be operated together or separately according to the corresponding temperature. That is, the reference voltage compensated by the current compensator and finally output according to an embodiment of the present invention may be expressed by Equation 16 according to temperature.

Figure 112007057033447-PAT00016
Figure 112007057033447-PAT00016

Figure 112007057033447-PAT00017
Figure 112007057033447-PAT00017

Figure 112007057033447-PAT00018
Figure 112007057033447-PAT00018

도 8은 본 발명의 기준 전압 발생기에 따라 보상 전류가 적용되기 이전에 도 3의 1차 기준 전압 발생부에 의해 1차 생성되는 1차 기준 전압(즉, Vref1)에 대한 시뮬레이션 결과에 따른 온도-전압 특성 커브를 예시한 도면이고, 도 9는 본 발명의 기준 전압 발생기에 따라 보상 전류가 적용된 이후 보상 출력된 기준 전압(즉, Vref2)에 대한 시뮬레이션 결과에 따른 온도-전압 특성 커브를 예시한 도면이다.FIG. 8 illustrates the temperature according to the simulation result of the primary reference voltage (ie, Vref1) generated by the primary reference voltage generator of FIG. 3 before the compensation current is applied according to the reference voltage generator of FIG. 9 is a diagram illustrating a voltage characteristic curve, and FIG. 9 is a diagram illustrating a temperature-voltage characteristic curve according to a simulation result for a reference voltage (ie, Vref2) compensated and output after the compensation current is applied according to the reference voltage generator of the present invention. to be.

도 8 및 도 9은 목표 기준 전압을 1V로 설정하고, -40℃에서 +125℃ 사이의 온도 범위에서 5가지 시뮬레이션 조건(도 8 및 도 9의 그래프에서의 ss, fs, tt, sf, ff의 스큐(skew) 조건 참조)을 적용하여 시뮬레이션한 결과 그래프이다. 여기서, 식별자 s는 채널에서의 전자 이동도가 느린 상태(slow state)를, 식별자 t는 채널에서의 전자 이동도가 보통인 상태(typical state)를, 식별자 f는 채널에서의 전자 이동도가 빠른 상태(fast state)를 의미한다. 또한, 두개의 식별자는 순차적으로 앞의 식별자는 NMOS 트랜지스터에 대한 조건이고, 뒤의 식별자는 PMOS 트랜지 스터에 대한 조건을 나타낸다.8 and 9 set the target reference voltage to 1V, and five simulation conditions (ss, fs, tt, sf, ff in the graphs of FIGS. 8 and 9) in a temperature range of -40 ° C to + 125 ° C. The simulation result graph is applied to the skew condition. Here, the identifier s is a slow state of electron mobility in the channel, the identifier t is a state in which the electron mobility is normal in the channel, and the identifier f is a fast electron mobility in the channel. It means a fast state. In addition, the two identifiers sequentially indicate that the former identifier is a condition for the NMOS transistor, and the latter identifier is a condition for the PMOS transistor.

도 8 및 도 9를 하기의 표 1과 표 2를 참조하여 설명하면 다음과 같다.8 and 9 will be described with reference to Tables 1 and 2 below.

표 1은 도 8에 도시된 1차 기준 전압(Vref1)의 온도-전압 특성 커브의 이해를 돕기 위하여 각 시뮬레이션 조건별로 출력되는 1차 기준 전압의 최대값 및 최소값 그리고 이에 따라 환산한 온도 계수를 기재하고 있다. 또한, 표 2는 도 9에 도시된 최종 보상 출력되는 기준 전압(Vref2)의 온도-전압 특성 커브의 이해를 돕기 위하여 각 시뮬레이션 조건별로 출력되는 보상 기준 전압의 최대값 및 최소값 그리고 온도 계수를 기재하고 있다.Table 1 lists the maximum and minimum values of the primary reference voltages output for each simulation condition and the temperature coefficients converted according to the simulation conditions for better understanding of the temperature-voltage characteristic curve of the primary reference voltage Vref1 shown in FIG. 8. Doing. In addition, Table 2 lists the maximum and minimum values and the temperature coefficients of the compensation reference voltages output for each simulation condition in order to understand the temperature-voltage characteristic curve of the final compensation output reference voltage Vref2 shown in FIG. 9. have.

skewskew Vref1Vref1 온도 계수(ppm/℃)Temperature Coefficient (ppm / ℃) 최대값(V)Maximum value (V) 최소값(V)Value (V) tttt 1.000621.00062 0.999670.99967 5.765.76 ffff 1.000561.00056 0.999600.99960 5.825.82 ssss 1.000681.00068 0.999750.99975 5.645.64 fsfs 1.000651.00065 0.999710.99971 5.705.70 sfsf 1.000591.00059 0.999640.99964 5.765.76

skewskew Vref2Vref2 온도 계수(ppm/℃)Temperature Coefficient (ppm / ℃) 최대값(V)Maximum value (V) 최소값(V)Value (V) tttt 1.000451.00045 0.999900.99990 3.333.33 ffff 1.000991.00099 1.000161.00016 5.035.03 ssss 1.000051.00005 0.999520.99952 3.213.21 fsfs 1.000861.00086 0.999970.99997 5.395.39 sfsf 1.000491.00049 0.999790.99979 4.244.24

여기서, 온도 계수는 하기의 수학식 17에 의해 계산될 수 있으며, 하기의 수학식 17을 통해 확인할 있듯이 온도 계수가 작은 값을 가질 수록 온도 변화에 민감하지 않다는 것을 의미한다.Here, the temperature coefficient may be calculated by Equation 17 below, which means that the smaller the temperature coefficient is, the less sensitive it is to temperature change.

Figure 112007057033447-PAT00019
Figure 112007057033447-PAT00019

따라서, 도 9에 따라 표 2에 기재된 온도 계수를 살펴보면 모든 시뮬레이션 조건에 대하여 도 8에 따라 표 1에 기재된 온도 계수에 비해 작은 값을 가지고 있음을 확인할 수 있다. 즉, 표 2에 기재된 보상 기준 전압(Vref2)은 표 1에 기재된 1차 기준 전압(Vref1)보다 tt 조건에서는 42.1%, ff 조건에서는 13.6%, ss 조건에서는 43.1%, fs 조건에서는 5.4%, sf 조건에서는 26.4% 만큼 온도 계수가 개선되고 있다. 이는 결국 본 발명에 따라 제안된 기준 전압 발생기를 통해 보상 출력되는 기준 전압(Vref2)이 1차 기준 전압(Vref1)에 비하여 그 온도-전압 특성 커브가 보상됨으로써 온도 변화에 따른 출력 전압의 편차가 줄어들어 보다 안정된 형태로 출력될 수 있게 된다는 것을 의미한다.Therefore, looking at the temperature coefficients shown in Table 2 according to Figure 9 it can be seen that for all the simulation conditions have a smaller value than the temperature coefficients shown in Table 1 according to FIG. That is, the compensation reference voltage Vref2 shown in Table 2 is 42.1% under the tt condition, 13.6% under the ff condition, 43.1% under the ss condition, 5.4% under the fs condition, and sf than the primary reference voltage Vref1 shown in Table 1 Under the conditions, the temperature coefficient is improved by 26.4%. As a result, the reference voltage Vref2 compensated by the proposed reference voltage generator according to the present invention compensates for the temperature-voltage characteristic curve compared to the primary reference voltage Vref1, thereby reducing the variation of the output voltage according to the temperature change. This means that it can be output in a more stable form.

다만 여기서, 도 9에 도시된 보상 기준 전압(Vref2)에 대한 온도-전압 특성 커브는 앞서 도 2의 (e)를 통해 예상하였던 커브 형태를 갖지 않고 있다. 그러나 이는 실제 시뮬레이션 조건에 따라 본 발명의 기준 전압 발생기를 구성하는 각 소자들(PMOS 트랜지스터, NMOS 트랜지스터, BJT 트랜지스터 등) 및 전체 회로의 특성 변화에 따른 것에 불과하다. 즉, 앞서 도 2를 통해 설명한 설계 원리에 따라 제작된 본 발명의 기준 전압 발생기는 온도 변화에도 보다 안정하고 정확한 기준 전압을 출력할 수 있음을 실제 시뮬레이션 결과를 나타낸 도 9 및 표 2가 명확히 확인해주고 있는 것이다.Here, the temperature-voltage characteristic curve for the compensation reference voltage Vref2 shown in FIG. 9 does not have the curve shape expected through FIG. 2E. However, this is only due to changes in characteristics of each device (PMOS transistor, NMOS transistor, BJT transistor, etc.) and the entire circuit constituting the reference voltage generator according to the actual simulation conditions. That is, the reference voltage generator of the present invention manufactured according to the design principle described above with reference to FIG. It is.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be readily understood that modifications and variations are possible.

도 1은 본 발명의 일 실시예에 따른 기준 전압 발생기의 회로도를 개략적으로 나타낸 도면.1 is a schematic circuit diagram of a reference voltage generator according to an embodiment of the present invention;

도 2는 본 발명의 일 실시예에 따른 기준 전압 발생기에서 온도 변화에 따른 출력 기준 전압의 편차를 감소시키기 위한 기본 설계 원리를 설명하기 위한 도면.2 is a view for explaining a basic design principle for reducing the deviation of the output reference voltage according to the temperature change in the reference voltage generator according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 1차 기준 전압 발생부의 일 회로도를 개략적으로 나타낸 도면.3 is a schematic diagram illustrating one circuit diagram of a primary reference voltage generator in a reference voltage generator according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 제1 보상 전류 발생부의 일 회로도를 개략적으로 나타낸 도면.4 is a schematic diagram illustrating a circuit diagram of a first compensation current generator in a reference voltage generator according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 기준 전압 발생기에서의 제2 보상 전류 발생부의 일 회로도를 개략적으로 나타낸 도면.5 is a schematic diagram illustrating one circuit diagram of a second compensation current generator in a reference voltage generator according to an exemplary embodiment of the present invention.

도 6은 도 4의 제1 보상 전류 발생부에 의해 출력되는 제1 보상 전류에 대한 시뮬레이션 결과를 예시한 도면.6 is a diagram illustrating a simulation result of a first compensation current output by the first compensation current generator of FIG. 4.

도 7은 도 5의 제2 보상 전류 발생부에 의해 출력되는 제2 보상 전류에 대한 시뮬레이션 결과를 예시한 도면.FIG. 7 is a diagram illustrating a simulation result of a second compensation current output by the second compensation current generator of FIG. 5.

도 8은 본 발명의 기준 전압 발생기에 따라 보상 전류가 적용되기 이전에 도 3의 1차 기준 전압 발생부에 의해 1차 생성되는 1차 기준 전압에 대한 시뮬레이션 결과에 따른 온도-전압 특성 커브를 예시한 도면.FIG. 8 illustrates a temperature-voltage characteristic curve according to a simulation result for the primary reference voltage generated by the primary reference voltage generator of FIG. 3 before the compensation current is applied according to the reference voltage generator of the present invention. One drawing.

도 9는 본 발명의 기준 전압 발생기에 따라 보상 전류가 적용된 이후 보상 출력된 기준 전압에 대한 시뮬레이션 결과에 따른 온도-전압 특성 커브를 예시한 도면.9 is a diagram illustrating a temperature-voltage characteristic curve according to a simulation result for a compensation output reference voltage after a compensation current is applied according to the reference voltage generator of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 전원10: power

100 : 1차 기준 전압 발생부100: primary reference voltage generator

200 : 제1 보상 전류 발생부200: first compensation current generating unit

300 : 제2 보상 전류 발생부300: second compensation current generating unit

Claims (12)

공급된 전원 전압으로부터 소정의 기준 전압을 발생시키는 기준 전압 발생기에 있어서,In the reference voltage generator for generating a predetermined reference voltage from the supplied power supply voltage, 상기 전원 전압을 공급받아 1차 기준 전압을 생성하는 1차 기준 전압 발생부를 포함하되,Including a primary reference voltage generator for receiving the power supply voltage to generate a primary reference voltage, 상기 1차 기준 전압 발생부로부터 생성된 상기 1차 기준 전압에 대한 온도-전압 특성 커브와 반대되는 형태의 온도-전류 특성 커브를 갖는 보상 전류를 생성하는 전류 보상부를 더 포함하고, 상기 1차 기준 전압 발생부는 상기 보상 전류를 입력받아 상기 1차 기준 전압에 대한 온도-전압 특성 커브를 보상시켜 온도 변화에 따른 전압 편차가 감소된 기준 전압을 출력하는 것을 특징으로 하는 기준 전압 발생기.And a current compensator configured to generate a compensation current having a temperature-current characteristic curve in a form opposite to the temperature-voltage characteristic curve for the primary reference voltage generated from the primary reference voltage generator. The voltage generator receives the compensation current and compensates the temperature-voltage characteristic curve with respect to the primary reference voltage to output a reference voltage with reduced voltage deviation according to temperature change. 제1항에 있어서,The method of claim 1, 상기 1차 기준 전압 발생부는,The primary reference voltage generator, 전류 거울 구조(current mirror structure)를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor transistor);First to third PMOS transistors (P-channel Metal Oxide Semiconductor transistor) forming a current mirror structure, each source terminal is connected to the power supply voltage; 출력 단자가 상기 제1 내지 제3 PMOS 트랜지스터 중 어느 하나의 게이트 단 자와 연결되고, 제1 입력 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 제2 입력 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되는 연산 증폭기;An output terminal is connected to the gate terminal of any one of the first to third PMOS transistors, a first input terminal is connected to the drain terminal of the first PMOS transistor, and a second input terminal is connected to the gate terminal of the second PMOS transistor. An operational amplifier connected to the drain terminal; 에미터 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 베이스 단자와 콜렉터 단자가 연결되는 BJT 트랜지스터(Bipolar Junction Transistor);A bipolar junction transistor having an emitter terminal connected to a drain terminal of the first PMOS transistor and having a base terminal and a collector terminal connected thereto; 일단은 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항;A first resistor having one end connected to a drain terminal of the first PMOS transistor and the other end connected to a ground point; 일단은 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항;A second resistor having one end connected to a drain terminal of the second PMOS transistor and the other end connected to a ground point; 일단이 상기 제2 PMOS 트랜지스터의 드레인 단자와 연결되는 제3 저항;A third resistor having one end connected to the drain terminal of the second PMOS transistor; 각각의 에미터 단자가 상기 제3 저항의 타단과 연결되고, 베이스 단자와 콜렉터 단자가 각각 연결되는 N(N은 자연수)개의 BJT 트랜지스터;N (J is a natural number) BJT transistors, each emitter terminal connected to the other end of the third resistor, and a base terminal and a collector terminal respectively connected; 일단이 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되는 제4 저항; 및A fourth resistor having one end connected to the drain terminal of the third PMOS transistor; And 일단은 상기 제4 저항의 타단과 연결되고, 타단은 접지점과 연결되는 제5 저항을 포함하되,One end is connected to the other end of the fourth resistor, the other end includes a fifth resistor connected to the ground point, 상기 1차 기준 전압은 상기 제3 PMOS 트랜지스터의 드레인 단자와 접지점 간의 전압인 것을 특징으로 하는 기준 전압 발생기.And the primary reference voltage is a voltage between the drain terminal of the third PMOS transistor and a ground point. 제2항에 있어서,The method of claim 2, 상기 보상 전류는 상기 1차 기준 전압 발생부의 제5 저항으로 흘러 상기 1차 기준 전압에 대한 온도-전압 특성 커브를 보상시키는 것을 특징으로 하는 기준 전압 발생기.The compensation current flows to the fifth resistance of the primary reference voltage generator to compensate for the temperature-voltage characteristic curve for the primary reference voltage. 제1항에 있어서,The method of claim 1, 상기 전류 보상부는,The current compensator, 상기 1차 기준 전압 발생부의 동작 온도가 미리 설정된 제1 온도보다 작은 경우 제1 보상 전류를 발생시키는 제1 보상 전류 발생부; 및A first compensation current generator configured to generate a first compensation current when an operating temperature of the primary reference voltage generator is smaller than a preset first temperature; And 상기 1차 기준 전압 발생부의 동작 온도가 미리 설정된 제2 온도보다 큰 경우 제2 보상 전류를 발생시키는 제2 보상 전류 발생부를 포함하되,And a second compensation current generator configured to generate a second compensation current when an operating temperature of the primary reference voltage generator is greater than a preset second temperature. 상기 보상 전류는 상기 제1 보상 전류와 상기 제2 보상 전류의 합인 것을 특징으로 하는 기준 전압 발생기.The compensation current is a sum of the first compensation current and the second compensation current. 제4항에 있어서,The method of claim 4, wherein 상기 제1 보상 전류 발생부는,The first compensation current generator, 전류 거울 구조를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터;First to third PMOS transistors forming a current mirror structure, each source terminal being connected to the power supply voltage; 드레인 단자 및 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 소스 단자는 접지점과 연결되는 제1 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor transistor);A first NMOS transistor having a drain terminal and a gate terminal connected to a drain terminal of the first PMOS transistor, and a source terminal connected to a ground point; 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되고, 게이트 단자가 상기 제1 NMOS 트랜지스터의 게이트 단자와 연결되는 제2 NMOS 트랜지스터;A second NMOS transistor having a drain terminal connected to a drain terminal and a gate terminal of the second PMOS transistor, and a gate terminal connected to a gate terminal of the first NMOS transistor; 일단은 상기 제2 NMOS 트랜지스터의 소스 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항;A first resistor connected at one end to a source terminal of the second NMOS transistor and at the other end to a ground point; 일단은 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항; 및A second resistor having one end connected to a drain terminal of the third PMOS transistor and the other end connected to a ground point; And 소스 단자가 상기 제3 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 일 접속점에 연결되는 제4 PMOS 트랜지스터를 포함하되,A source terminal is connected to the source terminal of the third PMOS transistor, the gate terminal includes a fourth PMOS transistor connected to one connection point between the drain terminal of the third PMOS transistor and the second resistor, 상기 제1 보상 전류는 상기 제4 PMOS 트랜지스터의 드레인 단자를 통해 출력되는 전류인 것을 특징으로 하는 기준 전압 발생기.The first compensation current is a reference voltage generator, characterized in that the current output through the drain terminal of the fourth PMOS transistor. 제5항에 있어서,The method of claim 5, 상기 제1 보상 전류 발생부의 상기 제4 PMOS 트랜지스터는 소스 단자와 게이트 단자간의 전압(VSG)이 상기 제1 온도 이하에서 상기 제4 PMOS 트랜지스터의 문턱 전압의 절대값보다 큰 값을 가져 턴온되는 것을 특징으로 하는 기준 전압 발생기.The fourth PMOS transistor of the first compensation current generating unit turns on when the voltage V SG between the source terminal and the gate terminal is greater than an absolute value of the threshold voltage of the fourth PMOS transistor below the first temperature. Characterized by a reference voltage generator. 제6항에 있어서,The method of claim 6, 상기 제1 보상 전류 발생부의 상기 제2 저항은 상기 제4 PMOS 트랜지스터의 소스 단자와 게이트 단자간의 전압(VSG)이 상기 제1 온도 이하에서 상기 문턱 전압의 절대값보다 큰 값을 갖게 하는 저항값으로 결정되는 것을 특징으로 하는 기준 전압 발생기.The second resistor of the first compensation current generating unit has a resistance value such that the voltage V SG between the source terminal and the gate terminal of the fourth PMOS transistor has a value greater than an absolute value of the threshold voltage below the first temperature. Reference voltage generator, characterized in that determined by. 제4항에 있어서,The method of claim 4, wherein 상기 1차 기준 전압에 대한 온도-전압 특성 커브는 크게 위로 볼록한 곡선(large convex curve) 형태를 가지되,The temperature-voltage characteristic curve for the primary reference voltage has a large convex curve shape. 상기 제1 온도는 상기 1차 기준 전압에 대한 온도-전압 특성 커브의 꼭지점에 해당하는 온도 이상의 값을 갖도록 설정되는 것을 특징으로 하는 기준 전압 발생기.And wherein the first temperature is set to have a value equal to or greater than a temperature corresponding to a vertex of a temperature-voltage characteristic curve for the primary reference voltage. 제4항에 있어서,The method of claim 4, wherein 상기 제2 보상 전류 발생부는,The second compensation current generator, 전류 거울 구조를 형성하고, 각각의 소스 단자가 상기 전원 전압에 연결되는 제1 내지 제3 PMOS 트랜지스터;First to third PMOS transistors forming a current mirror structure, each source terminal being connected to the power supply voltage; 드레인 단자 및 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자와 연결되고, 소스 단자는 접지점과 연결되는 제1 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor transistor);A first NMOS transistor having a drain terminal and a gate terminal connected to a drain terminal of the first PMOS transistor, and a source terminal connected to a ground point; 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되고, 게이트 단자가 상기 제1 NMOS 트랜지스터의 게이트 단자와 연결되는 제2 NMOS 트랜지스터;A second NMOS transistor having a drain terminal connected to a drain terminal and a gate terminal of the second PMOS transistor, and a gate terminal connected to a gate terminal of the first NMOS transistor; 일단은 상기 제2 NMOS 트랜지스터의 소스 단자와 연결되고, 타단은 접지점과 연결되는 제1 저항;A first resistor connected at one end to a source terminal of the second NMOS transistor and at the other end to a ground point; 일단은 상기 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 타단은 접지점과 연결되는 제2 저항; 및A second resistor having one end connected to a drain terminal of the third PMOS transistor and the other end connected to a ground point; And 드레인 단자가 상기 제3 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 일 접속점에 연결되는 제3 NMOS 트랜지스터를 포함하되,A drain terminal is connected to the source terminal of the third PMOS transistor, and the gate terminal includes a third NMOS transistor connected to one connection point between the drain terminal of the third PMOS transistor and the second resistor, 상기 제2 보상 전류는 상기 제3 NMOS 트랜지스터의 소스 단자를 통해 출력되는 전류인 것을 특징으로 하는 기준 전압 발생기.And wherein the second compensation current is a current output through a source terminal of the third NMOS transistor. 제9항에 있어서,The method of claim 9, 상기 제2 보상 전류 발생부의 상기 제3 NMOS 트랜지스터는 게이트 단자와 소스 단자 간의 전압(VGS)이 상기 제2 온도 이상에서 상기 제3 NMOS 트랜지스터의 문턱 전압보다 큰 값을 가져 턴온되는 것을 특징으로 하는 기준 전압 발생기.The third NMOS transistor of the second compensation current generator may be turned on because a voltage V GS between a gate terminal and a source terminal is greater than a threshold voltage of the third NMOS transistor at or above the second temperature. Reference voltage generator. 제10항에 있어서,The method of claim 10, 상기 제2 보상 전류 발생부의 상기 제2 저항은 제3 NMOS 트랜지스터의 게이트 단자와 소스 단자 간의 전압(VGS)이 상기 제2 온도 이상에서 상기 문턱 전압보다 큰 값을 갖게 하는 저항값으로 결정되는 것을 특징으로 하는 기준 전압 발생기.The second resistor of the second compensation current generator is determined as a resistance value such that the voltage V GS between the gate terminal and the source terminal of the third NMOS transistor has a value greater than the threshold voltage above the second temperature. Characterized by a reference voltage generator. 제4항에 있어서,The method of claim 4, wherein 상기 1차 기준 전압에 대한 온도-전압 특성 커브는 크게 위로 볼록한 곡선(large convex curve) 형태를 가지되,The temperature-voltage characteristic curve for the primary reference voltage has a large convex curve shape. 상기 제2 온도는 상기 1차 기준 전압에 대한 온도-전압 특성 커브의 꼭지점에 해당하는 온도 이하의 값을 갖도록 설정되는 것을 특징으로 하는 기준 전압 발생기.And wherein the second temperature is set to have a value below a temperature corresponding to a vertex of a temperature-voltage characteristic curve for the primary reference voltage.
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