KR20090012281A - Flash memory device comprising metal nano particle and fabrication method thereof - Google Patents

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Abstract

A flash EEPROM and the manufacturing method thereof for forming the metal nanoparticle are provided to form the metal nanoparticle served as the floating gate inside the amorphous metal silicon oxide thin film. The first conductive region and the second conductive region are included in the semiconductor substrate(110). The amorphous metal silicon oxide thin film(120) is formed on the substrate semiconductor. The metal nanoparticle(130) surrounds the silicon oxide inside the amorphous metal silicon oxide thin film. The metal oxide thin films is deposited on the semiconductor substrate and then heat-treated to form the amorphous metal silicon oxide thin film. The metal nanoparticle surrounding the silicon oxide and is produced by the electron beam irradiation. The amorphous metal silicon oxide thin film is interposed between the silicon oxide and the metal nanoparticle surrounding the semiconductor substrate.

Description

금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법{Flash memory device comprising metal nano particle and fabrication method thereof}Flash memory device comprising metal nanoparticles and a method of manufacturing the same

본 발명은 플래시 기억 소자 및 그 제조 방법에 관한 것으로서, 좀 더 상세하게는 플래시 기억 소자의 비정질 금속 실리콘 산화물 박막에 전자빔을 조사함으로써, 비정질 금속 실리콘 산화물 박막 내부에 플로팅 게이트 역할을 하는 금속 나노 입자를 형성하는 기술에 관한 것이다.The present invention relates to a flash memory device and a method for manufacturing the same, and more particularly, by irradiating an electron beam to an amorphous metal silicon oxide thin film of a flash memory device, metal nanoparticles serving as floating gates inside the amorphous metal silicon oxide thin film are formed. It relates to a technique for forming.

플래시 기억 소자의 아키텍처는 크게 비트선과 접지선 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있고, 다시 NOR형은 변형 구조인 AND형, DINOR형, VGA(Virtual Ground Array)형으로 나눌 수 있다. NOR형은 88년 인텔이 발표한 EP롬 셀 구조를 이용한 ETOX(EPROM tunnel oxide) 방식에 기초한 구조이다.The architecture of flash memory device can be divided into NOR type structure in which cells are arranged in parallel between the bit line and ground line, and NAND type structure arranged in series.NOR type is AND, DINOR type, and VGA (Virtual) Ground Array) type. The NOR type is based on the ETOX (EPROM tunnel oxide) method using the EPROM cell structure announced by Intel in 1988.

종래, 절연체 안에 금속 또는 금속 화합물 나노 입자를 형성하는 방법, 특히 단전자 소자 및 나노 입자 플래시 기억 소자와 같은 반도체 소자를 위해 나노 입자를 형성하는 방법이 연구되었다.Conventionally, a method of forming metal or metal compound nanoparticles in an insulator, particularly a method of forming nanoparticles for semiconductor devices such as single-electron devices and nanoparticle flash memory devices, has been studied.

보다 향상된 방법으로 나노 입자의 크기와 밀도를 보다 정확하게 제어하기 위해 레이저를 금속 박막 위에 직접 조사하여 열처리를 하는 방법이 있다. 또한 레이저를 사용하여 금속이 도핑되어 있는 실리콘(Si) 기판으로부터 금속이 도핑된 실리콘(Si) 나노 입자를 형성하고 이를 박막 위에 증착하는 간접적인 방법이 사용되기도 한다.As a more advanced method, there is a method in which a laser is directly irradiated on a metal thin film and heat treated to more precisely control the size and density of nanoparticles. In addition, an indirect method of forming a metal-doped silicon (Si) nanoparticles from a metal-doped silicon (Si) substrate using a laser and depositing the same on a thin film is also used.

그 중의 한 가지로서, 절연층, 금속 박막, 절연층을 순차적으로 성장시킨 후에 열처리를 가해 박막 형태의 금속이 서로 응집하여 나노 입자를 형성하거나, 금속과 절연층이 서로 반응하여 금속 화합물 나노 입자를 형성하는 방법이 연구되었다. 그러나, 이 방법은 간단하고 빠르게 나노 입자를 형성할 수 있다는 장점에도 불구하고, 나노 입자를 정확한 위치에 원하는 밀도와 크기로 형성하는 것은 매우 어렵다는 것이 단점으로 지적되었다.As one of them, the insulating layer, the metal thin film, and the insulating layer are sequentially grown, and then subjected to heat treatment to agglomerate the thin film metals to form nanoparticles, or the metal and the insulating layer react with each other to form metal compound nanoparticles. Forming method was studied. However, the method has been pointed out that despite the advantages of being able to form nanoparticles simply and quickly, it is very difficult to form nanoparticles at the desired location and density.

이러한 단점을 보완하는 보다 향상된 방법으로서, 레이저를 금속 박막 위에 직접 조사하여 열처리를 하는 방법이 제안되었다. 또한, 금속이 도핑되어 있는 실리콘(Si) 기판에 레이저를 사용하여 금속이 도핑된 실리콘(Si) 나노 입자를 형성하고, 이를 박막 위에 증착하는 간접적인 방법이 연구되었었다. 이렇게 레이저를 이용하는 방법은 레이저의 출력, 초점의 크기 및 조사 시간을 조절하여 형성되는 나노 입자의 크기와 밀도를 어느 정도 균일하게 할 수 있고, 비교적 다양한 금속에 적용할 수 있다는 점에서 유용하다.As a further improved method to compensate for this disadvantage, a method of heat treatment by directly irradiating a laser on a metal thin film has been proposed. In addition, an indirect method of forming metal-doped silicon (Si) nanoparticles using a laser on a metal-doped silicon (Si) substrate and depositing the same on a thin film has been studied. This method using a laser is useful in that the size and density of the nanoparticles formed by adjusting the output of the laser, the size of the focal point, and the irradiation time can be uniform to some extent, and can be applied to relatively various metals.

그러나, 아연(Zn)과 같이 쉽게 산화되는 일부 금속을 사용할 경우에는 금속 박막 내에 결정화된 금속 나노 입자를 형성할 수 없다는 것과, 빛의 회절 특성으로 인해 하나의 나노 입자를 정확한 크기로 제작하는 것이 어렵다는 문제점이 있다.However, when some metals easily oxidized such as zinc (Zn), crystallized metal nanoparticles cannot be formed in the metal thin film, and due to the diffraction property of light, it is difficult to fabricate one nanoparticle to the correct size. There is a problem.

절연체 안에 금속 또는 금속 화합물 나노 입자를 형성하는 그 밖의 방법으로서, 금속과 절연 물질을 동시에 증착하여 절연층 안에 금속 나노 입자를 형성하는 방법이 제안되었다. 그러나, 이러한 방법은 절연층 안에 금속 나노 입자가 분산되어 분포하기 때문에 단층 또는 다층 구조의 나노 입자층을 형성하는 것이 불가능하며, 나노 입자의 크기와 밀도를 조절하는 것이 어렵다.As another method of forming metal or metal compound nanoparticles in an insulator, a method of forming metal nanoparticles in an insulating layer by simultaneously depositing a metal and an insulating material has been proposed. However, in this method, since the metal nanoparticles are dispersed and distributed in the insulating layer, it is impossible to form a single layer or multi-layered nanoparticle layer, and it is difficult to control the size and density of the nanoparticles.

다른 방법으로, 금속 화합물을 졸-겔 상태의 SiO2에 혼합하고 이 혼합물을 기판 상에 도포한 후에 양단에 전류를 공급하여, 혼합물로부터 SiO2 절연층과 금속 나노 입자를 얻는 방법이 있다. 그러나, 전류량에 따라 매우 민감하게 금속 나노 입자의 형성되는 양이 결정되며, 금속 나노 입자의 결정 방향에 따라 각기 다른 방향으로 금속 나노 입자가 형성된다는 문제를 가지고 있다.Alternatively, there is a method of mixing a metal compound into SiO 2 in a sol-gel state and applying the mixture onto a substrate to supply current at both ends to obtain a SiO 2 insulating layer and metal nanoparticles from the mixture. However, the amount of formation of the metal nanoparticles is very sensitively determined according to the amount of current, and the metal nanoparticles are formed in different directions depending on the crystal direction of the metal nanoparticles.

따라서, 나노 입자의 크기를 정교하게 조정할 수 있고, 우수한 전하 포획 능력을 가짐으로써 보다 우수한 전기적 특성 및 정보 저장 능력을 갖는 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법이 요구된다.Therefore, there is a need for a flash memory device including a metal nanoparticle capable of precisely adjusting the size of the nanoparticles, having excellent charge trapping ability, and having more excellent electrical properties and information storage capability, and a method of manufacturing the same.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 전자빔을 조사에 의해 비정질 금속 실리콘 산화물 박막 내부에 형성된 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and is to provide a flash memory device including a metal nanoparticle formed inside an amorphous metal silicon oxide thin film by irradiation with an electron beam, and a method of manufacturing the same.

또한, 본 발명은 비정질 금속 실리콘 산화물 박막 내부에 금속 나노 입자를 형성함에 있어서 전자빔의 크기, 조사 시간, 조사 위치 등을 적절히 조절함으로써 금속 나노 입자의 크기, 밀도, 위치 등을 제어할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention, in forming the metal nanoparticles in the amorphous metal silicon oxide thin film flash memory that can control the size, density, position, etc. of the metal nanoparticles by appropriately adjusting the size, irradiation time, irradiation position, etc. of the electron beam An object and a manufacturing method thereof are provided.

또한, 본 발명은 금속 나노 입자의 표면을 절연층이 둘러 싸고 있어 우수한 전하 포획 능력을 가진 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention is to provide a flash memory device comprising a metal nanoparticle having an excellent charge trapping ability because the insulating layer surrounds the surface of the metal nanoparticles and a method of manufacturing the same.

또한, 본 발명은 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 플래시 기억 소자 및 제조 방법을 제공하기 위한 것이다.In addition, the present invention is to provide a flash memory device and a manufacturing method which can be utilized as a large-capacity, high-capacity storage device of a portable electronic device such as a mobile phone, a PMP, as well as a disk-type storage device.

본 발명의 다른 목적들은 이하에 서술되는 바람직한 실시예를 통하여 보다 명확해질 것이다.Other objects of the present invention will become more apparent through the preferred embodiments described below.

본 발명의 일 측면에 따르면, 제1 도전성 영역 및 제2 도전성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 비정질 금속 실리콘 산화물 박막 및 상기 비정질 금속 실리콘 산화물 박막 내부에, 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자를 포함하되, 상기 비정질 금속 실리콘 산화물 박막은 상기 반도체 기판 위에 금속 산화물 박막을 증착하고 열처리함으로써 형성되고, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 전자빔 조사에 의해 생성되고, 상기 반도체 기판과 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자 사이에는 상기 비정질 금속 실리콘 산화물 박막이 개재되는 것을 특징으로 하는 플래시 기억 소자가 제공될 수 있다.According to an aspect of the present invention, a semiconductor substrate including a first conductive region and a second conductive region, an amorphous metal silicon oxide thin film formed on the semiconductor substrate, and an amorphous metal silicon oxide thin film are surrounded by silicon oxide. Including the metal nanoparticles of, wherein the amorphous metal silicon oxide thin film is formed by depositing and heat-treating the metal oxide thin film on the semiconductor substrate, the metal nanoparticles of the form surrounded by the silicon oxide is produced by electron beam irradiation, A flash memory device may be provided between a semiconductor substrate and a metal nanoparticle having a form surrounded by the silicon oxide, wherein the amorphous metal silicon oxide thin film is interposed therebetween.

또한, 상기 비정질 금속 실리콘 산화물 박막 상에 형성된 게이트 전극, 상기 제1 도전성 영역 상에 형성된 제1 전극, 상기 제2 도전성 영역 상에 형성된 제2 전극 및 상기 비정질 금속 실리콘 산화물 박막과 상기 게이트 전극 사이에 형성된 절연막을 더 포함할 수 있다.Further, a gate electrode formed on the amorphous metal silicon oxide thin film, a first electrode formed on the first conductive region, a second electrode formed on the second conductive region, and between the amorphous metal silicon oxide thin film and the gate electrode It may further include an insulating film formed.

또한, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 상기 비정질 금속 실리콘 산화물 박막 내의 금속 입자와 실리콘 산화물이 분리됨으로써 생성될 수 있다.In addition, the metal nanoparticles surrounded by the silicon oxide may be generated by separating the metal particles and the silicon oxide in the amorphous metal silicon oxide thin film.

또한, 상기 금속 입자는 아연(Zn), 구리(Cu), 인듐(In), 은(Ag), 주석(Sn), 안티몬(Sb), 니켈(Ni) 및 철(Fe) 중 하나 이상을 포함할 수 있다.In addition, the metal particles include one or more of zinc (Zn), copper (Cu), indium (In), silver (Ag), tin (Sn), antimony (Sb), nickel (Ni), and iron (Fe). can do.

또한, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자의 크기, 밀도 및 위치는 상기 전자빔의 초점 크기, 조사 시간 및 조사 위치를 각각 조절함으로써 제어될 수 있다.In addition, the size, density, and position of the metal nanoparticles surrounded by the silicon oxide may be controlled by adjusting the focal size, irradiation time, and irradiation position of the electron beam, respectively.

또한, 상기 비정질 금속 실리콘 산화물 박막의 두께는 상기 열처리 시간을 조절함으로써 제어될 수 있는 것일 수 있다.In addition, the thickness of the amorphous metal silicon oxide thin film may be one that can be controlled by adjusting the heat treatment time.

또한, 상기 비정질 금속 실리콘 산화물 박막은 Zn2XSi1-YO2, Cu2XSi1-YO2, In2XSi1-YO2, Ag2XSi1-YO2, Sn2XSi1-YO2, Sb2XSi1-YO2, Ni2XSi1-YO2 및 Fe2XSi1-YO2 박막 중 하나 이상을 포함할 수 있다.In addition, the amorphous metal silicon oxide thin film is Zn 2X Si 1-Y O 2 , Cu 2X Si 1-Y O 2 , In 2X Si 1-Y O 2 , Ag 2X Si 1-Y O 2 , Sn 2X Si 1- It may include one or more of Y O 2 , Sb 2X Si 1-Y O 2 , Ni 2X Si 1-Y O 2, and Fe 2X Si 1-Y O 2 thin films.

본 발명의 다른 측면에 따르면, 반도체 기판 상에 금속 산화물 박막을 형성하는 단계, 상기 금속 산화물 박막이 형성된 상기 반도체 기판을 열처리하여 비정질 금속 실리콘 산화물 박막을 형성하는 단계, 상기 비정질 금속 실리콘 산화물 박막에 전자빔을 조사하여 상기 비정질 금속 실리콘 산화물 박막 내부에 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자를 형성하는 단계 및 상기 반도체 기판의 양 측부에 제1 도전성 영역 및 제2 도전성 영역을 형성하는 단계를 포함하되, 상기 반도체 기판과 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자 사이에는 상기 비정질 금속 실리콘 산화물 박막이 개재되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법이 제공될 수 있다.According to another aspect of the invention, forming a metal oxide thin film on a semiconductor substrate, heat treating the semiconductor substrate on which the metal oxide thin film is formed to form an amorphous metal silicon oxide thin film, an electron beam on the amorphous metal silicon oxide thin film Irradiating and forming metal nanoparticles surrounded by silicon oxide in the amorphous metal silicon oxide thin film and forming first and second conductive regions on both sides of the semiconductor substrate, A method of manufacturing a flash memory device may be provided between the semiconductor substrate and a metal nanoparticle having a form surrounded by the silicon oxide, wherein the amorphous metal silicon oxide thin film is interposed therebetween.

또한, 상기 비정질 금속 실리콘 산화물 박막이 형성된 후에 상기 금속 산화물 박막을 식각하는 단계를 더 포함할 수 있다.The method may further include etching the metal oxide thin film after the amorphous metal silicon oxide thin film is formed.

또한, 상기 비정질 금속 실리콘 산화물 박막 상에 절연막을 형성하는 단계를 더 포함할 수 있다.The method may further include forming an insulating film on the amorphous metal silicon oxide thin film.

또한, 상기 비정질 금속 실리콘 산화물 박막, 상기 제1 도전성 영역 및 상기 제2 도전성 영역 상에 각각 게이트 전극, 제1 전극 및 제2 전극을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a gate electrode, a first electrode, and a second electrode on the amorphous metal silicon oxide thin film, the first conductive region, and the second conductive region, respectively.

또한, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 상기 비정질 금속 실리콘 산화물 박막 내의 금속 입자와 실리콘 산화물이 분리됨으로써 생성될 수 있다.In addition, the metal nanoparticles surrounded by the silicon oxide may be generated by separating the metal particles and the silicon oxide in the amorphous metal silicon oxide thin film.

또한, 상기 금속 입자는 아연(Zn), 구리(Cu), 인듐(In), 은(Ag), 주석(Sn), 안티몬(Sb), 니켈(Ni) 및 철(Fe) 중 하나 이상을 포함할 수 있다.In addition, the metal particles include one or more of zinc (Zn), copper (Cu), indium (In), silver (Ag), tin (Sn), antimony (Sb), nickel (Ni), and iron (Fe). can do.

또한, 상기 비정질 금속 실리콘 산화물 박막 내부의 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자의 크기, 밀도 및 위치는 상기 전자빔의 초점 크기, 조사 시간 및 조사 위치를 각각 조절함으로써 제어될 수 있다.In addition, the size, density, and position of the metal nanoparticles surrounded by the silicon oxide inside the amorphous metal silicon oxide thin film may be controlled by adjusting the focal size, irradiation time, and irradiation position of the electron beam, respectively.

또한, 상기 비정질 금속 실리콘 산화물 박막의 두께는 상기 열처리 시간을 조절함으로써 제어될 수 있는 것일 수 있다.In addition, the thickness of the amorphous metal silicon oxide thin film may be one that can be controlled by adjusting the heat treatment time.

또한, 상기 비정질 금속 실리콘 산화물 박막은 상기 반도체 기판과 상기 금속 산화물 박막의 사이에 형성되는 것일 수 있다.In addition, the amorphous metal silicon oxide thin film may be formed between the semiconductor substrate and the metal oxide thin film.

또한, 상기 비정질 금속 실리콘 산화물 박막은 Zn2XSi1-YO2, Cu2XSi1-YO2, In2XSi1-YO2, Ag2XSi1-YO2, Sn2XSi1-YO2, Sb2XSi1-YO2, Ni2XSi1-YO2, 및 Fe2XSi1-YO2 박막 중 하나 이상을 포함할 수 있다.In addition, the amorphous metal silicon oxide thin film is Zn 2X Si 1-Y O 2 , Cu 2X Si 1-Y O 2 , In 2X Si 1-Y O 2 , Ag 2X Si 1-Y O 2 , Sn 2X Si 1- It may include one or more of Y O 2 , Sb 2X Si 1-Y O 2 , Ni 2X Si 1-Y O 2 , and Fe 2X Si 1-Y O 2 thin films.

본 발명에 따르면, 전자빔을 조사에 의해 비정질 금속 실리콘 산화물 박막 내부에 형성된 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법을 제 공하는 효과가 있다.According to the present invention, there is provided an effect of providing a flash memory device including a metal nanoparticle formed inside an amorphous metal silicon oxide thin film by irradiation of an electron beam and a method of manufacturing the same.

또한, 본 발명에 따르면 플래시 기억 소자의 플로팅 게이트 역할을 하는 금속 나노 입자를 제작함에 있어서 전자빔의 크기, 조사 시간, 조사 위치 등을 적절히 조절함으로써 금속 나노 입자의 크기, 밀도, 위치 등이 제어될 수 있다.According to the present invention, the size, density, position, etc. of the metal nanoparticles can be controlled by appropriately adjusting the size, irradiation time, irradiation position, etc. of the electron beam in fabricating the metal nanoparticles serving as floating gates of the flash memory device. have.

또한, 본 발명에 따르면 금속 나노 입자의 표면을 절연층이 둘러 싸고 있어 우수한 전하 포획 능력을 가진 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법을 제공할 수 있다.In addition, according to the present invention, an insulating layer surrounds the surface of the metal nanoparticles, thereby providing a flash memory device including the metal nanoparticles having excellent charge trapping ability and a method of manufacturing the same.

또한, 본 발명의 플래시 기억 소자는 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능하다.In addition, the flash memory device of the present invention can be utilized not only as a disk-type storage device but also as a high-capacity and high-capacity storage device for portable electronic devices such as mobile phones and PMPs.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서 제1 도전성 영역은 소스 영역이고 제2 도전성 영역은 드레인 영역일 수 있으며, 반대로 제1 도전성 영역은 드레인 영역이고 제2 도전성 영역은 소스 영역일 수 있다. 설명의 편의를 위하여 이하 제1 도전성 영역은 소스 영역으로, 제2 도전성 영역은 드레인 영역으로 특정하여 설명하기로 한다. 물론, 제1 도전성 영역이 드레인 영역이고 제2 도전성 영역이 소스 영역인 경우는 이하의 실시예에 의하여 당업자에게 자명하다 할 것이므로 상세한 설명은 생략하기로 한다.In the present invention, the first conductive region may be a source region and the second conductive region may be a drain region. In contrast, the first conductive region may be a drain region and the second conductive region may be a source region. For convenience of description, the first conductive region will be described as a source region and the second conductive region will be described as a drain region. Of course, when the first conductive region is a drain region and the second conductive region is a source region, it will be apparent to those skilled in the art by the following embodiments, and thus the detailed description thereof will be omitted.

또한, 설명의 편의를 위하여, 이하에서는 제1 전극은 소스 전극, 제2 전극은 드레인 전극이라 칭하여 설명하기로 한다.For convenience of explanation, hereinafter, the first electrode will be referred to as a source electrode and the second electrode will be referred to as a drain electrode.

도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면이다.1 is a diagram schematically illustrating a structure of a flash memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 플래시 기억 소자는 소스 영 역(112) 및 드레인 영역(114)을 포함하는 반도체 기판(110), 내부에 플로팅 게이트 역할을 하는 금속 나노 입자(130)가 분포되어 있는 비정질 금속 실리콘 산화물 박막(120), 절연막(150), 절연막(150) 상에 형성된 게이트 전극(160), 소스 영역(112) 상에 형성된 소스 전극(170) 및 드레인 영역(114) 상에 형성된 드레인 전극(175)을 포함할 수 있다.Referring to FIG. 1, a flash memory device according to an exemplary embodiment may include a semiconductor substrate 110 including a source region 112 and a drain region 114, and metal nanoparticles serving as floating gates therein. 130, the amorphous metal silicon oxide thin film 120, the insulating film 150, the gate electrode 160 formed on the insulating film 150, the source electrode 170 and the drain region formed on the source region 112 ( It may include a drain electrode 175 formed on the 114.

이때, 게이트 전극(160)과 반도체 기판(110) 간은 제1 전압원(180)에 의해 연결될 수 있고, 소스 전극(170)과 드레인 전극(175) 간은 제2 전압원(190)에 의해 연결될 수 있다. 게이트 전극(160), 소스 전극(170) 및 드레인 전극(175)은 플래시 기억 소자에 있어 일반적인 구성 요소인바, 이하 그 구체적인 설명은 생략하기로 한다.In this case, the gate electrode 160 and the semiconductor substrate 110 may be connected by the first voltage source 180, and the source electrode 170 and the drain electrode 175 may be connected by the second voltage source 190. have. The gate electrode 160, the source electrode 170, and the drain electrode 175 are common components in the flash memory device, and thus detailed description thereof will be omitted.

반도체 기판(110)은 실리콘(Si) 등의 일반적인 반도체 소자용 기판이 이용될 수 있으며, 소스 영역(112)과 드레인 영역(114)은 반도체 기판(110)의 소정 부분을 도핑 처리함으로써 형성할 수 있다. 예를 들어, 반도체 기판(110)으로서 P형 실리콘 기판이 사용되는 경우에는 반도체 기판(110)의 양측의 각각의 일 영역을 5족 원소(예를 들어, 인(P) 등)를 이용하여 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.The semiconductor substrate 110 may be a substrate for a general semiconductor device such as silicon (Si), and the source region 112 and the drain region 114 may be formed by doping a predetermined portion of the semiconductor substrate 110. have. For example, when a P-type silicon substrate is used as the semiconductor substrate 110, each region of each side of the semiconductor substrate 110 is doped using group 5 elements (eg, phosphorus (P), etc.). By processing, the N-type source region 112 and the drain region 114 can be formed.

여기서, 제1 도전성 영역에 해당하는 소스 영역(112)은 전자(electron)나 홀(hole)을 공급할 수 있는데, 그 전자나 홀은 채널(기판 상에 전자나 홀이 지나가는 통로; 도면에 도시되지 않음) 영역을 지나 제2 도전성 영역에 해당하는 드레인 영역(114)에서 비정질 금속 실리콘 산화물 박막(120)을 통해 플로팅 게이트 역할을 하는 금속 나노 입자(130)로 빠져나갈 수 있다.Here, the source region 112 corresponding to the first conductive region may supply electrons or holes, and the electrons or holes may be channels (paths through which electrons or holes pass through the substrate; Pass through the region and exit from the drain region 114 corresponding to the second conductive region to the metal nanoparticle 130 serving as a floating gate through the amorphous metal silicon oxide thin film 120.

플로팅 게이트는 비정질 금속 실리콘 산화물 박막(120) 내부에 분포되어 있는 금속 나노 입자(130)일 수 있고, 본 발명의 플래시 기억 소자에 쓰기 전압이 인가됨에 따라 금속 나노 입자(130)에 포획된 전자가 외부로 유출되지 않도록 하는 저장 공간을 제공하는 역할을 수행할 수 있다.Floating gate It may be a metal nanoparticle 130 distributed in the amorphous metal silicon oxide thin film 120, As the write voltage is applied to the flash memory device of the present invention, the electron trapped in the metal nanoparticles 130 may serve to provide a storage space to prevent leakage of electrons to the outside.

이때, 비정질 금속 실리콘 산화물 박막(120)은 반도체 기판(110) 중 소스 영역(112)과 드레인 영역(114)이 형성되어 있는 영역을 제외한 그 사이 영역(이하, 이를 "중간 영역"이라 함)의 상부에 형성될 수 있다.In this case, the amorphous metal silicon oxide thin film 120 is formed of a region (hereinafter, referred to as an “intermediate region”) in the semiconductor substrate 110 except for a region where the source region 112 and the drain region 114 are formed. It can be formed on top.

이와 같이 비정질 금속 실리콘 산화물 박막(120)을 중간 영역 상에 형성시키는 이유는 플래시 기억 소자에 인가하는 인가 전압에 따라 이러한 중간 영역을 통하여 전자의 흐름에 의한 채널이 형성될 수 있기 때문이다(후술할 도 9 또는 도 11에 대한 설명 참조). 따라서, 비정질 금속 실리콘 산화물 박막(120)이 형성될 수 있는 위치는 반도체 기판(110)에 있어서 인가 전압에 따라 채널이 형성될 수 있는 소정의 위치에 상응하여 달라질 수 있음은 물론이다.Thus amorphous metal silicon oxide The reason why the thin film 120 is formed on the intermediate region is that a channel due to the flow of electrons can be formed through the intermediate region depending on the applied voltage applied to the flash memory device (see FIG. 9 or FIG. 11 to be described later). See description). Therefore, a position where the amorphous metal silicon oxide thin film 120 may be formed may vary depending on a predetermined position where a channel may be formed in the semiconductor substrate 110 according to an applied voltage.

비정질 금속 실리콘 산화물 박막(120)은 예를 들어, 아연(Zn), 실리콘(Si), 산소(O)를 구성 원소로 하여 이루어진 금속 실리콘 산화물의 비정질 박막(Zn2XSi1-YO2 박막 등; 여기서 X, Y는 0과 1 사이의 소수)이 이용될 수 있으며, 이러한 비정질 금속 실리콘 산화물 박막(120)은 열처리에 공정에 의한 물질간 상호 확산에 의해 형성될 수 있다.The amorphous metal silicon oxide thin film 120 is, for example, an amorphous thin film of a metal silicon oxide (Zn 2X Si 1-Y O 2 thin film, etc.) composed of zinc (Zn), silicon (Si), and oxygen (O) as a constituent element. X and Y may be a minority between 0 and 1), and the amorphous metal silicon oxide thin film 120 may be formed by interdiffusion between materials by a process for heat treatment.

예를 들어, 반도체 기판(110) 상에 금속 산화물 박막(예컨대, ZnO 박막 등)을 형성시킨 이후 소정의 열처리 공정을 거침으로써, 물질간 상호 확산에 의하여 반도체 기판(110)과 금속 산화물 박막 간의 계면에는 그 내부에 아연(Zn) 나노 입자가 분포된 비정질의 Zn2XSi1-YO2 박막이 형성될 수 있다. 이는 후술할 도 2의 제조 공정도를 통해 보다 명확히 이해할 수 있을 것이다.For example, after forming a metal oxide thin film (eg, ZnO thin film) on the semiconductor substrate 110 and undergoing a predetermined heat treatment process, the interface between the semiconductor substrate 110 and the metal oxide thin film by mutual diffusion between materials. An amorphous Zn 2X Si 1-Y O 2 thin film having zinc (Zn) nanoparticles distributed therein may be formed therein. This will be more clearly understood through the manufacturing process diagram of FIG. 2 to be described later.

금속 나노 입자(130)는 비정질 금속 실리콘 산화물 박막(120)의 내부에 분포되어 본 발명의 플래시 기억 소자에 인가되는 쓰기 전압에 따라 반도체 기판(110)의 소정 영역에 형성되는 채널을 통해 이동하는 전자들 중의 일부를 포획하는 전자 포획의 중심점으로서의 역할을 수행할 수 있다.Metal nanoparticles 130 are amorphous metal silicon oxide As a center point of electron capture, which is distributed inside the thin film 120 and captures some of electrons moving through a channel formed in a predetermined region of the semiconductor substrate 110 according to a write voltage applied to the flash memory device of the present invention. Can play a role.

여기서, 금속 입자는 아연(Zn), 구리(Cu), 인듐(In), 은(Ag), 주석(Sn), 안티몬(Sb), 니켈(Ni), 철(Fe) 일 수 있다.Here, the metal particles may be zinc (Zn), copper (Cu), indium (In), silver (Ag), tin (Sn), antimony (Sb), nickel (Ni), iron (Fe).

또한, 금속 나노 입자(130)의 크기는 최소 1 nm에서 최대 20 nm의 크기를 가질 수 있으며, 5 nm에서 10 nm 사이가 바람직하다. 그 중에서 7 nm가 제작 과정에서 가장 최적화된 크기일 수 있는데, 이는 전자빔의 초점 크기, 조사 시간 등을 적절히 조절함으로써 금속 나노 입자(130)의 크기, 밀도 등이 정밀하게 제어될 수 있다.In addition, the metal nanoparticles 130 may have a size of at least 1 nm and at most 20 nm, preferably between 5 nm and 10 nm. Among them, 7 nm may be the most optimized size in the fabrication process, which may be precisely controlled by controlling the focal size of the electron beam, the irradiation time, and the like.

본 실시예에서의 금속 나노 입자(130)는 절연층인 실리콘 산화물(140)에 둘러 싸일 수 있는데, 실리콘 산화물(140)은 금속 나노 입자(130)에 포획된 전자가 유출되지 않도록 하는 역할을 수행할 수 있다. 금속 나노 입자(130)의 결정 형태 및 금속 나노 입자(130)의 전자 포획에 대한 보다 상세한 설명은 도 3 내지 도 6에서 후술하기로 한다.In the present embodiment, the metal nanoparticle 130 may be surrounded by the silicon oxide 140, which is an insulating layer, and the silicon oxide 140 plays a role of preventing electrons trapped in the metal nanoparticle 130 from leaking. can do. A more detailed description of the crystal form of the metal nanoparticles 130 and the electron trapping of the metal nanoparticles 130 will be described later with reference to FIGS. 3 to 6.

한편, 본 실시예에 따른 비정질 금속 실리콘 산화물 박막(120) 상에 절연막(150)에 해당하는 실리콘 산화물 박막을 더 적층할 수 있다. 절연막(150)을 적층함으로써 비정질 금속 실리콘 산화물 박막(120) 내부에 분포되어 있는 금속 나노 입자(130)에 포획된 전자의 유출을 방지할 수 있게 된다.Meanwhile, the silicon oxide thin film corresponding to the insulating layer 150 may be further stacked on the amorphous metal silicon oxide thin film 120 according to the present embodiment. By stacking the insulating layer 150, it is possible to prevent the electrons trapped in the metal nanoparticles 130 distributed in the amorphous metal silicon oxide thin film 120.

도 2는 본 발명의 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 공정을 나타낸 도면이다.2 is a diagram illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

도시하지는 않았지만, 먼저 반도체 기판(110)을 불순물로 도핑하고, 반도체 기판(110)의 표면의 먼지, 기름기 등의 불순물을 제거한 후 기판을 세척하는 과정이 선행될 수 있다. 예를 들어, 붕소(B)가 1 x 1015cm-3의 농도로 도핑된 P형 실리콘(Si) 기판의 표면에서 트리클로로에틸렌(trichloroethylene; TCM) 용액으로 불순물을 제거한 후, 탈이온수(de-ionized water) 등을 사용하여 기판을 세척할 수 있다.Although not shown, the process of first doping the semiconductor substrate 110 with impurities, removing impurities such as dust and oil on the surface of the semiconductor substrate 110, and then cleaning the substrate may be preceded. For example, after removing impurities from a trichloroethylene (TCM) solution on a surface of a P-type silicon (Si) substrate doped with boron (B) at a concentration of 1 × 10 15 cm −3 , deionized water (de) -ionized water) may be used to clean the substrate.

이후 도 2의 단계 (a)에 도시된 바와 같이 반도체 기판(110) 위에 금속 산화물 박막(210)을 증착시킬 수 있다. 예를 들어, 1 x 10-7 torr의 진공도와 99.9999% 순도의 아르곤(Ar) 가스가 채워진 진공 챔버 안에 실리콘(Si) 기판을 장착한 후, 실리콘(Si) 기판 상부에 금속 산화물 박막(210)(예컨대, ZnO 박막)을 증착시킬 수 있다.Thereafter, as shown in step (a) of FIG. 2, the metal oxide thin film 210 may be deposited on the semiconductor substrate 110. For example, after mounting a silicon (Si) substrate in a vacuum chamber filled with a vacuum of 1 x 10 -7 torr and an argon (Ar) gas of 99.9999% purity, the metal oxide thin film 210 is placed on the silicon (Si) substrate. (Eg, a ZnO thin film) can be deposited.

여기서, 금속 산화물 박막(210)은 물리적인 증착 방법, 즉 스퍼터링(sputtering), 증기 증착법(evaporation method), MBE(molecular beam epitaxy), ICP(ionized cluster beam deposition), 또는 레이저를 활용한 물리 증착법 등으로 증착될 수 있다. 예를 들어, 고주파 스퍼터링 (RF sputtering) 방법을 이용하여 ZnO 박막을 성장시키는 경우, 스퍼터 장비의 주파수는 13.26 MHz, 출력은 100 W로 설정될 수 있다.Here, the metal oxide thin film 210 may be physically deposited, that is, sputtering, evaporation, evaporation, molecular beam epitaxy, ionized cluster beam deposition, ICP, or physical vapor deposition using a laser. Can be deposited. For example, when the ZnO thin film is grown by using a high frequency sputtering method, the frequency of the sputtering equipment may be set to 13.26 MHz and the output may be 100 W.

성장되는 금속 산화물 박막(210)의 두께는 특별한 제한은 없으나, 추후 단계에서 형성될 비정질 금속 실리콘 산화물 박막 (예를 들어, Zn2XSi1-YO2 박막)의 두께를 확보하기 위해 최소 30 nm 이상이 되야 하며 최대 두께의 제한은 없다. 다만 공정 기간의 단축과 공정의 안정성 확보를 위해 두께가 약 50 nm인 것이 바람직하다. 이 경우 형성되는 비정질 금속 실리콘 산화물 박막의 두께는 최소 15 nm에서 최대 20 nm까지 형성될 수 있으며, 두께가 약 15 nm인 것이 바람직하다. 예를 들면, 실리콘(Si) 기판에 대하여 온도 250℃ 및 1.2 x 10-2 torr의 압력을 가한 경우 ZnO 박막은 분당 13 nm로 성장될 수 있다.The thickness of the metal oxide thin film 210 to be grown is not particularly limited, but at least 30 nm to secure the thickness of the amorphous metal silicon oxide thin film (eg, Zn 2X Si 1-Y O 2 thin film) to be formed in a later step. It should be above and there is no limit on the maximum thickness. However, in order to shorten the process period and secure the stability of the process, the thickness is preferably about 50 nm. In this case, the thickness of the amorphous metal silicon oxide thin film to be formed may be formed from a minimum of 15 nm to a maximum of 20 nm, preferably about 15 nm in thickness. For example, a ZnO thin film can be grown to 13 nm per minute when a temperature of 250 ° C. and a pressure of 1.2 × 10 −2 torr is applied to a silicon (Si) substrate.

한편, 반도체 기판(110) 위에 금속 산화물 박막(210)을 증착하는 중에 실리콘 산화물 박막이 자연적으로 생성될 수 있다. 예컨대, 스퍼터링 공정을 사용하여 실리콘(Si) 기판 위에 ZnO 박막을 형성할 때, 2 nm 두께의 SiOX 박막이 형성될 수 있다. 이는 스퍼터링 공정 중에 기판의 Si와 산소 이온이 서로 상호 결합해서 형성되는 것으로 설명될 수 있다.Meanwhile, the silicon oxide thin film may be naturally formed during the deposition of the metal oxide thin film 210 on the semiconductor substrate 110. For example, when a ZnO thin film is formed on a silicon (Si) substrate using a sputtering process, a 2 nm thick SiO x thin film may be formed. This can be explained as that Si and oxygen ions of the substrate are formed by mutually bonding with each other during the sputtering process.

도 2의 단계 (b)를 참조하면, 금속 산화물 박막(210)이 증착된 반도체 기판(110)의 실리콘을 열처리하여 비정질 금속 실리콘 산화물 박막(120)을 형성할 수 있다.Referring to step (b) of FIG. 2, the amorphous metal silicon oxide thin film 120 may be formed by heat treating silicon of the semiconductor substrate 110 on which the metal oxide thin film 210 is deposited.

본 단계의 열처리 공정은 예를 들어, O2 환경에서 텅스텐-할로겐 램프 등의 열원을 사용하여 900℃에서 20분 동안 이루어질 수 있으며, 이러한 열처리 공정이 진행됨에 따라 반도체 기판(110)과 금속 산화물 박막(210)의 계면에서는 물질간의 상호 확산이 일어날 수 있다. 열처리 공정을 위해 제시된 설정 조건(예를 들어, 온도 조건 및 시간 조건 등)은 상술한 예시 조건으로 제한되지 않음은 자명하다. 또한, 본 명세서에서 발명의 설명을 위해 제시되는 각각의 예시들은 설명 및 이해의 편의를 위해 제시되는 것에 불과하며, 본 발명의 권리범위를 제한하기 위한 것은 아니다.For example, the heat treatment process may be performed at 900 ° C. for 20 minutes using a heat source such as a tungsten-halogen lamp in an O 2 environment. As the heat treatment process proceeds, the semiconductor substrate 110 and the metal oxide thin film may be formed. At the interface 210, interdiffusion between materials may occur. It is obvious that the set conditions (eg, temperature conditions and time conditions, etc.) presented for the heat treatment process are not limited to the above-described exemplary conditions. In addition, each of the examples presented for the purpose of explanation of the invention herein are merely presented for convenience of description and understanding, and are not intended to limit the scope of the invention.

예를 들어, ZnO 박막이 성장되어 있는 실리콘(Si) 기판을 상술한 방법에 의해 열처리하게 되면, 물질(즉, 실리콘(Si), 아연(Zn) 및 산소(O))간의 상호 확산에 의해 실리콘 기판과 가까운 쪽의 계면에는 실리콘 산화막(SiO2막 등)이 성장되고, ZnO 박막과 가까운 쪽의 계면에는 내부에 Zn 나노 입자가 분포하는 비정질의 Zn2XSi1-YO2 (즉, a- Zn2XSi1-YO2) 박막인 비정질 금속 실리콘 산화물 박막(120)이 위치에 따라 성장될 수 있다.For example, when the silicon (Si) substrate on which the ZnO thin film is grown is heat-treated by the above-described method, the silicon (Si), zinc (Zn), and oxygen (O) is interspersed by silicon. in the interface between the near side and the substrate (such as SiO 2 film), a silicon oxide film is grown, the amorphous to the interface between the near side and the ZnO thin film, the Zn nanoparticles distributed inside Zn 2X Si 1-Y O 2 ( i.e., a- An amorphous metal silicon oxide thin film 120, which is a Zn 2X Si 1-Y O 2 ) thin film, may be grown according to a location.

이때, 실리콘 기판과 가까운 쪽의 계면에 성장되는 실리콘 산화막은 본 발명의 플래시 기억 소자에 있어서 반도체 기판(110)과 비정질 금속 실리콘 산화물 박 막 (120) 간의 전기적 절연을 위한 터널 절연층으로서 기능할 수 있다.In this case, the silicon oxide film grown at an interface near the silicon substrate may function as a tunnel insulation layer for electrical insulation between the semiconductor substrate 110 and the amorphous metal silicon oxide thin film 120 in the flash memory device of the present invention. have.

또한, 열처리 시간을 조절함으로써 형성되는 비정질 금속 실리콘 산화물 박막(120)의 두께를 달리 할 수 있는데, 예를 들어 공정 초기의 2 nm 두께의 SiOX 박막은 열처리를 마친 후에는 약 15 ~ 20 nm의 두께의 비정질 Zn2XSi1-YO2 박막일 수 있다.In addition, the thickness of the amorphous metal silicon oxide thin film 120 formed by adjusting the heat treatment time may be varied. For example, a 2 nm thick SiO X thin film at the beginning of the process may have a thickness of about 15 to 20 nm. A thick amorphous Zn 2X Si 1-Y O 2 thin film.

도 2의 단계 (c)를 참조하면, 목적하는 두께의 비정질 금속 실리콘 산화물 박막(120)을 형성한 후, 그 위에 형성되어 있는 금속 산화물 박막(210)은 식각 공정을 통해 제거될 수 있다.Referring to step (c) of FIG. 2, after forming the amorphous metal silicon oxide thin film 120 having a desired thickness, the metal oxide thin film 210 formed thereon may be removed through an etching process.

도 2의 단계 (d)를 참조하면, 비정질 금속 실리콘 산화물 박막(120)에 전자빔을 일정 시간 조사하여 플로팅 게이트 역할을 하는 금속 나노 입자(130)를 형성할 수 있다. 예를 들어, 전자빔의 초점을 7 nm로 조절하여 300 keV의 에너지로 Zn2XSi1-YO2 박막 위에 5초 동안 조사하면, 전자빔이 조사된 지점 바로 아래의 크기가 7 nm의 Zn 나노 입자가 최종적으로 형성될 수 있다. 즉, 전자빔의 초점의 크기를 적절히 조절하면 형성되는 금속 나노 입자(130)의 크기를 정밀하게 제어할 수 있다.Referring to step (d) of FIG. 2, the amorphous metal silicon oxide thin film 120 may be irradiated with an electron beam for a predetermined time to form metal nanoparticles 130 serving as floating gates. For example, if the focus of the electron beam is adjusted to 7 nm and irradiated for 5 seconds on a Zn 2X Si 1-Y O 2 thin film with an energy of 300 keV, the Zn nanoparticles having a size of 7 nm just below the point where the electron beam is irradiated Can finally be formed. That is, by properly adjusting the size of the focal point of the electron beam, it is possible to precisely control the size of the metal nanoparticles 130 formed.

또한, 금속 나노 입자(130) 주위에는 형성된 실리콘 산화물(140)(SiO2)이 막 형태로 존재할 수 있는데, 금속 나노 입자(130)를 둘러 싸는 실리콘 산화물(140)이 형성되는 원리 및 기능에 대한 설명은 도 3 및 도 4에서 상세히 후술하기로 한다.In addition, the silicon oxide 140 (SiO 2 ) formed around the metal nanoparticles 130 may exist in the form of a film. The principle and function of the silicon oxide 140 surrounding the metal nanoparticles 130 may be formed. The description will be made later with reference to FIGS. 3 and 4.

도 2의 단계 (e)를 참조하면, 금속 나노 입자(130)가 그 내부에 형성된 비정 질 금속 실리콘 산화물 박막(120) 위에 절연막(150)을 형성할 수 있다. 절연막(150)은 예를 들어 실리콘 산화물(SiO2)로 이루어질 수 있고, 이 절연막(150)은 금속 나노 입자(130)의 포획된 전자가 게이트로 방출되는 것을 막는 역할을 수행할 수 있다.Referring to step (e) of FIG. 2, the insulating film 150 may be formed on the amorphous metal silicon oxide thin film 120 having the metal nanoparticles 130 formed therein. The insulating layer 150 may be formed of, for example, silicon oxide (SiO 2 ), and the insulating layer 150 may prevent the trapped electrons of the metal nanoparticles 130 from being emitted to the gate.

도 2의 단계 (f)를 참조하면, 반도체 기판(110) 상에 형성된 비정질 금속 실리콘 산화물 박막(120) 및 절연막(150)의 일부를 제거할 수 있다.Referring to step (f) of FIG. 2, a portion of the amorphous metal silicon oxide thin film 120 and the insulating layer 150 formed on the semiconductor substrate 110 may be removed.

본 단계의 비정질 금속 실리콘 산화물 박막(120) 및 절연막(150)의 일부를 제거하는 공정은 다음 단계(도 2의 단계 (g)의 소스 영역(112) 및 드레인 영역(114)의 형성 단계)의 전제 단계로서 진행되는 것이므로, 본 단계를 통해 일부 제거되는 부분은 반도체 기판(110) 중 소스 영역(112) 및 드레인 영역(114)이 형성될 부분에 대응되는 부분인 것이 바람직하다.The process of removing the amorphous metal silicon oxide thin film 120 and a part of the insulating film 150 in this step is performed in the next step (the formation of the source region 112 and the drain region 114 in step (g) of FIG. 2). Since the process proceeds as a prerequisite step, the part partially removed through the present step is preferably a part corresponding to the part where the source region 112 and the drain region 114 are to be formed in the semiconductor substrate 110.

이러한 일부를 제거하는 공정을 위하여 소정의 마스킹(masking) 과정이 선행될 수 있음은 자명하며, 일부 제거 공정에는 건식 식각법(dry etching) 등을 포함하여 특별한 제한 없이 다양한 식각 방법이 이용될 수 있음은 물론이다.It is apparent that a predetermined masking process may be preceded for the process of removing such a part, and various etching methods may be used in some removal processes without particular limitation, including dry etching. Of course.

도 2의 단계 (g)를 참조하면, 반도체 기판(110)의 각각의 소정 부분에 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다. 예를 들어, 반도체 기판(110)으로서 P형 기판이 사용되는 경우에는 반도체 기판(110)의 양 측부 각각에 5족 원소(인(P) 등) 등의 이온을 주입하는 방법으로 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.Referring to step (g) of FIG. 2, the source region 112 and the drain region 114 may be formed in each predetermined portion of the semiconductor substrate 110. For example, when a P-type substrate is used as the semiconductor substrate 110, the doping treatment is performed by injecting ions such as group 5 elements (phosphorus (P), etc.) into each of both sides of the semiconductor substrate 110. Source region 112 and drain region 114 may be formed.

이러한 이온의 도핑 공정은 이온화된 원자를 가속해서 실리콘 내에 강제적으로 주입하는 이온 주입법(implant)과, 고상이나 기상의 원자를 열 확산 방식으로 주입하는 방법 등이 이용될 수 있다. 여기서, 이온 주입법은 고에너지 이온 주입법, 저에너지 이온 주입법, 무거운 원자를 이용하여 불순물 주입 깊이를 제어하는 이온 주입법, 그리고 소규모 실험실에서 비교적 쉽게 사용할 수 있는 플라즈마 이온 주입법 등일 수 있다.The ion doping process may be an ion implantation method for accelerating ionized atoms and forcibly implanting them into silicon, a method of implanting solid or gaseous atoms by thermal diffusion. Here, the ion implantation method may be a high energy ion implantation method, a low energy ion implantation method, an ion implantation method for controlling the impurity implantation depth using heavy atoms, and a plasma ion implantation method that can be used relatively easily in a small laboratory.

도 2의 단계 (h)를 참조하면, 소스 영역(112), 드레인 영역(114) 및 금속 산화물 박막(210) 상에 각각 소스 전극(170), 드레인 전극(175) 및 게이트 전극(160)이 형성될 수 있다.Referring to step (h) of FIG. 2, the source electrode 170, the drain electrode 175, and the gate electrode 160 are formed on the source region 112, the drain region 114, and the metal oxide thin film 210, respectively. Can be formed.

이때, 소스 전극(170), 드레인 전극(175) 및 게이트 전극(160)으로는 전극 재료로 기능할 수 있는 물질이라면 특별한 제한 없이 이용될 수 있으며, 공정 상의 편의(예를 들어, 제조 공정의 단순화, 시간 단축 등)를 고려하여 모두 동일한 전극 재료(예를 들어, 모두 알루미늄(Al)으로 형성)가 이용될 수 있음은 물론이다.In this case, the source electrode 170, the drain electrode 175, and the gate electrode 160 may be used without any particular limitations as long as the material may function as an electrode material. Of course, all of the same electrode materials (for example, all formed of aluminum (Al)) may be used in consideration of time reduction.

다만, 본 실시예에서는 금속 산화물 박막(210) 상에 별도의 게이트 전극(160)을 구비시키는 경우를 가정하여 설명하고 있지만, 상술한 바와 같이 금속 산화물 박막(210)(예를 들어, ZnO 박막 등)도 그 자체로서 전극으로서 기능할 수 있다. 따라서, 금속 산화물 박막(210) 자체를 게이트 전극(160)으로서 사용하는 경우에는 본 단계를 통해 이루어지는 게이트 전극(160)에 대한 별도 형성 과정은 생략될 수도 있음은 물론이다.However, in the present exemplary embodiment, a case in which a separate gate electrode 160 is provided on the metal oxide thin film 210 is described. However, as described above, the metal oxide thin film 210 (for example, a ZnO thin film or the like) is described. ) Can itself function as an electrode. Therefore, when the metal oxide thin film 210 itself is used as the gate electrode 160, a separate forming process for the gate electrode 160 made through this step may be omitted.

만일 금속 산화물 박막(210)을 직접 게이트 전극(160)으로서 사용하는 경우 에는 금속 산화물 박막(210) 자체 내의 저항을 낮춰 전극으로서의 활용도를 높이기 위하여, 금속 산화물 박막(210)에도 인(P) 등의 이온을 주입할 수 있다. 이러한 인(P) 등의 주입 공정은 그 제조 공정의 편의상 본 단계의 전단계인 도 2의 단계 (g)를 통해 함께 이루어질 수도 있다.When the metal oxide thin film 210 is directly used as the gate electrode 160, phosphorus (P) or the like may be added to the metal oxide thin film 210 in order to lower the resistance in the metal oxide thin film 210 itself to increase the utilization of the electrode. Ions can be implanted. The implantation process such as phosphorus (P) may be performed together through step (g) of FIG.

반대로 금속 산화물 박막(210) 자체를 게이트 전극(160)으로서 사용하지 않는 경우, 잔존한 금속 산화물 박막(210)을 제거한 후에 별도의 게이트 전극(160)을 비정질 금속 실리콘 산화물 박막(120) 상에 형성시킬 수도 있음은 물론이다.In contrast, when the metal oxide thin film 210 itself is not used as the gate electrode 160, a separate gate electrode 160 is formed on the amorphous metal silicon oxide thin film 120 after removing the remaining metal oxide thin film 210. Of course you can.

즉, 본 단계에서와 같이 금속 산화물 박막(210)을 남겨둔 채로 그 위에 게이트 전극(160)을 별도로 형성시키는 것이 아니라, 예를 들어 도 2의 단계 (c)를 통한 식각 공정의 수행 시 금속 산화물 박막(210)도 함께 제거한 후 게이트 전극(160)을 별도로 형성시킬 수도 있는 것이다.That is, instead of forming the gate electrode 160 thereon with the metal oxide thin film 210 remaining as in this step, for example, the metal oxide thin film when the etching process is performed through step (c) of FIG. 2. After the 210 is also removed, the gate electrode 160 may be formed separately.

이때, 금속 산화물 박막(210)의 식각 공정은 그 공정의 편의상 상술한 도 2의 단계 (c)에서 함께 진행되는 것이 바람직하지만, 도 2의 단계 (c)를 포함한 그 이후 단계의 어느 중간에 진행되어도 상관없음은 자명하다. 다만, 이하의 모든 설명에서는 본 실시예에서와 같이 금속 산화물 박막(210)을 전극으로서 활용하지 않고 남겨둔 채 별도의 게이트 전극(160)을 형성하는 경우를 중심으로 설명하기로 한다.At this time, the etching process of the metal oxide thin film 210 is preferably performed together in step (c) of FIG. 2 described above for convenience of the process, but proceeds to any intermediate step after that including step (c) of FIG. It does not matter, but it is obvious. However, in the following description, the case where the separate gate electrode 160 is formed without using the metal oxide thin film 210 as the electrode as in the present embodiment will be described.

도 3은 본 발명의 일 실시예에 따른 비정질 금속 실리콘 산화물 박막으로부터 산소 원자가 분리되어 금속 나노 입자와 실리콘 산화물이 형성되는 것을 나타낸 모식도이고, 도 4는 본 발명의 일 실시예에 따른 금속 나노 입자 주위에 실리콘 산 화물이 형성되는 것을 나타낸 모식도이다.Figure 3 is a schematic diagram showing that the oxygen atom is separated from the amorphous metal silicon oxide thin film according to an embodiment of the present invention to form metal nanoparticles and silicon oxide, Figure 4 is around the metal nanoparticles according to an embodiment of the present invention It is a schematic diagram which shows that a silicon oxide is formed in.

도 3을 참조하면, 비정질 금속 실리콘 산화물 박막(120)에 전자빔을 조사하면, 전자빔을 통해 높은 에너지를 받은 비정질 금속 실리콘 산화물(예컨대, Zn2XSi1-YO2) 박막(120)은 실리콘 산화물(예컨대, SiO2)과 금속 산화물(예컨대, ZnO)로 서로 분리되려고 한다. 여기서, 전자빔이란 전자총에서 나오는 속도가 거의 균일한 전자의 연속적 흐름을 말하며 전자선을 의미할 수 있다.Referring to FIG. 3, when the electron beam is irradiated to the amorphous metal silicon oxide thin film 120, the amorphous metal silicon oxide (eg, Zn 2X Si 1 -Y O 2 ) thin film 120 that receives high energy through the electron beam is silicon oxide. (E.g., SiO 2 ) and metal oxides (e.g., ZnO). Here, the electron beam may refer to a continuous flow of electrons having a substantially uniform velocity coming from the electron gun and may mean an electron beam.

이때, 열역학적으로 실리콘 산화물(SiO2)이 금속 산화물(예컨대, ZnO)보다 안정적인 특성을 나타내므로, 실리콘 산화물은 그대로 형성되나 금속 산화물은 외부로 산소 원자(O2-)를 방출하면서 환원되어 금속 원자(예컨대, Zn2+) 상태로 존재하게 된다.At this time, since the silicon oxide (SiO 2 ) is thermodynamically more stable than the metal oxide (eg, ZnO), the silicon oxide is formed as it is, but the metal oxide is reduced while releasing oxygen atoms (O 2- ) to the outside to be a metal atom. (Eg, Zn 2+ ) state.

도 4를 참조하면, 금속 원자(예컨대, Zn2+)는 전자빔이 조사된 지역에 국부적으로 형성되는데, 서로 모여 결정 형태의 금속 나노 입자(130)가 생성될 수 있다. 또한, 금속 나노 입자(130) 주위에는 실리콘 산화물(140)(SiO2)이 막 형태로 존재할 수 있다.Referring to FIG. 4, metal atoms (eg, Zn 2+ ) are locally formed in an area where an electron beam is irradiated, and may be gathered together to form metal nanoparticles 130 in a crystalline form. In addition, silicon oxide 140 (SiO 2 ) may be present around the metal nanoparticles 130 in a film form.

즉, 전자빔에 의하여 형성된 금속 나노 입자(130)는 최종적으로 절연층에 둘러 싸인 구조로 형성될 수 있다. 절연층으로 둘러 싸인 금속 나노 입자(130)는 비정질 금속 실리콘 산화물 박막(120)에 전압이 인가되지 않은 경우에, 금속 나노 입자(130) 내에 포획된 전자가 덜 방출되므로 우수한 전자 포획 능력을 가지게 된다. 이러한 절연층으로 둘러 싸인 금속 나노 입자(130)를 플로팅 게이트로 사용하면 본 발명의 일 실시예에 따른 플래시 기억 소자 제작 시 보다 우수한 전기적 특성 및 정보 저장 능력이 확보될 수 있다.That is, the metal nanoparticles 130 formed by the electron beam may be formed in a structure that is finally surrounded by the insulating layer. When the voltage is not applied to the amorphous metal silicon oxide thin film 120, the metal nanoparticles 130 surrounded by the insulating layer have excellent electron trapping ability because less electrons are trapped in the metal nanoparticles 130. . When the metal nanoparticles 130 surrounded by the insulating layer are used as floating gates, excellent electrical characteristics and information storage capability may be secured when fabricating a flash memory device according to an exemplary embodiment.

도 5 및 도 6은 본 발명의 일 실시예에 따른 비정질 금속 실리콘 산화물 박막 내부에 형성된 금속 나노 입자의 투과 전자 현미경 상을 나타낸 도면이다.5 and 6 are transmission electron microscope images of metal nanoparticles formed in an amorphous metal silicon oxide thin film according to an embodiment of the present invention.

도 5에 도시된 바와 같이 본 발명의 금속 나노 입자(130)는 비정질 금속 실리콘 산화물 박막 안에서 일정한 결정을 이루고 있음을 확인할 수 있다.As shown in FIG. 5, it can be seen that the metal nanoparticles 130 of the present invention form a constant crystal in an amorphous metal silicon oxide thin film.

도 6은 도 5에서 금속 나노 입자(130) 주변을 구획한 사각형 부분을 확대한 것으로서, 약 0.2307 nm의 아연 입자가 모여서 약 7 nm의 결정성 금속 나노 입자(130)를 이루고 있다는 것을 명확하게 보여주고 있다.FIG. 6 is an enlarged rectangular part partitioning around the metal nanoparticle 130 in FIG. 5, and clearly shows that about 0.2307 nm of zinc particles gather to form about 7 nm of crystalline metal nanoparticles 130. Giving.

또한, 도 5에서 전자빔의 초점 크기를 7nm을 가정하였으므로, 이에 상응하게 금속 나노 입자(130) 결정의 크기가 형성(도 8 참조)되었다는 점은, 목적하는 크기의 금속 나노 입자(130)를 얻을 수 있다는 것을 의미한다. 이는 종래 레이저를 조사하는 경우에 빛의 회절 특성으로 인하여 하나의 나노 입자를 정확한 크기로 제작하는 것은 어려웠던 문제점을 개선한 것이라 할 수 있다.In addition, since the focal size of the electron beam is assumed to be 7 nm in FIG. 5, the size of the crystals of the metal nanoparticles 130 is formed (see FIG. 8) correspondingly to obtain the metal nanoparticles 130 having a desired size. That means you can. This can be said to improve the problem that it is difficult to manufacture a single nanoparticles in the correct size due to the diffraction characteristics of the conventional laser irradiation.

한편, 다시 도 5를 참조하면 비정질 금속 실리콘 산화물 박막 내에 규칙적인 분포를 가지는 금속 나노 입자(130)가 다수 존재할 수 있음을 알 수 있다. 이는 전자빔을 조사하는 회수 및 위치에 따라 금속 나노 입자(130)가 생성되는 회수 및 위치를 정밀하게 제어할 수 있다는 것을 나타낸다.Meanwhile, referring back to FIG. 5, it can be seen that a plurality of metal nanoparticles 130 having a regular distribution may exist in the amorphous metal silicon oxide thin film. This indicates that the number and position of generation of the metal nanoparticles 130 can be precisely controlled according to the number and position of irradiation of the electron beam.

복수의 금속 나노 입자들(130)의 크기를 균일하게 조절하게 되면 금속 나노 입자들(130)에 포획되는 전자의 수 또한 균일하게 조절할 수 있게 된다는 것이다. 본 발명을 이용하여 소자를 설계하는 경우 설계자가 목적하는 전기적 특성 또는 동일한 기억 특성을 갖는 소자를 제작할 수 있어서 소자의 재현성 및 신뢰성을 향상시킬 수 있다.By uniformly adjusting the sizes of the plurality of metal nanoparticles 130, the number of electrons captured by the metal nanoparticles 130 may also be uniformly controlled. In the case of designing a device using the present invention, the designer can manufacture a device having desired electrical characteristics or the same memory characteristics, thereby improving reproducibility and reliability of the device.

도 7은 본 발명의 일 실시예에 따른 금속 나노 입자의 물질 성분 분포도이다.7 is a material component distribution diagram of the metal nanoparticles according to an embodiment of the present invention.

도 7을 참조하면, 각각의 금속 나노 입자들에 대해 에너지 분산형 X선 측정기 등을 이용하여 X선 측정을 수행한 결과, 각각의 금속(도 10에서는 Zn) 나노 입자들이 각 물질들에 대해 거의 동일한 성분 비율을 나타내고 있음을 알 수 있다. 이는 형성된 금속 나노 입자가 위치와는 관계없이 금속 나노 입자가 주변 물질과 화학적으로 결합하지 않고 순수 금속 형태의 나노 입자로 형성되었음 보이고 있다.Referring to FIG. 7, as a result of performing X-ray measurement on each of the metal nanoparticles using an energy dispersive X-ray measuring instrument, etc., each metal (Zn in FIG. 10) nanoparticles were almost obtained for each material. It turns out that it shows the same component ratio. It is shown that the metal nanoparticles are formed as pure metal nanoparticles without chemically bonding with surrounding materials regardless of their position.

도 8은 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 금속 나노 입자의 정전 용량 및 채널의 문턱 전압의 변화를 예시한 그래프이다.8 is a graph illustrating a change in the capacitance of the metal nanoparticles and the threshold voltage of the channel according to the gate voltage applied in the flash memory device of the present invention.

여기서, 게이트 전압(VG)은 제1 전압원(도 1의 180 참조)에 따라 게이트 전극(도 1의 160 참조)과 반도체 기판(도 1의 110 참조) 간에 인가되는 전압을 의미하는 것으로 한다. 또한, 도 8의 그래프를 통해 표시된 각각의 게이트 전압(VG) 및 정전 용량의 비(C0/C; 여기서, C0는 최대 정전 용량 값이고, C는 인가된 전압에 따른 정전 용량을 의미한다)가 각각의 값들의 대소 관계를 중심으로 도시된 것이며, 각 값들 간의 간격과 각 값들의 크기는 반드시 비례되는 관계에 있는 것이 아님을 유의하여야 할 것이다. 또한, 이하에서는 금속 나노 입자(도 1의 130 참조)에 전자가 포획되어 있지 않은 초기 상태를 상태 '1'로, 전자가 포획되어 있는 상태를 상태 '0'으로 정의하지만, 이와 반대로 정의될 수도 있음은 물론이다.Here, the gate voltage V G refers to a voltage applied between the gate electrode (see 160 of FIG. 1) and the semiconductor substrate (see 110 of FIG. 1) according to the first voltage source (see 180 of FIG. 1). In addition, the ratio of each gate voltage (V G ) and the capacitance (C 0 / C) indicated through the graph of FIG. 8, where C 0 is the maximum capacitance value, and C is the capacitance according to the applied voltage. It is to be noted that the spacing between the values is shown centered on each other, and that the spacing between the values and the magnitude of each value are not necessarily proportional to each other. In addition, hereinafter, the initial state in which the electrons are not trapped in the metal nanoparticle (see 130 in FIG. 1) is defined as state '1', and the state in which the electrons are trapped is defined as state '0', but vice versa. Of course.

본 발명의 플래시 기억 소자에 소정의 게이트 전압이 인가됨에 따라 인가된 게이트 전압과 플로팅 게이트 역할을 하는 금속 나노 입자에 축적되는 정전 용량(electric capacity) 간의 관계는 도 8의 그래프와 같은 히스테리시스 곡선(hysterisis curve, 추이(推移) 곡선 또는 이력(履歷) 곡선) 특성을 나타내고 있다.As a predetermined gate voltage is applied to the flash memory device of the present invention, the relationship between the applied gate voltage and the electric capacity accumulated in the metal nanoparticles acting as the floating gate is shown in the hysteresis curve as shown in the graph of FIG. 8. curve, transition curve, or hysteresis curve).

즉, 플래시 기억 소자에 쓰기 전압(VW)을 인가한 경우 본 발명의 플래시 기억 소자에서 플로팅 게이트 역할을 하는 금속 나노 입자에 축적되는 정전 용량은 제1 곡선(10)을 따라 증가하며, 플래시 기억 소자에 소거 전압(VE)을 인가한 경우 플로팅 게이트 역할을 하는 금속 나노 입자의 정전 용량은 제2 곡선(11)을 따라 감소하게 된다.That is, when the write voltage V W is applied to the flash memory device, the capacitance accumulated in the metal nanoparticles acting as the floating gate in the flash memory device of the present invention increases along the first curve 10, and the flash memory is stored. When the erase voltage V E is applied to the device, the capacitance of the metal nanoparticles acting as the floating gate decreases along the second curve 11.

이때, 플래시 기억 소자에 쓰기 전압(VW)이 인가되는 경우 플로팅 게이트 역할을 하는 금속 나노 입자의 정전 용량의 변화에 상응하여 본 발명의 플래시 기억 소자에서의 문턱 전압(VTH, Threshold Voltage)도 초기 상태에서의 문턱 전압(VTH(1))으로부터 VTH(0)로 증가하게 되며, 플래시 기억 소자에 소거 전압(VE)이 인가되면 문턱 전압은 다시 VTH(1)으로 복귀(감소)하게 된다. 여기서, VTH(1)은 초기 상태인 상태 '1'에서의 플래시 기억 소자의 문턱 전압을 의미하고, VTH(0)는 상태 '0'에서의 플래시 기억 소자의 문턱 전압을 의미한다.At this time, when the write voltage V W is applied to the flash memory device, the threshold voltage (V TH , Threshold Voltage) in the flash memory device according to the present invention corresponds to a change in the capacitance of the metal nanoparticle which serves as a floating gate. In the initial state, the threshold voltage V TH (1) increases to V TH (0) . When the erase voltage V E is applied to the flash memory device, the threshold voltage returns to V TH (1) again (decreases ) . ) Here, V TH (1) means the threshold voltage of the flash memory device in the state '1' in the initial state, and V TH (0) means the threshold voltage of the flash memory device in the state '0'.

도 9는 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 쓰기 동작의 원리를 예시한 도면이고, 도 10은 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 소거 동작의 원리를 예시한 도면이다.9 is a diagram illustrating a principle of a write operation in a flash memory device according to an embodiment of the present invention, and FIG. 10 is a diagram illustrating a principle of an erase operation in a flash memory device according to an embodiment of the present invention. to be.

도 9를 참조하여 본 발명의 플래시 기억 소자에서의 쓰기 동작의 원리를 설명하면 다음과 같다. 본 발명의 플래시 기억 소자에 상태 '0'을 기억(쓰기)시키기 위해 게이트 전극(160)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 쓰기 전압(VW))을 인가한다.The principle of the write operation in the flash memory device of the present invention will be described with reference to FIG. A predetermined magnitude gate voltage (ie, write voltage V W ) having a positive value between the gate electrode 160 and the semiconductor substrate 110 in order to store (write) the state '0' in the flash memory device of the present invention. Is applied.

이때, 쓰기 동작을 위해 드레인 전극(175)과 소스 전극(170) 간은 전기적으로 차단되도록 한다. 여기서, 게이트 전압이 양의 값을 갖는다는 것은 게이트 전극(160) 쪽에 (+)극, 반도체 기판(110) 쪽에 (-)극을 연결한 것을 의미하고, 반대로 음의 값을 갖는다는 것은 게이트 전극(160) 쪽에 (-)극, 반도체 기판(110) 쪽에 (+)극을 연결한 것을 의미하는 것으로 한다.At this time, the drain electrode 175 and the source electrode 170 are electrically blocked for the write operation. Here, the positive gate voltage means that the positive electrode is connected to the gate electrode 160 side and the negative electrode is connected to the semiconductor substrate 110 side, and the negative electrode has the negative value. The negative electrode is connected to the (160) side and the positive electrode is connected to the semiconductor substrate 110 side.

이와 같이 플래시 기억 소자에 쓰기 전압(VW)이 인가되면, 반도체 기판(110)의 중간 영역에는 전자의 축적으로 인한 반전층이 형성된다. 또한, 반도체 기판(110)과 게이트 전극(160) 사이에는 반도체 기판(110) 쪽을 향하는 외부 전계가 형성된다. 이때, 반전층에 축적된 전자는 형성된 외부 전계와 반대 방향으로 인력을 받게 되며, 이러한 인력에 의해 전자는 절연막(150)(또는 터널 절연막) 및 비정 질 금속 실리콘 산화물 박막(120)를 터널링함으로써 비정질 금속 실리콘 산화물 박막(120)의 내부에 분포된 금속 나노 입자(130)에 의해 포획될 수 있다.When the write voltage V W is applied to the flash memory device as described above, an inversion layer due to the accumulation of electrons is formed in the intermediate region of the semiconductor substrate 110. In addition, an external electric field is formed between the semiconductor substrate 110 and the gate electrode 160 toward the semiconductor substrate 110. At this time, the electrons accumulated in the inversion layer receives attraction force in a direction opposite to the formed external electric field, and the electrons cause the electrons to tunnel through the insulating film 150 (or the tunnel insulating film) and the amorphous metal silicon oxide thin film 120. It may be captured by the metal nanoparticles 130 distributed in the metal silicon oxide thin film 120.

이와 같이 전자가 비정질 금속 실리콘 산화물 박막(120) 내부에 분포된 금속 나노 입자(130)에 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '0'의 쓰기 동작에 해당한다.As described above, the application of the gate voltage so that electrons are trapped in the metal nanoparticles 130 distributed in the amorphous metal silicon oxide thin film 120 corresponds to a write operation of state '0' in the flash memory device of the present invention.

이때, 금속 나노 입자(130)에 포획된 전자에 의해 플래시 기억 소자에는 게이트 전극(160) 쪽을 향하는 내부 전계가 형성(유도)되고, 이러한 내부 전계에 의한 영향으로 상태 '0'에서의 정전 용량과 전압간의 관계는 도 8의 제1 곡선(10)과 같은 히스테리시스 특성을 나타내게 된다. 즉, 플래시 기억 소자의 문턱 전압(Threshold Voltage)은 초기 상태의 문턱 전압인 VTH(1)에서 VTH(0)으로 상승하게 된다.At this time, an internal electric field toward the gate electrode 160 is formed (induced) in the flash memory device due to the electrons trapped in the metal nanoparticles 130, and the capacitance in the state '0' is affected by the internal electric field. The relationship between and the voltage exhibits the hysteresis characteristics as shown in the first curve 10 of FIG. That is, the threshold voltage of the flash memory device rises from V TH ( 1) , which is the threshold voltage of the initial state , to V TH (0) .

다음으로, 도 10을 참조하여 본 발명의 플래시 기억 소자에서의 소거 동작의 원리를 설명하면 다음과 같다. 본 발명의 플래시 기억 소자의 기억 상태를 제거(소거)하기 위하여 게이트 전극(160)과 반도체 기판(110) 간에 음의 값을 갖는 소정 크기의 게이트 전압(즉, 소거 전압(VE))을 인가한다.Next, the principle of the erase operation in the flash memory device of the present invention will be described with reference to FIG. In order to remove (clear) the memory state of the flash memory device of the present invention, a gate voltage having a predetermined magnitude (that is, the erase voltage V E ) is applied between the gate electrode 160 and the semiconductor substrate 110. do.

이와 같이 플래시 기억 소자에 소거 전압(VE)이 인가되면 반도체 기판(110)으로부터 게이트 전극(160) 방향으로의 외부 전계가 형성될 수 있다. 이때, 금속 나노 입자(130)에 포획되었던 전자는 형성된 외부 전계와 반대 방향으로 인력을 받게 되며, 이러한 인력에 의해 금속 나노 입자(130)에 포획되었던 전자는 절연 막(150) 및 비정질 금속 실리콘 산화물 박막(120)을 터널링하여 반도체 기판(110) 쪽으로 전부 방출(유출)될 수 있다.As described above, when the erase voltage V E is applied to the flash memory device, an external electric field from the semiconductor substrate 110 toward the gate electrode 160 may be formed. At this time, the electrons trapped in the metal nanoparticles 130 are attracted in a direction opposite to the formed external electric field, and the electrons trapped in the metal nanoparticles 130 are attracted by the insulating film 150 and the amorphous metal silicon oxide. The thin film 120 may be tunneled to be completely discharged (spilled) toward the semiconductor substrate 110.

이와 같이 금속 나노 입자(130)에 포획되었던 전자가 전부 방출되어 다시 원래의 상태(즉, 초기 상태)로 복귀되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 소거 동작에 해당한다. 따라서, 소거 전압(VE)이 인가되면 플래시 기억 소자는 다시 초기화되어 상태 '1'로 복귀하게 되며, 플래시 기억 소자의 정전 용량과 전압 간의 관계는 도 8의 초기 상태 곡선으로 복귀하게 되므로 플래시 기억 소자의 문턱 전압도 VTH(1)로 다시 낮아지게 된다.As described above, the application of the gate voltage to release all electrons trapped in the metal nanoparticle 130 and return to the original state (that is, the initial state) corresponds to the erase operation in the flash memory device of the present invention. Therefore, when the erase voltage V E is applied, the flash memory device is reinitialized to return to state '1', and the relationship between the capacitance and the voltage of the flash memory device is returned to the initial state curve of FIG. The threshold voltage of the device is also lowered back to V TH (1) .

도 11은 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 상태 '0'의 읽기 동작의 원리를 예시한 도면이고, 도 12는 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 상태 '1'의 읽기 동작의 원리를 예시한 도면이다.11 is a diagram illustrating a principle of a read operation of state '0' in a flash memory device according to an embodiment of the present invention, and FIG. 12 is a state '1 in a flash memory device according to an embodiment of the present invention. Is a diagram illustrating the principle of a read operation.

도 11 및 도 12를 참조하면, 본 발명의 플래시 기억 소자에서의 각 기억 상태의 읽기 동작을 위하여 제1 전압원(180)에 의해 인가되는 읽기 전압(VR) 이외에 제2 전압원(190)에 의해 연결된 드레인 전극(175)과 소스 전극(170) 간에도 일정 크기의 전압(VDS)을 인가되고 있다. 다만, 이는 플래시 기억 소자의 읽기 동작에 있어 일반적인 구동 회로의 구성이므로 이에 대한 상세한 설명은 생략한다.11 and 12, in addition to the read voltage V R applied by the first voltage source 180 for the read operation of each memory state in the flash memory device of the present invention, the second voltage source 190 is controlled by the second voltage source 190. A voltage V DS having a predetermined magnitude is also applied between the connected drain electrode 175 and the source electrode 170. However, since this is a configuration of a general driving circuit in the read operation of the flash memory device, a detailed description thereof will be omitted.

도 11과 같이 비정질 금속 실리콘 산화물 박막(120)의 내부에 분포된 플로팅 게이트 역할을 하는 금속 나노 입자(130)에 전자가 포획되어 있지 않은 초기 상태 (즉, 상태 '1')에서 읽기 전압(VR)을 인가하게 되면, 플래시 기억 소자에 인가된 읽기 전압(VR)이 초기 상태에서의 문턱 전압(VTH(1))보다 큰 값을 가지므로 반도체 기판(110)의 중간 영역에는 전자의 이동 통로로서 채널이 형성될 수 있다. 따라서, 형성된 채널을 통한 전자의 이동에 의해 소스 영역(112)과 드레인 영역(114) 간에는 소스 영역(112) 쪽을 향하는 전류(즉, 드레인 전류)가 흐르게 된다.As shown in FIG. 11, the read voltage V in an initial state (ie, state '1') in which electrons are not trapped in the metal nanoparticle 130 serving as a floating gate distributed inside the amorphous metal silicon oxide thin film 120. When R ) is applied, the read voltage V R applied to the flash memory device has a value larger than the threshold voltage V TH (1) in the initial state. The channel may be formed as a moving passage. Therefore, current (ie, drain current) flowing toward the source region 112 flows between the source region 112 and the drain region 114 due to the movement of electrons through the formed channel.

이와 같이 본 발명은 플래시 기억 소자에 읽기 전압(VR)을 인가함에 따라 플래시 기억 소자에 흐르는 드레인 전류의 유무를 확인(측정)함으로써 플래시 기억 소자의 기억 상태의 판단(읽기)을 할 수 있다. 즉, 플래시 기억 소자에 읽기 전압(VR)을 인가하였을 때, 도 11과 같이 드레인 전류가 흐르는 경우에는 플래시 기억 소자가 플로팅 게이트 역할을 하는 금속 나노 입자(130)에 전하가 축적되어 있지 않은(즉, 금속 나노 입자(130)에 전자가 전혀 포획되어 있지 않은) 상태 '1'에 있는 것으로 판단하고, 도 12와 같이 채널이 형성되지 않아 드레인 전류가 흐르지 않는 경우에는 플래시 기억 소자가 플로팅 게이트 역할을 하는 금속 나노 입자(130)에 전하가 축적되어 있는(즉, 금속 나노 입자(130)에 전자가 포획되어 있는) 상태 '0'에 있는 것으로 판단할 수 있는 것이다.As described above, according to the present invention, when the read voltage V R is applied to the flash memory device, the storage state of the flash memory device can be determined (read) by checking (measuring) the presence or absence of a drain current flowing through the flash memory device. That is, when the read voltage V R is applied to the flash memory device, when the drain current flows as shown in FIG. 11, no charge is accumulated in the metal nanoparticles 130 that serve as the floating gate. That is, when it is determined that the metal nanoparticle 130 is in a state '1', in which electrons are not trapped at all, and as a channel is not formed as shown in FIG. 12, no drain current flows, the flash memory device serves as a floating gate. It can be determined that the charge is accumulated in the metal nanoparticles 130 (that is, electrons are trapped in the metal nanoparticles 130) and is in a state '0'.

이를 위하여 플래시 기억 소자에 인가되는 읽기 전압(VR)은 도 8을 통해 도시된 바와 같이 초기 상태의 문턱 전압(VTH(1))보다 크고 상태 '0'의 문턱 전압(VTH(0))보다 작은 값으로 설정될 수 있다.For this purpose, the read voltage V R applied to the flash memory device is greater than the threshold voltage V TH (1) of the initial state as shown in FIG. 8 and the threshold voltage V TH (0) of the state '0' . It can be set to a value smaller than).

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.

도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면.1 is a view schematically showing the structure of a flash memory device according to one embodiment of the present invention;

도 2는 본 발명의 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 공정을 나타낸 도면.2 is a view showing a manufacturing process of a flash memory device according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 비정질 금속 실리콘 산화물 박막으로부터 산소 원자가 분리되어 금속 나노 입자와 실리콘 산화물이 형성되는 것을 나타낸 모식도.Figure 3 is a schematic diagram showing that the oxygen atoms are separated from the amorphous metal silicon oxide thin film according to an embodiment of the present invention to form metal nanoparticles and silicon oxide.

도 4는 본 발명의 일 실시예에 따른 금속 나노 입자 주위에 실리콘 산화물이 형성되는 것을 나타낸 모식도.Figure 4 is a schematic diagram showing that the silicon oxide is formed around the metal nanoparticles according to an embodiment of the present invention.

도 5 및 도 6은 본 발명의 일 실시예에 따른 비정질 금속 실리콘 산화물 박막 내부에 형성된 금속 나노 입자의 투과 전자 현미경 상을 나타낸 도면들.5 and 6 are transmission electron microscope images of metal nanoparticles formed in an amorphous metal silicon oxide thin film according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 금속 나노 입자의 물질 성분 분포도.Figure 7 is a material component distribution of the metal nanoparticles according to an embodiment of the present invention.

도 8은 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 금속 나노 입자의 정전 용량 및 채널의 문턱 전압의 변화를 예시한 그래프.8 is a graph illustrating a change in the capacitance of the metal nanoparticles and the threshold voltage of the channel according to the gate voltage applied in the flash memory device of the present invention.

도 9는 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 쓰기 동작의 원리를 예시한 도면.9 illustrates the principle of a write operation in a flash memory device according to one embodiment of the present invention;

도 10은 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 소거 동작의 원리를 예시한 도면.10 is a diagram illustrating the principle of an erase operation in a flash memory device according to an embodiment of the present invention.

도 11은 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 상태 '0'의 읽 기 동작의 원리를 예시한 도면.FIG. 11 illustrates the principle of a read operation of state '0' in a flash memory device according to one embodiment of the present invention; FIG.

도 12는 본 발명의 일 실시예에 따른 플래시 기억 소자에서의 상태 '1'의 읽기 동작의 원리를 예시한 도면.12 illustrates the principle of a read operation of state '1' in a flash memory device according to one embodiment of the present invention;

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

110 : 반도체 기판 112 : 소스 영역110: semiconductor substrate 112: source region

114 : 드레인 영역 116 : 반전층114: drain region 116: inversion layer

120 : 비정질 금속 실리콘 산화물 박막 130 : 금속 나노 입자120: amorphous metal silicon oxide thin film 130: metal nanoparticles

140 : 실리콘 산화물 150 : 절연막 140: silicon oxide 150: insulating film

160 : 게이트 전극 170 : 소스 전극160: gate electrode 170: source electrode

175 : 드레인 전극 180 : 제1 전압원175: drain electrode 180: first voltage source

190 : 제2 전압원 210 : 금속 산화물 박막190: second voltage source 210: metal oxide thin film

Claims (18)

제1 도전성 영역 및 제2 도전성 영역을 포함하는 반도체 기판;A semiconductor substrate comprising a first conductive region and a second conductive region; 상기 반도체 기판 상에 형성된 비정질 금속 실리콘 산화물 박막; 및An amorphous metal silicon oxide thin film formed on the semiconductor substrate; And 상기 비정질 금속 실리콘 산화물 박막 내부에, 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자를 포함하되,In the amorphous metal silicon oxide thin film, including metal nanoparticles of the type surrounded by silicon oxide, 상기 비정질 금속 실리콘 산화물 박막은 상기 반도체 기판 위에 금속 산화물 박막을 증착하고 열처리함으로써 형성되고,The amorphous metal silicon oxide thin film is formed by depositing and heat treating a metal oxide thin film on the semiconductor substrate, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 전자빔 조사에 의해 생성되고,The metal nanoparticles in the form surrounded by the silicon oxide are generated by electron beam irradiation, 상기 반도체 기판과 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자 사이에는 상기 비정질 금속 실리콘 산화물 박막이 개재되는 것을 특징으로 하는 플래시 기억 소자.And the amorphous metal silicon oxide thin film is interposed between the semiconductor substrate and the metal nanoparticles surrounded by the silicon oxide. 제 1항에 있어서,The method of claim 1, 상기 비정질 금속 실리콘 산화물 박막 상에 형성된 게이트 전극;A gate electrode formed on the amorphous metal silicon oxide thin film; 상기 제1 도전성 영역 상에 형성된 제1 전극;A first electrode formed on the first conductive region; 상기 제2 도전성 영역 상에 형성된 제2 전극; 및A second electrode formed on the second conductive region; And 상기 비정질 금속 실리콘 산화물 박막과 상기 게이트 전극 사이에 형성된 절연막을 더 포함하는 플래시 기억 소자.And an insulating film formed between the amorphous metal silicon oxide thin film and the gate electrode. 제 1항에 있어서,The method of claim 1, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 상기 비정질 금속 실리콘 산화물 박막 내의 금속 입자와 실리콘 산화물이 분리됨으로써 생성되는 것을 특징으로 하는 플래시 기억 소자.And the metal nanoparticles surrounded by the silicon oxide are generated by separating the metal particles and the silicon oxide in the amorphous metal silicon oxide thin film. 제 3항에 있어서,The method of claim 3, wherein 상기 금속 입자는 아연(Zn), 구리(Cu), 인듐(In), 은(Ag), 주석(Sn), 안티몬(Sb), 니켈(Ni) 및 철(Fe) 중 하나 이상인 것을 특징으로 하는 플래시 기억 소자.The metal particles are one or more of zinc (Zn), copper (Cu), indium (In), silver (Ag), tin (Sn), antimony (Sb), nickel (Ni) and iron (Fe). Flash memory device. 제 1항에 있어서,The method of claim 1, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자의 크기, 밀도 및 위치는 상기 전자빔의 초점 크기, 조사 시간 및 조사 위치를 각각 조절함으로써 제어되는 것을 특징으로 하는 플래시 기억 소자.And the size, density, and position of the metal nanoparticles in the form surrounded by the silicon oxide are controlled by adjusting the focal size, irradiation time, and irradiation position of the electron beam, respectively. 제 1항에 있어서,The method of claim 1, 상기 비정질 금속 실리콘 산화물 박막의 두께는 상기 열처리 시간을 조절함으로써 제어되는 것을 특징으로 하는 플래시 기억 소자.And the thickness of the amorphous metal silicon oxide thin film is controlled by adjusting the heat treatment time. 제 1항에 있어서,The method of claim 1, 상기 비정질 금속 실리콘 산화물 박막은 Zn2XSi1-YO2, Cu2XSi1-YO2, In2XSi1-YO2, Ag2XSi1-YO2, Sn2XSi1-YO2, Sb2XSi1-YO2, Ni2XSi1-YO2 및 Fe2XSi1-YO2 박막 중 하나 이상인 것을 특징으로 하는 플래시 기억 소자.The amorphous metal silicon oxide thin film is Zn 2X Si 1-Y O 2 , Cu 2X Si 1-Y O 2 , In 2X Si 1-Y O 2 , Ag 2X Si 1-Y O 2 , Sn 2X Si 1-Y O 2 , Sb 2X Si 1-Y O 2 , Ni 2X Si 1-Y O 2, and Fe 2X Si 1-Y O 2 thin film. 반도체 기판 상에 금속 산화물 박막을 형성하는 단계;Forming a metal oxide thin film on a semiconductor substrate; 상기 금속 산화물 박막이 형성된 상기 반도체 기판을 열처리하여 비정질 금속 실리콘 산화물 박막을 형성하는 단계;Heat treating the semiconductor substrate on which the metal oxide thin film is formed to form an amorphous metal silicon oxide thin film; 상기 비정질 금속 실리콘 산화물 박막에 전자빔을 조사하여 상기 비정질 금속 실리콘 산화물 박막 내부에 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자를 형성하는 단계; 및Irradiating an electron beam to the amorphous metal silicon oxide thin film to form metal nanoparticles in a form surrounded by silicon oxide in the amorphous metal silicon oxide thin film; And 상기 반도체 기판의 양 측부에 제1 도전성 영역 및 제2 도전성 영역을 형성하는 단계를 포함하되,Forming first and second conductive regions on both sides of the semiconductor substrate, 상기 반도체 기판과 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자 사이에는 상기 비정질 금속 실리콘 산화물 박막이 개재되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.And the amorphous metal silicon oxide thin film is interposed between the semiconductor substrate and the metal nanoparticles in the form of being surrounded by the silicon oxide. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막은 상기 반도체 기판과 상기 금속 산화 물 박막의 사이에 형성되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.And the amorphous metal silicon oxide thin film is formed between the semiconductor substrate and the metal oxide thin film. 제 9항에 있어서,The method of claim 9, 상기 금속 산화물 박막을 식각하는 단계를 더 포함하는 플래시 기억 소자의 제조 방법.And etching the metal oxide thin film. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막 상에 절연막을 형성하는 단계를 더 포함하는 플래시 기억 소자의 제조 방법.And forming an insulating film on the amorphous metal silicon oxide thin film. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막, 상기 제1 도전성 영역 및 상기 제2 도전성 영역 상에 각각 게이트 전극, 제1 전극 및 제2 전극을 형성하는 단계를 더 포함하는 플래시 기억 소자의 제조 방법.And forming a gate electrode, a first electrode, and a second electrode on the amorphous metal silicon oxide thin film, the first conductive region, and the second conductive region, respectively. 제 8항에 있어서,The method of claim 8, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자는 상기 비정질 금속 실리콘 산화물 박막 내의 금속 입자와 실리콘 산화물이 분리됨으로써 생성되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.And the metal nanoparticles in the form surrounded by the silicon oxide are generated by separating the metal particles and the silicon oxide in the amorphous metal silicon oxide thin film. 제 13항에 있어서,The method of claim 13, 상기 금속 입자는 아연(Zn), 구리(Cu), 인듐(In), 은(Ag), 주석(Sn), 안티몬(Sb), 니켈(Ni) 및 철(Fe) 중 하나 이상인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.The metal particles are one or more of zinc (Zn), copper (Cu), indium (In), silver (Ag), tin (Sn), antimony (Sb), nickel (Ni) and iron (Fe). Method of manufacturing flash memory device. 제 8항에 있어서,The method of claim 8, 상기 실리콘 산화물에 둘러 싸인 형태의 금속 나노 입자의 크기, 밀도 및 위치는 상기 전자빔의 초점 크기, 조사 시간 및 조사 위치를 각각 조절함으로써 제어되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.The size, density and position of the metal nanoparticles in the form surrounded by the silicon oxide is controlled by adjusting the focal size, irradiation time and irradiation position of the electron beam, respectively. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막의 두께는 상기 열처리 시간을 조절함으로써 제어되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.And the thickness of the amorphous metal silicon oxide thin film is controlled by adjusting the heat treatment time. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막은 상기 반도체 기판과 상기 금속 산화물 박막의 사이에 형성되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.And the amorphous metal silicon oxide thin film is formed between the semiconductor substrate and the metal oxide thin film. 제 8항에 있어서,The method of claim 8, 상기 비정질 금속 실리콘 산화물 박막은 Zn2XSi1-YO2, Cu2XSi1-YO2, In2XSi1-YO2, Ag2XSi1-YO2, Sn2XSi1-YO2, Sb2XSi1-YO2, Ni2XSi1-YO2 및 Fe2XSi1-YO2 박막 중 하나 이상인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.The amorphous metal silicon oxide thin film is Zn 2X Si 1-Y O 2 , Cu 2X Si 1-Y O 2 , In 2X Si 1-Y O 2 , Ag 2X Si 1-Y O 2 , Sn 2X Si 1-Y O 2 , Sb 2X Si 1-Y O 2 , Ni 2X Si 1-Y O 2 and Fe 2X Si 1-Y O 2 A thin film manufacturing method of a flash memory device, characterized in that at least one.
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