KR20090002623A - Method for manufacturing a nonvolatile memory device - Google Patents

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Abstract

A manufacturing method of a non-volatile memory device is provided to regularly maintain the threshold voltage of the floating gates by preventing the interference which is electrical between the floating gates. A manufacturing method of a non-volatile memory device comprises a step for successively forming a tunneling insulating layer on the top of the substrate and a first conductive film; a step for forming a trench; a step for successively forming a first insulating layer, a sacrificial dielectric film, and a second insulating layer; a step for etching partly the first and second insulating layers, and the sacrificial dielectric film; a step for removing the sacrificial dielectric film; a step for forming an interference coating film(109B). The first conductive film is used for forming floating gates. The trench is formed at the first conductive film, the tunneling insulating layer and the substrate. The first and second insulating layer and the sacrificial dielectric film are successively formed on the first conductive film in order to fill up the trench. The sacrificial dielectric film can be removed between the first and second insulating layers. The interference preventing film is formed between the first and second insulating layers.

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}Manufacturing method of nonvolatile memory device {METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a nonvolatile memory device.

비휘발성 메모리 장치인 낸드 플래시 메모리 장치(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다. NAND type flash memory devices, which are nonvolatile memory devices, form a unit string by connecting a plurality of cells in series for high integration, and are mainly a memory stick and a USB driver (Universal Serial Bus). As a device that can replace a driver and a hard disk, the application field is expanding.

도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다. 여기서는 일례로 32개의 메모리 셀로 이루어진 스트링 구조를 도시하였다. 1 is an equivalent circuit diagram illustrating a memory cell array of a general NAND flash memory device. Here, as an example, a string structure consisting of 32 memory cells is illustrated.

도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자는 복수의 메모리 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 스트링(ST)이 배치된다. 각 스트링(ST)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된 복수의 메모리 셀(MC0~MC31)로 이루어진다. 또한, 각 스트링(ST)의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인과 공통 연결된다. 또한, 복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MC31)의 컨트롤 게이트는 각각 워드 라인(WL0~WL31)과 연결된다. Referring to FIG. 1, a general NAND flash memory device includes a plurality of memory blocks, and a plurality of strings ST are disposed in each memory block. Each string ST includes a drain select transistor DST and a source select transistor SST, and a plurality of memory cells MC0 to MC31 connected in series between the drain select transistor DST and the source select transistor SST. In addition, the source of the source select transistor SST of each string ST is commonly connected to a common source line. In addition, the gates of the drain select transistors DST respectively configured in the strings are connected to the drain select line DSL, and the gates of the source select transistors SST are connected to the source select line SSL. In addition, the control gates of the memory cells MC0 to MC31 are connected to the word lines WL0 to WL31, respectively.

이와 같이, 낸드 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결되어 단위 스트링을 구성하기 때문에 이웃하는 주변 셀 간의 간섭에 매우 취약할 수밖에 없다. 이에 따라, 소자의 동작 신뢰성을 확보하여 수율을 향상시키기 위해서는 단위 스트링을 구성하는 셀의 상태, 즉 문턱 전압을 일정하게 유지하는 것이 매우 중요하다.As described above, the NAND flash memory device is inherently vulnerable to interference between neighboring neighboring cells because a plurality of memory cells are connected in series to form a unit string. Accordingly, in order to secure the operation reliability of the device and to improve the yield, it is very important to keep the state of the cell constituting the unit string, that is, the threshold voltage constant.

선택 셀과 이웃하는 주변 셀의 동작, 특히 데이터를 저장하는 기입(program) 동작으로 인해 선택 셀의 문턱 전압이 변하게 되는 현상을 간섭 효과(interference effect)라 한다. 즉, 간섭 효과란 데이터를 독출(read)하기 위해 선택된 제1 셀과 이웃하는 제2 셀에 대해 기입 동작을 수행하는 경우, 제2 셀의 플로팅 게이트(floating gate)로 주입되는 전자에 의해 제1 셀과 제2 셀 간의 정전용량(capacitance)이 변동하게 되고, 이러한 정전용량의 변동에 의해 제1 셀의 독출시 제1 셀의 문턱 전압보다 높은 전압이 독출되는 현상이 발생되는데 이러한 현상 을 일컫는 것으로, 선택 셀의 플로팅 게이트에 주입된 전하량은 변화하지 않지만, 이웃한 인접 셀의 상태 변화에 의해 선택 셀의 문턱 전압이 왜곡되는 현상을 일컫는다. An interference effect is a phenomenon in which a threshold voltage of a selected cell changes due to an operation of a neighboring cell adjacent to the selected cell, in particular, a program operation for storing data. That is, the interference effect means that when a write operation is performed on a second cell neighboring a first cell selected to read data, the first effect is caused by electrons injected into the floating gate of the second cell. The capacitance between the cell and the second cell is fluctuated, and the change of the capacitance causes a phenomenon in which the voltage higher than the threshold voltage of the first cell is read out when the first cell is read. The amount of charge injected into the floating gate of the selected cell is not changed, but the threshold voltage of the selected cell is distorted due to the change of state of neighboring adjacent cells.

이러한 간섭 효과는 SLC(Single Level Cell) 소자보다 고집적화에 따라 요즘 비중이 더욱 확대되고 있는 MLC(Multi Level Cell) 소자에서 소자의 특성을 결정하는 중요한 인자로 작용하고 있다. 특히, 고집적화를 위해 60nm급 이하에서 적용되는 소자 분리막-활성영역을 정의하는 막-제조공정 중 하나인 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에서도 EFH(Effective Field oxide Height)-이웃하는 플로팅 게이트 사이의 활성영역의 표면으로부터 유전체막까지의 거리-를 확보하면서 기입 속도 및 간섭 효과를 개선시킬 수 있는 방안이 중요한 이슈이다. This interference effect is an important factor in determining the characteristics of the device in the MLC (Multi Level Cell) device is increasing in weight as a result of higher integration than SLC (Single Level Cell) devices. In particular, the EFH (Effective Field Oxide Height) -Neighbor is also used in the Advanced Self Aligned-Shallow Trench Isolation (ASA-STI) process, which is one of the film-manufacturing processes that define the device isolation layer-active region, which is applied below 60nm for high integration. An important issue is how to improve the writing speed and the interference effect while securing the distance from the surface of the active region to the dielectric film between the floating gates.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 이웃하는 메모리 셀 간의 간섭 효과를 최소화할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of minimizing interference effects between neighboring memory cells.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널링 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 내측벽에 스페이서 형태로 희생 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 희생 절연막 상에 소자 분리막용 제2 절연막을 형성하는 단계와, 상기 제1 절연막, 상기 제2 절연막 및 상기 희생 절연막을 후퇴시키는 단계와, 상기 희생 절연막을 제거하는 단계와, 상기 희생 절연막이 제거된 부위에 간섭 방지막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a tunneling insulating film and a first conductive film for a floating gate on a substrate, and partially etching the first conductive film, the tunneling insulating film, and the substrate to form a trench. Forming a sacrificial insulating film in the form of a spacer, forming a first insulating film for the device isolation film along the inner wall such that the trench is partially filled, forming a sacrificial insulating film in the spacer wall on the inner wall of the first insulating film, and Forming a second insulating film for device isolation film on the sacrificial insulating film so as to be buried, retreating the first insulating film, the second insulating film and the sacrificial insulating film, removing the sacrificial insulating film, and It provides a method of manufacturing a nonvolatile memory device comprising the step of forming an interference prevention film on the removed portion.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다. As described above, according to the present invention, the following effects can be obtained.

첫째, 본 발명에 의하면, 소자 분리막 내에 간섭 방지막을 형성하여 이웃하는 메모리 셀(플로팅 게이트) 사이의 기생 정전용량을 최소화함으로써 메모리 셀 간 간섭 효과를 최소화할 수 있으며, 이를 통해 문턱 전압 분포를 개선시킬 수 있다. First, according to the present invention, an interference prevention layer is formed in the device isolation layer to minimize parasitic capacitance between neighboring memory cells (floating gates), thereby minimizing interference effects between memory cells, thereby improving threshold voltage distribution. Can be.

보충 설명하면, 종래기술에 따른 비휘발성 메모리 소자에서는 이웃하는 플로팅 게이트 사이에 소자 분리막만이 존재하게 되지만, 본 발명의 실시예에 따른 비휘발성 메모리 소자에서는 플로팅 게이트 사이에 소자 분리막 외외에 도전막이 개재되기 때문에 종래기술에 비해 플로팅 게이트 사이의 기생 정전용량을 감소시킬 수 있다. In addition, in the nonvolatile memory device according to the related art, only an isolation layer exists between neighboring floating gates, but in the nonvolatile memory device according to an exemplary embodiment of the present invention, a conductive film is interposed between the floating gate and the device isolation layer. As a result, parasitic capacitance between the floating gates can be reduced as compared with the related art.

둘째, 본 발명에 의하면, 간섭 방지막 형성공정시 일부를 플로팅 게이트의 양측벽에 스페이서 형태로 잔류시켜 플로팅 게이트의 폭을 확장시킴으로써 고집적화에 대응하여 감소되는 플로팅 게이트 선폭을 스페이서 형태로 잔류되는 두께만큼 보상할 수 있다.Second, according to the present invention, a portion of the anti-interference film forming process is left on both side walls of the floating gate in the form of a spacer to expand the width of the floating gate, thereby compensating the floating gate line width, which is reduced in response to high integration, by the thickness remaining in the form of a spacer. can do.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described. In addition, in the drawings, the thicknesses and spacings of layers and regions are exaggerated for ease of explanation and clarity, and when referred to as being on or above another layer or substrate, it is different. It may be formed directly on the layer or the substrate, or a third layer may be interposed therebetween. In addition, the parts denoted by the same reference numerals throughout the specification represent the same layer, and when the reference numerals include the English, it means that the same layer is partially modified through an etching or polishing process.

실시예Example

도 2a 내지 도 2l은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다. 2A to 2L are cross-sectional views illustrating manufacturing processes in order to explain a method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention. As an example, a method of manufacturing a NAND flash memory device using the ASA-STI process will be described.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)을 형성한 후 p-웰(p-type well)(미도시)을 형성한다.First, as shown in FIG. 2A, triple n-type wells (not shown) are formed in a semiconductor substrate 100, for example, a p-type substrate, and then p-type wells ( Not shown).

이어서, p-웰 내의 채널 영역 내에 문턱전압 조절용 이온주입 공정을 실시한다.Subsequently, an ion implantation process for adjusting the threshold voltage is performed in the channel region in the p-well.

이어서, 기판(100) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(100) 계면에 질화층을 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화 막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2)과 같이 유전율이 3.9 이상인 고유전막으로 형성할 수도 있다. 이러한 터널링 절연막(101)은 50~100Å 정도의 두께로 형성할 수 있다. Subsequently, a tunneling insulating film 101 is formed on the substrate 100 to substantially perform FN tunneling. At this time, the tunneling insulation film 101 is an oxide film, a silicon oxide film (SiO 2) after forming, or forming a silicon oxide film (SiO 2) of nitrogen, for example by carrying out the heat treatment process using a N 2 gas of silicon oxide (SiO 2) A nitride layer may be formed at the interface between the substrate 100 and the substrate 100. In addition, it may be formed of a high dielectric film having a dielectric constant of 3.9 or more, such as a metal oxide such as an aluminum oxide film (Al 2 O 3 ), a hafnium oxide film (HfO 2 ), or a zirconium oxide film (ZrO 2 ). The tunneling insulating film 101 may be formed to a thickness of about 50 ~ 100Å.

예컨대, 터널링 절연막(101)을 실리콘산화막으로 형성하는 경우, 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 터널링 절연막(101) 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다. For example, when the tunneling insulating film 101 is formed of a silicon oxide film, a method of manufacturing the tunneling insulating film 101 may be a dry oxidation, a wet oxidation process, or an oxidation process using radical ions. It is preferable to carry out dry oxidation or wet oxidation instead of the oxidation process using radical ions. On the other hand, the heat treatment process using nitrogen gas can be carried out using a furnace (furnace) equipment.

이어서, 터널링 절연막(101) 상에 플로팅 게이트로 기능하는 도전막(102)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(102)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화불소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금 속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다. Subsequently, a conductive film 102 (hereinafter referred to as a first conductive film) that functions as a floating gate is formed on the tunneling insulating film 101. In this case, the first conductive layer 102 may be formed of any material having conductivity, and may be formed of any one material selected from polycrystalline silicon, a transition metal, and a rare earth metal. For example, the polysilicon film may be an un-doped polycrystalline silicon film that is not doped with impurity ions or a doped polysilicon film that is doped with impurity ions, and is used in the case of an undoped polysilicon film. Impurity ions are implanted separately through a subsequent ion implantation process. The polysilicon film is formed by Low Pressure Chemical Vapor Deposition (LPCVD), wherein a silane (SiH 4 ) gas is used as a source gas, and phosphine (PH 3 ), 3 is used as a doping gas. Fluorine chloride (BCl 3 ) or giborane (B 2 H 6 ) gas is used. Iron (Fe), cobalt (Co), tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), molybdenum (Mo), or titanium (Ti) is used as the transition metal. Erbium (Er), ytterium (Yb), samarium (Sm), yttrium (Y), lanthanum (La), cerium (Ce), terbium (Tb), dysprosium (Dy), holmium (Ho), and tolium (Tm), lutetium (Lu), and the like.

이어서, 제1 도전막(102) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(103) 증착공정 및 제거공정시 제1 도전막(102)의 손상을 방지하기 위해 형성하며, 하드 마스크(103)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(103)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 실리콘산화막(SiO2)으로 형성한다.Subsequently, a buffer film (not shown) may be formed on the first conductive film 102. In this case, the buffer film (not shown) may be formed during the deposition and removal of the hard mask 103 to be formed through a subsequent process. 1 is formed to prevent damage to the conductive film 102, and preferably formed of a material having a high etching selectivity with the hard mask 103. For example, when the hard mask 103 is formed of a nitride film, for example, a silicon nitride film (Si 3 N 4 ), it is formed of a silicon oxide film (SiO 2 ).

이어서, 완충막 상에 하드 마스크(103)를 형성할 수도 있다. 이때, 하드 마스크(103)는 후속 공정을 통해 형성될 감광막 패턴(미도시)의 두께 부족을 보상하기 위한 것으로, 완충막이 형성되지 않는 경우 제1 도전막(102)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 도전막(102)이 다결정실리콘막으로 형성된 경우 실리콘질화막(Si3N4)으로 형성한다. 이러한 하드 마스크(103)는 증착공정시 스트레스(stress)를 최소화하기 위해 LPCVD 방식으로 형성하며, 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N2) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl2H2) 유량을 800~1000cc로 하며, 암모니아(NH3) 유량을 800~1000cc로 하여 형성한다. Subsequently, the hard mask 103 may be formed on the buffer film. In this case, the hard mask 103 is to compensate for the lack of thickness of the photoresist pattern (not shown) to be formed through a subsequent process, and if the buffer layer is not formed, a material having a high etching selectivity with the first conductive layer 102. To form. For example, when the first conductive film 102 is formed of a polycrystalline silicon film, the first conductive film 102 is formed of a silicon nitride film (Si 3 N 4 ). The hard mask 103 is formed by LPCVD to minimize stress during the deposition process, and the nitrogen (N 2 ) flow rate is 40 to 60 cc at a temperature of 700 to 800 ° C. and a pressure of 0.3 to 0.4 Torr. DCS (Diclorosilane, SiCl 2 H 2 ) flow rate is set to 800 ~ 1000cc, ammonia (NH 3 ) flow rate is formed to 800 ~ 1000cc.

이어서, 도 2b에 도시된 바와 같이, 하드 마스크(103A), 제1 도전막(102A), 터널링 절연막(101A) 및 기판(100A)을 일부 식각하여 트렌치(trench, 104)를 형성한다. 이때, 트렌치(204)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)로 형성할 수 있다. Subsequently, as shown in FIG. 2B, the hard mask 103A, the first conductive film 102A, the tunneling insulating film 101A, and the substrate 100A are partially etched to form trenches 104. In this case, the trench 204 may be formed in a line type in the case of a NAND flash memory device.

이어서, 도 2c에 도시된 바와 같이, 트렌치(104, 도 2b참조)가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막(105)을 증착한다. 이때, 제1 절연막(105)은 저부가 내측벽보다 두껍게 증착되는 라이너 형태(liner type)로 증착한다. 이러한 제1 절연막(105)은 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성할 수 있다. Subsequently, as shown in FIG. 2C, a first insulating layer 105 for device isolation is deposited along the inner wall such that the trench 104 (see FIG. 2B) is partially embedded. In this case, the first insulating layer 105 is deposited in a liner type in which the bottom portion is thicker than the inner wall. The first insulating layer 105 may be formed of an HDP (High Density Plasma) film having excellent embedding characteristics.

이어서, 도 2d에 도시된 바와 같이, 제1 절연막(105)의 상부 단차면을 따라 희생 절연막(106)을 형성한다. 이때, 희생 절연막(106)은 제1 절연막(105)과 높은 식각 선택비를 갖는 이종의 막으로 형성할 수 있다. 예컨대 제1 절연막(105)이 실리콘산화막(SiO2)으로 형성된 경우 질화막, 더욱 구체적으로는 실리콘질화막(Si3N4)으로 형성한다. Subsequently, as illustrated in FIG. 2D, the sacrificial insulating layer 106 is formed along the upper stepped surface of the first insulating layer 105. In this case, the sacrificial insulating layer 106 may be formed of a heterogeneous film having a high etching selectivity with the first insulating layer 105. For example, when the first insulating film 105 is formed of a silicon oxide film (SiO 2 ), it is formed of a nitride film, more specifically, a silicon nitride film (Si 3 N 4 ).

이어서, 도 2e에 도시된 바와 같이, 희생 절연막(106A)에 대해 전면 식각공정, 예컨대 에치백(etch back) 공정을 실시하여 제1 절연막(105)의 내측벽에 스페이서 형태로 잔류시킨다. 이때, 에치백 공정은 플라즈마 식각 장비를 이용하여 이등방성 식각공정으로 실시하며, CHF3, C4F8 및 CO 가스가 혼합된 혼합가스를 사용할 수 있다. Subsequently, as shown in FIG. 2E, the entire surface etching process, for example, an etch back process, is performed on the sacrificial insulating layer 106A to remain on the inner sidewall of the first insulating layer 105 in the form of a spacer. At this time, the etch back process is performed by an anisotropic etching process using a plasma etching equipment, it is possible to use a mixed gas mixed with CHF 3 , C 4 F 8 and CO gas.

이어서, 도 2f에 도시된 바와 같이, 트렌치(104, 도 2b참조)가 완전히 매립되도록 제1 절연막(105) 상에 스페이서용 제2 절연막(107)을 증착한다. 이때, 제2 절연막(107)은 희생 절연막(106A)과의 식각 선택비를 갖는 물질은 모두 사용할 수 있으며, 예컨대 매립 특성이 우수한 HDP막 또는 SOD(Spin On Dielectric)막으로 형성한다. Next, as shown in FIG. 2F, a second insulating film 107 for spacers is deposited on the first insulating film 105 so that the trenches 104 (see FIG. 2B) are completely filled. In this case, the second insulating film 107 may be made of any material having an etching selectivity with respect to the sacrificial insulating film 106A. For example, the second insulating film 107 may be formed of an HDP film or a spin on dielectric (SOD) film having excellent embedding characteristics.

이어서, 도 2g에 도시된 바와 같이, 제1 및 제2 절연막(105A, 107A), 희생 절연막(106B)에 대해 평탄화 공정, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함)을 실시하여 평탄화한다. 이때, CMP 공정은 하드 마스크(103A)를 연마 정지막으로 산화막 연마용 슬러리(slurry)를 사용하여 실시하며, 하드 마스크(103A) 상에 제1 및 제2 절연막(105A, 107A)이 잔류되지 않도록 과도 연마공정으로 실시하여 하드 마스크(103A)를 일정 두께로 연마할 수도 있다. Subsequently, as shown in FIG. 2G, the first and second insulating films 105A and 107A and the sacrificial insulating film 106B are subjected to planarization, for example, chemical mechanical polishing (hereinafter referred to as CMP). do. In this case, the CMP process is performed by using an oxide film polishing slurry as the polishing mask for the hard mask 103A, so that the first and second insulating films 105A and 107A do not remain on the hard mask 103A. The hard mask 103A may be polished to a predetermined thickness by performing an excessive polishing process.

이어서, 도 2h에 도시된 바와 같이, 하드 마스크(103A, 도 2g참조)를 제거한다. Next, as shown in FIG. 2H, the hard mask 103A (see FIG. 2G) is removed.

이어서, 제1 및 제2 절연막(105B, 107B), 희생 절연막(106C)을 일정 깊이 후퇴(recess)시킨다. 이때, 후퇴되는 깊이는 소자의 EFH와 커플링 비(coupling ratio)를 고려하여 적절히 선택될 수 있으며, 예컨대 제1 도전막(102A) 높이의 1/2 정도까지 후퇴시킨다. 또한, 후퇴시키기 위한 식각공정은 건식식각 또는 습식식각방식 모두 가능하다. 예컨대 건식식각방식의 경우 제1 도전막(102A)에 대한 선택비는 높고, 제1 및 제2 절연막(105B, 107B)과 희생 절연막(106C) 간의 식각 선택비는 낮은 식각 조건으로 실시한다. 더욱 구체적으로, CF4와 H2가 혼합된 혼합가스를 사용한다. 또한, 습식식각방식을 적용하는데 있어서 식각 선택비 제어가 어려운 경우 제1 및 제2 절연막(105B, 107B)을 먼저 식각한 후 희생 절연막(106C)을 식각하거나, 희생 절연막(106C)을 식각한 후 제1 및 제2 절연막(105B, 107B)을 식각할 수도 있다. Next, the first and second insulating films 105B and 107B and the sacrificial insulating film 106C are recessed to a predetermined depth. At this time, the depth to be retracted may be appropriately selected in consideration of the coupling ratio (EFH) and the coupling ratio (coupling ratio) of the device, for example, to retreat to about 1/2 of the height of the first conductive film (102A). In addition, the etching process for retreating may be either a dry etching method or a wet etching method. For example, in the dry etching method, the selectivity of the first conductive layer 102A is high, and the etching selectivity between the first and second insulating layers 105B and 107B and the sacrificial insulating layer 106C is performed under a low etching condition. More specifically, a mixed gas in which CF 4 and H 2 are mixed is used. In addition, in the case where it is difficult to control the etching selectivity in applying the wet etching method, the first and second insulating layers 105B and 107B are etched first, followed by etching the sacrificial insulating layer 106C or etching the sacrificial insulating layer 106C. The first and second insulating films 105B and 107B may be etched.

한편, 상기에서는 하드 마스크(103A)를 제거한 후 후퇴 공정을 실시하였으나, 이는 일례로서 하드 마스크(103A)를 식각 장벽층으로 이용하여 후퇴 공정을 실시한 후 하드 마스크(103A)를 제거할 수도 있다. 이 경우, 후퇴 공정시 제1 도전막(102A)이 식각공정에 노출되어 손상되는 것을 하드 마스크(103A)를 통해 방지할 수도 있다. Meanwhile, although the retreat process is performed after removing the hard mask 103A, the hard mask 103A may be removed after the retreat process is performed using the hard mask 103A as an etching barrier layer. In this case, the first conductive film 102A may be prevented from being damaged by being exposed to the etching process during the retreating process through the hard mask 103A.

이어서, 도 2i에 도시된 바와 같이, 희생 절연막(106C, 도 2h참조)을 선택적으로 제거하여 제1 및 제2 절연막(105B, 107B) 사이에 일정 깊이를 갖는 홀(hole, 108)을 형성한다. 이때, 희생 절연막(106C) 제거공정은 건식식각 또는 습식식각공정 모두 가능하며, 습식식각공정으로 진행하는 경우 도 2h에서 하드 마스크(103A, 도 2g참조) 제거공정시 함께 제거할 수도 있다. 즉, 제1 및 제2 절연막(105B, 107B)과 희생 절연막(106C) 후퇴 공정 후 하드 마스크(103A) 제거공정시 희생 절연막(106C)을 함께 제거한다. 이때, 사용되는 식각용액으로는 인산(H3PO4)을 사용할 수 있다. Subsequently, as shown in FIG. 2I, the sacrificial insulating film 106C (see FIG. 2H) is selectively removed to form holes 108 having a predetermined depth between the first and second insulating films 105B and 107B. . In this case, the sacrificial insulating layer 106C may be removed by a dry etching process or a wet etching process. In the case of the wet etching process, the sacrificial insulating layer 106C may be removed at the time of removing the hard mask 103A (see FIG. 2G). That is, the sacrificial insulating film 106C is removed together with the first and second insulating films 105B and 107B and the sacrificial insulating film 106C during the retraction process of the hard mask 103A. In this case, phosphoric acid (H 3 PO 4 ) may be used as the etching solution.

이어서, 도 2j에 도시된 바와 같이, 홀(108, 도 2i참조)이 매립되도록 기 판(100A) 상에 간섭 방지막용 도전막(109)(이하, 제2 도전막이라 함)을 형성한다. 이때, 제2 도전막(109)은 도프트 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막으로 형성할 수도 있다. 또한, 제2 도전막(109)은 적층 구조로 형성할 수 있다. 예컨대, 언-도프트 다결정실리콘막과 도프트 다결정실리콘막이 적층된 구조로 형성할 수 있다. Subsequently, as shown in FIG. 2J, an anti-interference conductive film 109 (hereinafter referred to as a second conductive film) is formed on the substrate 100A so that the holes 108 (see FIG. 2I) are embedded. In this case, the second conductive film 109 may be formed of a doped polysilicon film, a transition metal, a rare earth metal, or an alloy film containing these materials. In addition, the second conductive film 109 can be formed in a laminated structure. For example, the undoped polysilicon film and the doped polysilicon film may be formed in a stacked structure.

이어서, 도 2k에 도시된 바와 같이, 제2 도전막(109)에 대해 전면 식각공정, 예컨대 에치백 공정을 실시하여 노출되는 제1 도전막(102A)의 양측벽에 스페이서(109A)를 형성하는 동시에 홀(108, 도 2i참조) 내부에 간섭 방지막(109B)을 형성한다. 예컨대, 에치백 공정은 플라즈마 식각 장비를 이용하여 실시하며, HBr 또는 Cl2 또는 이들의 혼합가스(Cl2/HBr)와 산소(O2)가 혼합된 혼합가스(Cl2/HBr/O2)를 이용하여 실시한다. Subsequently, as shown in FIG. 2K, spacers 109A are formed on both sidewalls of the first conductive film 102A exposed by performing an entire surface etching process, for example, an etch back process, on the second conductive film 109. At the same time, an interference prevention film 109B is formed inside the hole 108 (see FIG. 2I). For example, the etch back process is performed by using a plasma etching equipment, and mixed gas (Cl 2 / HBr / O 2 ) mixed with HBr or Cl 2 or mixed gas (Cl 2 / HBr) and oxygen (O 2 ). It is carried out using.

이어서, 도 2l에 도시된 바와 같이, 기판(100A) 상부의 단차면을 따라 유전체막(110)을 형성한다. 이때, 유전체막(110)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다. Subsequently, as illustrated in FIG. 2L, the dielectric film 110 is formed along the stepped surface of the substrate 100A. In this case, the dielectric film 110 is formed of a stacked structure of an oxide film-nitride film-oxide film, or a metal oxide layer having a dielectric constant of 3.9 or more higher than that of a silicon oxide film (SiO 2 ), such as an aluminum oxide film (Al 2 O 3 ) or a zirconium oxide film (ZrO). 2 ) or a hafnium oxide film (HfO 2 ), or a mixed film or a laminated film thereof.

이어서, 유전체막(110) 상에 콘트롤 게이트용 도전막(111)(이하, 제3 도전막이라 함)을 형성한다. 이때, 제3 도전막(111)은 제1 도전막(102A)과 동일한 물질로 형성할 수 있다. Next, a control gate conductive film 111 (hereinafter referred to as a third conductive film) is formed on the dielectric film 110. In this case, the third conductive film 111 may be formed of the same material as the first conductive film 102A.

이어서, 제3 도전막(111) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등을 사용한다. Subsequently, a metal nitride, a metal silicide layer, or a laminated film in which these layers are stacked may be further formed on the third conductive film 111 in order to lower the specific resistance. For example, a titanium nitride layer (TiN), a tantalum nitride layer (TaN), or a tungsten nitride layer (WN) is used as the metal nitride, and a titanium silicide layer (TiSi 2 ), a tungsten silicide layer (Wsi), or the like is used as the metal silicide layer. do.

이어서, 도시되진 않았지만 제3 도전막(111), 유전체막(110), 제1 도전막(102A), 터널링 절연막(101A)을 순차적으로 식각하여, 섬(island) 형태로 분리된 플로팅 게이트와, 활성영역과 수직으로 직교하는 방향으로 콘트롤 게이트를 형성한다. Subsequently, although not shown, a floating gate separated in an island form by sequentially etching the third conductive film 111, the dielectric film 110, the first conductive film 102A, and the tunneling insulating film 101A, The control gate is formed in a direction perpendicular to the active region.

이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다. Since the process is the same as the general process, description thereof will be omitted.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 예로 들어 기술되었으나, 노아(NOR type) 플래시 메모리 소자를 포함한 모든 비휘발성 메리 소자에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In particular, although the embodiment of the present invention has been described using a method of manufacturing a NAND flash memory device as an example, the present invention can be applied to all nonvolatile Mary devices including NOR type flash memory devices. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.1 is an equivalent circuit diagram showing a memory cell array of a typical NAND flash memory device.

도 2a 내지 도 2l은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.2A to 2L are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 터널링 절연막100 semiconductor substrate 101 tunneling insulating film

102, 102B : 도전막(플로팅 게이트) 102, 102B: conductive film (floating gate)

103, 103A : 하드 마스크 104 : 트렌치 103, 103A: hard mask 104: trench

108 : 홀 109 : 도전막108: hole 109: conductive film

109A : 스페이서 109B : 간섭 방지막109A: Spacer 109B: Interference prevention film

110 : 유전체막 111 : 도전막(콘트롤 게이트)110 dielectric film 111 conductive film (control gate)

105 : 제1 절연막(소자 분리막)105: first insulating film (element isolation film)

106, 106A, 106B, 106C : 희생 절연막106, 106A, 106B, 106C: sacrificial insulating film

107, 107A, 107B : 제2 절연막(소자 분리막)107, 107A, 107B: second insulating film (element isolation film)

Claims (8)

기판 상에 터널링 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계;Forming a tunneling insulating film and a first conductive film for a floating gate on the substrate; 상기 제1 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;Forming a trench by partially etching the first conductive layer, the tunneling insulating layer, and the substrate; 상기 트렌치가 일부 매립되도록 내부면을 따라 소자 분리막용 제1 절연막을 형성하는 단계;Forming a first insulating film for an isolation layer along an inner surface of the trench to partially fill the trench; 상기 제1 절연막의 내측벽에 스페이서 형태로 희생 절연막을 형성하는 단계;Forming a sacrificial insulating film in the form of a spacer on an inner sidewall of the first insulating film; 상기 트렌치가 매립되도록 상기 희생 절연막 상에 소자 분리막용 제2 절연막을 형성하는 단계;Forming a second insulating film for an isolation layer on the sacrificial insulating film so that the trench is buried; 상기 제1 절연막, 상기 제2 절연막 및 상기 희생 절연막을 후퇴시키는 단계;Retracting the first insulating film, the second insulating film, and the sacrificial insulating film; 상기 희생 절연막을 제거하는 단계; 및Removing the sacrificial insulating film; And 상기 희생 절연막이 제거된 부위에 간섭 방지막을 형성하는 단계Forming an anti-interference film on a portion where the sacrificial insulating film is removed 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 간섭 방지막은 상기 제1 도전막의 양측벽에도 잔류되는 비휘발성 메모리 소자의 제조방법. And the interference prevention layer remains on both sidewalls of the first conductive layer. 제 1 항에 있어서, The method of claim 1, 상기 간섭 방지막은 도전막으로 형성하는 비휘발성 메모리 소자의 제조방법.The interference prevention film is a non-volatile memory device manufacturing method of forming a conductive film. 제 3 항에 있어서,The method of claim 3, wherein 상기 도전막은 도프트-다결정실리콘막, 전이 금속, 희토류 금속 또는 이들의 합금막 중 선택된 어느 하나의 도전막으로 형성하는 비휘발성 메모리 소자의 제조방법.And the conductive film is formed of any one of a conductive film selected from a dopant-polycrystalline silicon film, a transition metal, a rare earth metal, or an alloy film thereof. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막과 상기 제2 절연막은 산화막으로 형성하고, 상기 희생 절연막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.And the first insulating film and the second insulating film are formed of an oxide film, and the sacrificial insulating film is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 희생 절연막을 형성하는 단계는, Forming the sacrificial insulating film, 상기 제1 절연막 상부의 단차면을 따라 상기 희생 절연막을 형성하는 단계; 및Forming the sacrificial insulating film along the stepped surface above the first insulating film; And 상기 희생 절연막을 식각하여 상기 제1 절연막의 내측벽에 스페이서 형태로 잔류시키는 단계Etching the sacrificial insulating layer and leaving the sacrificial insulating layer in a spacer form on an inner sidewall of the first insulating layer; 를 포함하는 비휘발성 메모리 소자의 제조방법. Method of manufacturing a nonvolatile memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막을 형성하는 단계 후, 상기 제1 절연막, 상기 제2 절연막 및 상기 희생 절연막을 평탄화하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.And forming the second insulating film, and then planarizing the first insulating film, the second insulating film, and the sacrificial insulating film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 간섭 방지막을 형성하는 단계는, Forming the interference prevention film, 상기 희생 절연막이 제거된 부위가 매립되도록 상기 기판 상부의 단차면을 따라 상기 간섭 방지막용 도전막을 형성하는 단계; 및Forming a conductive film for the anti-interference film along the stepped surface of the substrate so that the portion from which the sacrificial insulating film is removed is buried; And 상기 간섭 방지막용 도전막을 식각하여 상기 제1 도전막의 양측벽과, 상기 희생 절연막이 제거된 부위가 매립되도록 상기 간섭 방지막용 도전막을 잔류시키는 단계Etching the conductive film for the anti-interference film to leave the conductive film for the anti-interference film so as to fill both side walls of the first conductive film and a portion from which the sacrificial insulating film has been removed 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a.
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