KR20090000512A - Phase mixer circuit and duty cycle correction circuit including the same - Google Patents
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Abstract
Description
도 1a 내지 도 1b는 종래 기술에 따른 위상 믹서 회로를 나타낸 회로도 및 파형도,1a to 1b is a circuit diagram and waveform diagram showing a phase mixer circuit according to the prior art,
도 2는 본 발명에 따른 위상 믹서 회로의 블록도,2 is a block diagram of a phase mixer circuit according to the present invention;
도 3은 도 2에 도시된 제어부의 일 실시예를 나타낸 상세 회로도,3 is a detailed circuit diagram illustrating an embodiment of a controller illustrated in FIG. 2;
도 4는 도 2에 도시된 위상 혼합부의 일 실시예를 나타낸 상세 회로도, 4 is a detailed circuit diagram illustrating an embodiment of the phase mixer shown in FIG. 2;
도 5는 종래 기술과 본 발명에 따른 위상 믹싱 신호를 나타낸 파형도,5 is a waveform diagram showing a phase mixing signal according to the prior art and the present invention;
도 6은 본 발명에 따른 위상 믹서 회로를 포함하는 듀티 싸이클 보정 회로의 블록도이다.6 is a block diagram of a duty cycle correction circuit including a phase mixer circuit in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100 : 제어부 110,120 : 제1,제2 제어부100:
200 : 위상 혼합부 210 : 제1 드라이버200: phase mixing unit 210: first driver
212 : 제1 디폴트 드라이버 211 : 제1 웨이트 튜닝 드라이버 212: first default driver 211: first weight tuning driver
211_1,211_2 : 제1 풀업부,제1 풀다운부 220 : 제2 드라이버211_1,211_2: First pull-up part, first pull-down part 220: Second driver
222 : 제2 디폴트 드라이버 221 : 제2 웨이트 튜닝 드라이버222: second default driver 221: second weight tuning driver
221_1 : 제2 풀업부 221_2 : 제2 풀다운부221_1: second pull-up part 221_2: second pull-down part
본 발명은 반도체 집적 회로에 관한 것으로, 위상 믹서 회로 및 이를 포함하는 듀티 싸이클 보정 회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and to a phase mixer circuit and a duty cycle correction circuit including the same.
PLL(Phase Locked Loop)이나 DLL(Delayed Locked Loop) 회로는, 외부 클럭 신호를 기준으로 하여, 내부에서 생성된 내부 클럭 신호의 위상과 외부 클럭의 위상을 비교하여 위상차를 줄이는 방향으로 내부 클럭 신호의 위상을 변화시킨다. 내부 클럭 신호의 위상을 변화시킬 여러 개의 기준 위상 신호들을 미리 생성시키고, 이 기준 위상 신호들 중 현재 외부클럭 신호와 가장 근사하게 접근할 수 있는 두개의 기준 위상 신호들을 선택하고, 이 선택된 두개의 기준 위상 신호들을 인터폴레이션(interpolation)하여 외부 신호와 위상이 일치하는 내부 클럭 신호를 생성시킨다.PLL (Phase Locked Loop) or DLL (Delayed Locked Loop) circuit is based on an external clock signal and compares the phase of internally generated internal clock signal with the external clock phase to reduce the phase difference. Change phase Generate several reference phase signals in advance that will change the phase of the internal clock signal, select two reference phase signals that most closely approximate the current external clock signal of the reference phase signals, and select the two selected reference signals. Phase signals are interpolated to generate an internal clock signal in phase with an external signal.
인터폴레이션은 위상이 서로 다른 두 신호를 각각 일정한 비율로 가중치(weight)를 주어 평균을 취하는 것을 의미하며, PLL 회로 또는 DLL 회로 내의 위상 믹서가 이러한 인터폴레이션 기능을 수행한다.Interpolation means that two signals having different phases are weighted at a constant ratio to take an average, and a phase mixer in a PLL circuit or a DLL circuit performs this interpolation function.
듀티 싸이클 보정 회로는 입력 클럭 신호를 처리하여 일정 듀티 계수(duty factor)를 갖는 새로운 클럭 신호를 생성한다. 듀티 계수는 어떤 클럭 신호에 대하여 논리 하이 상태의 펄스 폭이 가지는 시간을 클럭 신호의 주기로 나눈 값을 백분율(%)로 나타낸 값이다. 일반적으로 시스템에서 필요한 클럭은 듀티 계수 50%이지 만, 특정 회로에서는 다른 듀티 계수를 가지는 클럭 신호가 사용되기도 한다. 시스템의 정상적인 동작 보장을 위하여, 듀티 싸이클 보정 회로가 생성하는 새로운 클럭 신호의 듀티 계수는 일정해야 한다.The duty cycle correction circuit processes the input clock signal to generate a new clock signal having a constant duty factor. The duty factor is a value expressed as a percentage (%) of a clock signal divided by the period of the clock signal by the pulse width of the logic high state. Typically, the clock required by the system is 50% duty factor, but in some circuits clock signals with different duty factors may be used. To ensure normal operation of the system, the duty factor of the new clock signal generated by the duty cycle correction circuit must be constant.
일반적인 듀티 싸이클 보정 회로는 지연 동기 루프와 위상 믹서 회로를 포함한다. 지연 동기 루프는 입력 클럭 신호로부터 서로 다른 위상을 가지는 다수의 기준 클럭 신호들을 생성하고, 이에 따라 위상 믹서(합성) 회로는 상기 다수의 기준 클럭 신호들을 이용하여 듀티 계수 50%인 새로운 클럭 신호를 생성한다.Typical duty cycle correction circuits include delay locked loops and phase mixer circuits. The delay lock loop generates a plurality of reference clock signals having different phases from the input clock signal, so that the phase mixer circuit generates a new clock signal having a duty factor of 50% using the plurality of reference clock signals. do.
도 1은 종래 기술에 따른 위상 믹서 회로의 일 실시예를 나타낸 회로도이다. 1 is a circuit diagram showing an embodiment of a phase mixer circuit according to the prior art.
도 1에 도시한 위상 믹서 회로 및 그 파형도는 논문(A Portable Digital DLL for High_Speed CMOS Interface Circuit in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.34, NO.5,May 1999 참조)의 내용을 발췌한 것이다.The phase mixer circuit and its waveform diagram shown in FIG. 1 are taken from a paper (see A Portable Digital DLL for High_Speed CMOS Interface Circuit in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.34, NO.5, May 1999). will be.
도 1a에 도시한 위상 믹서 회로는 제1 드라이빙부(1), 제2 드라이빙부(2) 및 제3 드라이빙부(3)로 구성된다. 상기 제1 드라이빙부(1)는 상기 제1 위상 신호(InA)를 입력받아 상기 제1 위상 신호(InA)와 동일한 위상의 신호를 출력한다. 상기 제2 드라이빙부(2)는 상기 제1 위상 신호(InA)와 제2 위상 신호(InB)의 위상을 혼합한 신호를 출력한다. 상기 제3 드라이빙부(3)는 상기 제2 위상 신호(InB)를 입력받아 상기 제2 위상 신호(InB)와 동일한 위상의 신호를 출력한다.The phase mixer circuit shown in FIG. 1A includes a
도 1b는 제1,제2 위상 신호(InA,InB)에 따른 위상 믹싱 신호의 파형도이다. FIG. 1B is a waveform diagram of a phase mixing signal according to first and second phase signals InA and InB.
일반적으로 위상 믹싱 회로는 입력으로 들어오는 두 신호를 믹싱하여 두 신호의 위상차에서 정확하게 가운데 지점의 신호를 출력하기 위해 사용된다. 그러나, 도 1b와 같이, 위상 믹서 회로의 기생 저항과 캐패시턴스로 인해 정확하게 중간 지점의 신호를 출력하지 못하며 어느 한쪽으로 쏠리는 현상이 발생한다. In general, a phase mixing circuit is used to mix two signals coming into an input and output a signal at the center point exactly in the phase difference between the two signals. However, as shown in FIG. 1B, the parasitic resistance and capacitance of the phase mixer circuit do not output the signal at the intermediate point accurately, and the phenomenon occurs in one side.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 위상의 레졀루션(resolution) 특성을 개선한 위상 믹서 회로 및 이를 포함하는 듀티 싸이클 보정 회로를 제공하는데 목적이 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a phase mixer circuit having an improved resolution characteristic of a phase and a duty cycle correction circuit including the same.
상술한 기술적 과제를 달성하기 위한 본 발명의 위상 믹서 회로는 제1 위상 신호와 제2 위상 신호의 위상차를 감지하여 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 따라 상기 제1 위상 신호와 상기 제2 위상 신호를 입력받아 위상 믹싱 신호를 출력하는 위상 혼합부를 포함한다.According to an aspect of the present invention, a phase mixer circuit includes: a controller configured to detect a phase difference between a first phase signal and a second phase signal and output a control signal; And a phase mixing unit configured to receive the first phase signal and the second phase signal according to the control signal and output a phase mixing signal.
본 발명에 따른 위상 믹서 회로를 포함하는 듀티 싸이클 보정 회로는 클럭 신호를 입력 받아 디엘엘 클럭 신호를 생성하는 디엘엘부; 상기 클럭 신호와 상기 디엘엘 클럭 신호의 위상차를 감지하여 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 따라 상기 클럭 신호와 상기 디엘엘 클럭 신호를 입력받아 보정 클럭 신호를 출력하는 위상 혼합부를 포함한다.A duty cycle correction circuit including a phase mixer circuit according to the present invention includes a DL unit for receiving a clock signal and generating a DL clock signal; A controller for detecting a phase difference between the clock signal and the DL clock signal and outputting a control signal; And a phase mixer which receives the clock signal and the DL clock signal according to the control signal and outputs a corrected clock signal.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2는 본 발명에 따른 위상 믹서 회로의 블록도이다.2 is a block diagram of a phase mixer circuit according to the present invention.
본 발명에 따른 위상 믹서 회로는 제어부(100) 및 위상 혼합부(200)를 포함 한다.The phase mixer circuit according to the present invention includes a
상기 제어부(100)는 제1 위상 신호(In1)와 제2 위상 신호(In2)의 위상차를 감지하여 제어 신호(en)를 출력한다. 상기 제어부(100)는 상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)의 위상차에 따라 다른 레벨의 제어 신호(en)를 출력하는 위상 감지 회로에 의해 구현할 수 있다. 예를 들면, 도 3에 도시한 것과 같이, 플립플롭을 사용하여 구현할 수 있는데, 이렇게 구현하는 경우 본 발명은 상기 제1 위상 신호(In1) 및 상기 제2 위상 신호(In2)의 라이징 시점과 폴링 시점마다 각각의 위상차를 감지하여 상기 제어 신호(en)로 상기 제1 제어 신호(en_dn)와 상기 제2 제어 신호(en_up)를 출력한다. 즉, 상기 제어부(100)는 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 라이징 시점에서의 위상은 빠르나 폴링 시점에서의 위상이 느린 경우를 고려한 것이다.The
상기 위상 혼합부(200)는 상기 제어 신호(en)에 따라 상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)를 입력받아 위상 믹싱 신호(mix_drv)를 출력한다. 상기 위상 혼합부(200)는 예를 들면, 상기 제어 신호(en)에 의해 제어 되는 위상 믹서 회로에 의해 구현할 수 있다. The
상기 위상 혼합부(200)는 제1 드라이버(210) 및 제2 드라이버(220)로 구성할 수 있다.The
상기 제1 드라이버(210)는 상기 제어 신호(en)에 따라 상기 제1 위상 신호(In1)를 입력받아 공통 노드(n1)에 제1 드라이빙 신호(drv1)를 출력한다. The
상기 제1 드라이버(210)는 제1 디폴트 드라이버(212) 및 제1 웨이트 튜닝 드 라이버(211)로 구성할 수 있다.The
상기 제1 디폴트 드라이버(212)는 상기 제1 위상 신호(In1)를 입력받아 드라이빙하여 상기 공통 노드(n1)에 제1 디폴트 드라이빙 신호(df_var1)를 출력한다. 상기 제1 디폴트 드라이버(212)는 일반적인 위상 믹서 회로 중 상기 제1 위상 신호(In1)를 입력 받아 구동하는 회로로 구현할 수 있다.The
상기 제1 웨이트 튜닝 드라이버(211)는 상기 제어 신호(en)에 따라 상기 제1 위상 신호(In1)를 드라이빙하여 상기 공통 노드(n1)에 제1 가변 드라이빙 신호(var_drv1)를 출력한다. 상기 제1 웨이트 튜닝 드라이버(211)는 상기 제어 신호(en)를 입력받아 구동되는 점에 차이가 있으며, 일반적인 위상 믹서 회로 중 상기 제1 위상 신호(In1)를 입력받아 구동하는 회로로 구현할 수 있다.The first
따라서, 상기 제어 신호(en)의 레벨에 따라 상기 제1 위상 신호(In1)를 드라이빙하기 위해 상기 제1 디폴트 드라이버(212) 및 상기 제1 웨이트 튜닝 드라이버(211)를 구동시키거나 상기 제1 디폴트 드라이버(212)만을 구동시킴으로써, 상기 제1 위상 신호(In1)의 드라이빙 정도를 달리한다.Therefore, the
상기 제2 드라이버(220)는 상기 제어 신호(en)에 따라 상기 제2 위상 신호(In2)를 입력받아 상기 공통 노드(n1)에 제2 드라이빙 신호(drv2)를 출력한다. The
상기 제2 드라이버(220)는 제2 디폴트 드라이버(222) 및 제2 웨이트 튜닝 드라이버(221)로 구성할 수 있다.The
상기 제2 디폴트 드라이버(222)는 상기 제2 위상 신호(In2)를 입력받아 드라이빙하여 상기 공통 노드(n1)에 제2 디폴트 드라이빙 신호(df_var2)를 출력한다.The
상기 제2 디폴트 드라이버(222)는 일반적인 위상 믹서 회로 중 상기 제2 위상 신호(In2)를 입력 받아 구동하는 회로로 구현할 수 있다.The
상기 제2 웨이트 튜닝 드라이버(221)는 상기 제어 신호(en)에 따라 상기 제2 위상 신호(In2)를 입력받아 드라이빙하여 제2 가변 드라이빙 신호(var_drv2)를 출력한다. 상기 제2 웨이트 튜닝 드라이버(221)는 상기 제어 신호(en)를 입력받아 구동되는 점에 차이가 있으며, 일반적인 위상 믹서 회로 중 상기 제2 위상 신호(In2)를 입력받아 구동하는 회로로 구현할 수 있다.The second
따라서, 상기 제어 신호(en)의 레벨에 따라 상기 제2 위상 신호(In2)를 드라이빙하기 위해 상기 제2 디폴트 드라이버(222) 및 상기 제2 웨이트 튜닝 드라이버(221)가 구동되거나 상기 제2 디폴트 드라이버(222)만이 구동됨으로써, 상기 제2 위상 신호(In2)를 드라이빙하는 정도를 달리한다.Accordingly, the
본 발명은 상기 제어부(100)에 의해 상기 제1 위상 신호(In1) 및 상기 제2 위상 신호(In2) 중 위상이 빠른 신호를 감지하고, 상기 위상 혼합부(200)에 의해 두 신호 중 위상이 빠른 신호가 입력되는 드라이버를 더 구동시키는 것이다. 따라서, 본 발명은 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 빠르면, 상기 제1 위상 신호(In1)가 입력되는 상기 제1 웨이트 튜닝 드라이버(211)를 추가로 구동되고, 상기 제2 위상 신호(In2)가 상기 제1 위상 신호(In1)에 비해 빠르면 상기 제2 위상 신호(In2)가 입력되는 상기 제2 웨이트 튜닝 드라이버(221)를 추가로 구동되어 종래 기술에 따른 위상 믹서 회로에서 발생하던 위상의 쏠리는 문제를 해결한다.According to an exemplary embodiment of the present invention, the
도 3은 도 2에 도시된 상기 제어부(100)의 상세 회로도이다.3 is a detailed circuit diagram of the
상기 제어부(100)는 제1 제어부(110) 및 제2 제어부(120)로 구현할 수 있다.The
상기 제1 제어부(110)는 상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)의 라이징 시점의 위상차를 감지하여 상기 제1 제어 신호(en_dn)를 출력한다. 예를 들면, 도 5a에 도시한 것과 같이, 라이징 시점에서 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 위상이 앞서는 경우 상기 제1 제어 신호(en_dn)는 하이 레벨을 출력하고, 그와 반대로 도 5c에 도시한 것과 같이 상기 제2 위상 신호(In2)가 상기 제1 위상 신호(In1)에 비해 위상이 앞서는 경우 상기 제1 제어 신호(en_dn)는 로우 레벨을 출력한다.The
상기 제2 제어부(120)는 상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)의 폴링 시점의 위상차를 감지하여 제2 제어 신호(en_up)를 출력한다. 예를 들면, 도 5b에 도시한 것과 같이, 폴링 시점에서 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 위상이 앞서는 경우 상기 제2 제어 신호(en_up)는 하이 레벨을 출력하고, 그와 반대로 도 5d에 도시한 것과 같이, 상기 제2 위상 신호(In2)가 상기 제1 위상 신호(In1)에 비해 위상이 앞서는 경우 상기 제2 제어 신호(en_up)는 로우 레벨을 출력한다.The
상기 제1 제어부(110)는 상기 제1 위상 신호(In1)를 입력 받아 상기 제2 위상 신호(In2)에 동기되어 상기 제1 제어 신호(en_dn)를 출력하는 제1 플립플롭(FF1)으로 구현할 수 있으며, 상기 제2 제어부(120)는 상기 제1 위상 신호(In1)를 입력 받아 상기 제2 위상 신호(In2)에 동기되어 상기 제2 제어 신호(en_up)를 출력하는 제2 플립플롭(FF2)을 포함하여 구현할 수 있다.The
상기 제2 제어부(120)는 도 3에 도시한 것과 같이, 제1 인버터(IV1)(버블로 표시됨),제2 인버터(IV2)(버블로 표시됨) 및 제2 플립플롭(FF2)으로 구성할 수 있다. 상기 제1 인버터(IV1)는 상기 제1 위상 신호(In1)를 반전시킨다. 상기 제2 인버터(IV2)는 상기 제2 위상 신호(In2)를 반전시킨다. 상기 제2 플립플롭(FF2)은 상기 제1 인버터(IV1)의 출력을 입력 받아 상기 제2 인버터(IV2)의 출력에 동기되어 상기 제2 제어 신호(en_up)를 출력한다.As shown in FIG. 3, the
도 2에 도시된 상기 제어부(100)의 동작을 설명하면 다음과 같다.Referring to the operation of the
상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)의 라이징시, 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 위상이 빠른 경우, 상기 제1 위상 신호(In1)의 라이징 시점에서 상기 제2 위상 신호(In2)는 로우 레벨이고, 상기 제2 위상 신호(In2)의 라이징 시점에서는 상기 제1 위상 신호(In1)는 하이 레벨을 유지하고 있으므로, 상기 제1 플립플롭(FF1)이 구동하여 상기 제1 제어 신호(en_dn)는 하이 레벨이 된다. 그와 반대로, 라이징 시점에서 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 느린 경우, 상기 제2 위상 신호(In2)의 라이징 시점에서 상기 제1 위상 신호(In1)는 로우 레벨이므로 상기 제1 플립플롭(FF1)이 구동하여 상기 제1 제어 신호(en_dn)는 로우 레벨이 된다.When the first phase signal In1 and the second phase signal In2 rise, when the first phase signal In1 has a faster phase than the second phase signal In2, the first phase signal The second phase signal In2 is at the low level at the rising point of In1 and the first phase signal In1 is at the high level at the rising point of the second phase signal In2. One flip-flop FF1 is driven so that the first control signal en_dn is at a high level. On the contrary, when the first phase signal In1 is slower than the second phase signal In2 at the rising time, the first phase signal In1 is at the rising time of the second phase signal In2. Since the first flip-flop FF1 is driven at the low level, the first control signal en_dn is at the low level.
또한, 상기 제1 위상 신호(In1)와 상기 제2 위상 신호(In2)의 폴링시, 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 위상이 빠른 경우, 상기 제1 위상 신호(In1)의 폴링 시점에서 상기 제2 위상 신호(In2)는 로우 레벨이고, 상 기 제2 위상 신호(In2)의 폴링 시점에서는 상기 제1 위상 신호(In1)는 하이 레벨을 유지하고 있으므로, 상기 제1 플립플롭(FF1)이 구동하여 상기 제1 제어 신호(en_dn)는 하이 레벨이 된다. 그와 반대로, 폴링 시점에서 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 느린 경우, 상기 제2 위상 신호(In2)의 라이징 시점에서 상기 제1 위상 신호(In1)는 로우 레벨이므로 상기 제1 플립플롭(FF1)이 구동하여 상기 제1 제어 신호(en_dn)는 로우 레벨이 된다.Further, when the first phase signal In1 and the second phase signal In2 are polled, when the first phase signal In1 has a faster phase than the second phase signal In2, the first phase signal In1 is polled. Since the second phase signal In2 is at a low level at the polling time of the phase signal In1, the first phase signal In1 is at a high level at the polling time of the second phase signal In2. The first flip-flop FF1 is driven so that the first control signal en_dn is at a high level. On the contrary, when the first phase signal In1 is slower than the second phase signal In2 at the polling time, the first phase signal In1 is at the rising time of the second phase signal In2. Since the first flip-flop FF1 is driven at the low level, the first control signal en_dn is at the low level.
도 4는 도 2에 도시된 상기 위상 혼합부(200)의 상세 회로도이다.FIG. 4 is a detailed circuit diagram of the
상기 제1 디폴트 드라이버(212)는 제1 디폴트 풀다운부(212_2) 및 제1 디폴트 풀업부(212_1)로 구현될 수 있다. 상기 제1 디폴트 풀업부(212_1)는 제1,제2 피모스 트랜지스터(P1,P2)로 구현될 수 있으며, 상기 제1 디폴트 풀다운부(212_2)는 제1,제2 엔모스 트랜지스터(N1,N2)로 구현될 수 있다.The
상기 제1 웨이트 튜닝 드라이버(211)는 제1 풀다운부(211_2) 및 제1 풀업부(211_1)를 포함한다. 상기 제1 풀다운부(211_2)는 상기 제1 제어 신호(en_dn)에 따라 상기 제1 위상 신호(In1)를 풀다운시켜 상기 공통 노드(n1)에 제1 풀다운 신호(pd1)를 출력한다. 상기 제1 풀업부(211_1)는 상기 제2 제어 신호(en_up)에 따라 상기 제1 위상 신호(In1)를 풀업시켜 상기 공통 노드(n1)에 제1 풀업 신호(pu1)를 출력한다. 이로써, 상기 공통 노드(n1)에서, 상기 제1 웨이트 튜닝 드라이버(211)는 상기 제1 가변 드라이빙 신호(var_drv1)를 출력한다. The first
상기 제1 풀다운부(211_2)는 제3,제4 엔모스 트랜지스터(N3,N4)로 구현할 수 있다. 상기 제3 엔모스 트랜지스터(N3)는 게이트에 제1 제어 신호(en_dn)를 입력받 고 드레인이 상기 공통 노드(n1)에 연결되고 소스에 상기 제4 엔모스 트랜지스터(N4)의 드레인에 연결된다. 상기 제4 엔모스 트랜지스터(N4)는 게이트에 상기 제1 위상 신호(In1)를 입력받고 소스에 접지 전압을 입력받으며 드레인이 상기 제3 엔모스 트랜지스터(N3)의 소스에 연결된다.The first pull-down unit 211_2 may be implemented as third and fourth NMOS transistors N3 and N4. The third NMOS transistor N3 receives a first control signal en_dn at a gate thereof, a drain thereof is connected to the common node n1, and a source thereof is connected to a drain of the fourth NMOS transistor N4. . The fourth NMOS transistor N4 receives the first phase signal In1 at a gate, a ground voltage at a source thereof, and a drain thereof is connected to a source of the third NMOS transistor N3.
상기 제1 풀업부(211_1)는 제3,제4 피모스 트랜지스터(P3,P4)로 구현할 수 있다. 상기 제3 피모스 트랜지스터(P3)는 게이트에 상기 제1 위상 신호(In1)를 입력받고 소스에 공급 전압을 입력받으며 드레인이 상기 제4 피모스 트랜지스터(P4)의 소스에 연결된다. 상기 제4 피모스 트랜지스터(P4)는 게이트에 제2 제어 신호(en_up)의 반전 신호를 입력받고 드레인이 상기 공통 노드(n1)에 연결되고 소스에 상기 제3 피모스 트랜지스터(P3)의 드레인에 연결된다.The first pull-up unit 211_1 may be implemented by third and fourth PMOS transistors P3 and P4. The third PMOS transistor P3 receives the first phase signal In1 at a gate thereof, receives a supply voltage at a source thereof, and a drain thereof is connected to a source of the fourth PMOS transistor P4. The fourth PMOS transistor P4 receives an inverted signal of the second control signal en_up at a gate thereof, a drain thereof is connected to the common node n1, and a source of the third PMOS transistor P3 at a drain thereof. Connected.
상기 제2 디폴트 드라이버(222)는 제2 디폴트 풀다운부(222_2) 및 제2 디폴트 풀업부(222_1)로 구성될 수 있다. 상기 제2 디폴트 풀업부(222_1)는 제5,제6 피모스 트랜지스터(P5,P6)로 구현할 수 있으며, 상기 제2 디폴트 풀다운부(222_2)는 제5,제6 엔모스 트랜지스터(N5,N6)로 구현할 수 있다.The
상기 제2 웨이트 튜닝 드라이버(221)는 제2 풀다운부(221_2) 및 제2 풀업부(221_1)를 포함한다. 상기 제2 풀다운부(221_2)는 상기 제1 제어 신호(en_dn)에 따라 상기 제2 위상 신호(In2)를 풀다운시켜 제2 풀다운 신호(pd2)를 출력한다. 상기 제2 풀업부(221_1)는 상기 제2 제어 신호(en_up)에 따라 상기 제2 위상 신호(In2)를 풀업시켜 제2 풀업 신호(pu2)를 출력한다. 이로써, 상기 제2 웨이트 튜닝 드라이버(221)는 상기 공통 노드(n1)에서 상기 제2 가변 드라이빙 신 호(var_drv2)를 출력한다.The second
상기 제2 풀업부(221_1)는 제7,제8 피모스 트랜지스터(P7,P8)로 구현할 수 있다. 상기 제7 피모스 트랜지스터(P7)는 게이트에 상기 제2 위상 신호(In2)를 입력받고 소스에 공급 전압을 입력받으며 드레인이 상기 제8 피모스 트랜지스터(P8)의 소스에 연결된다. 상기 제8 피모스 트랜지스(P8)터는 게이트에 제2 제어 신호(en_up)를 입력받고 드레인이 상기 공통 노드(n1)에 연결되고 소스에 상기 제7 피모스 트랜지스터(P7)의 드레인에 연결된다.The second pull-up unit 221_1 may be implemented as seventh and eighth PMOS transistors P7 and P8. The seventh PMOS transistor P7 receives the second phase signal In2 at a gate thereof, receives a supply voltage at a source thereof, and a drain thereof is connected to a source of the eighth PMOS transistor P8. The eighth PMOS transistor P8 receives a second control signal en_up at a gate thereof, and a drain thereof is connected to the common node n1 and a source thereof is connected to the drain of the seventh PMOS transistor P7. .
상기 제2 풀다운부(221_2)는 제7,제8 엔모스 트랜지스터(N7,N8)로 구현할 수 있다. 상기 제7 엔모스 트랜지스터(N7)는 게이트에 제1 제어 신호(en_dn)의 반전 신호를 입력받고 드레인이 상기 공통 노드(n1)에 연결되고 소스에 상기 제8 엔모스 트랜지스터(N8)의 드레인에 연결된다. 상기 제8 엔모스 트랜지스터(N8)는 게이트에 상기 제2 위상 신호(In2)를 입력받고 소스에 접지 전압을 입력받으며 드레인이 상기 제7 엔모스 트랜지스터(N7)의 소스에 연결된다.The second pull-down unit 221_2 may be implemented by seventh and eighth NMOS transistors N7 and N8. The seventh NMOS transistor N7 receives an inverted signal of the first control signal en_dn at a gate thereof, and a drain thereof is connected to the common node n1 and a drain of the eighth NMOS transistor N8 at a source thereof. Connected. The eighth NMOS transistor N8 receives the second phase signal In2 at a gate, a ground voltage at a source thereof, and a drain thereof is connected to a source of the seventh NMOS transistor N7.
종래 기술에 따른 위상의 쏠림 현상을 개선하기 위해, 일단 상기 제어부(100)에 의해 위상이 앞서는 신호를 감지하였다면, 위상이 앞서는 신호를 구동하는 드라이버(210 또는 220)에 일정한 웨이트를 부가하기 위해 상기 제1,제2 디폴트 드라이버(212,222)와 상기 제1,제2 웨이트 튜닝 드라이버(211,221)를 구성하는 트랜지스터들의 크기를 조절하는 것이다. In order to improve the tilting of the phase according to the related art, once the signal having the phase is advanced by the
예를 들면, 도시하지 않았지만, 상기 제1,제2 디폴트 드라이버(212,222)를 구성하는 제1,제2,제5,제6 피모스 트랜지스터(P1,P2,P5,P6)의 게이트 폭은 4Wp로 구현하고, 제1,제2,제5,제6 엔모스 트랜지스터(N1,N2,N5,N6)의 게이트 폭은 2Wn로 구현한다. 또한, 상기 제1,제2 웨이트 튜닝 드라이버(211,221)를 구성하는 제3,제4,제7,제8 피모스 트랜지스터(P3,P4,P7,P8)의 게이트 폭은 2Wp로 구현하며, 상기 제3,제4,제7,제8 엔모스 트랜지스터(N3,N4,N7,N8)의 게이트 폭은 Wn로 구현한다. 그 결과, 상기 제1 드라이버(210)와 상기 제2 드라이버(220)의 구동 능력은 6:4 또는 4:6이 되고, 도 5에 도시된 것과 같이, 본 발명에 따른 위상 믹서 회로는 위상의 쏠리는 점을 보완한 상기 위상 믹싱 신호(mix_drv)를 출력할 수 있다. 이 비율은 위상 믹서 회로에서 위상의 쏠리는 특성에 따라 다르게 구현할 수 있다.For example, although not shown, the gate widths of the first, second, fifth, and sixth PMOS transistors P1, P2, P5, and P6 constituting the first and
즉, 상기 제1 풀업부(211_1)와 상기 제2 풀업부(221_1)를 구성하는 피모스 트랜지스터의 크기가 같은 비율이 되도록 구현할 수 있고, 상기 제1 풀다운부(211_2)와 상기 제2 풀다운부(221_2)를 구성하는 엔모스 트랜지스터의 크기가 같은 비율이 되도록 구현할 수 있다.That is, the PMOS transistors constituting the first pull-up unit 211_1 and the second pull-up unit 221_1 may be implemented to have the same ratio, and the first pull-down unit 211_2 and the second pull-down unit may be implemented. The NMOS transistors 221_2 may be implemented to have the same ratio.
도 5는 종래 기술과 본 발명에 따른 위상 믹싱 신호를 나타낸 파형도를 나타낸다.Figure 5 shows a waveform diagram showing a phase mixing signal according to the prior art and the present invention.
도 5a 내지 도 5d의 각각의 (a)도는 종래 기술에 따른 위상 믹서 회로의 상기 제1,제2 위상 신호(In1,In2) 및 위상 믹싱 신호(mix_drv_old)를 나타내며, 각각의 (b)도는 본 발명에 따른 위상 믹서 회로의 상기 제1,제2 위상 신호(In1,In2) 및 위상 믹싱 신호(mix_drv_new)를 나타낸다.5A to 5D show the first and second phase signals In1 and In2 and the phase mixing signal mix_drv_old of the phase mixer circuit according to the prior art, respectively. The first and second phase signals In1 and In2 and the phase mixing signal mix_drv_new of the phase mixer circuit according to the present invention are shown.
도 5a 및 도 5b는 라이징 및 폴링 시점에서 상기 제1 위상 신호(In1)가 상기 제2 위상 신호(In2)에 비해 위상이 빠른 경우의 종래 기술 및 본 발명에 따른 위상 믹싱 신호(mix_drv_old,mix_drv_new)를 나타내며, (a)도와 같이, 종래 기술에 따르면 상기 위상 믹싱 신호(mix_drv_old)의 위상이 쏠리는 것을 나타내며, (b)도는 상기 제1 제어 신호(en_dn) 및 상기 제2 제어 신호(en_up)가 각각 하이 레벨을 입력받은 결과 본 발명에 따른 상기 위상 믹싱 신호(mix_drv_new)를 나타낸다. 5A and 5B illustrate phase mixing signals (mix_drv_old and mix_drv_new) according to the related art and the present invention when the first phase signal In1 has a faster phase than the second phase signal In2 at the time of rising and falling. According to the prior art, as shown in (a), the phase of the phase mixing signal mix_drv_old is inclined, and (b) shows that the first control signal en_dn and the second control signal en_up are respectively. As a result of receiving the high level, the phase mixing signal mix_drv_new according to the present invention is shown.
도 5c 및 도 5d는 라이징 및 폴링 시점에서 상기 제2 위상 신호(In2)가 상기 제1 위상 신호(In1)에 비해 위상이 빠른 경우의 종래 기술 및 본 발명에 따른 위상 믹싱 신호(mix_drv_old,mix_drv_new)를 나타내며, (a)도와 같이, 종래 기술에 따르면 상기 위상 믹싱 신호(mix_drv_old)의 위상이 쏠리는 것을 나타내며, (b)도는 상기 제2 제어 신호(en_up) 및 상기 제1 제어 신호(en_dn)가 각각 로우 레벨을 입력받은 결과 본 발명에 따른 상기 위상 믹싱 신호(mix_drv_new)를 나타낸다. 5C and 5D illustrate phase mixing signals (mix_drv_old and mix_drv_new) according to the prior art and the present invention when the second phase signal In2 has a faster phase than the first phase signal In1 at the time of rising and falling. According to the prior art, as shown in (a), the phase of the phase mixing signal mix_drv_old is inclined, and (b) shows that the second control signal en_up and the first control signal en_dn are respectively. As a result of receiving the low level, the phase mixing signal mix_drv_new according to the present invention is shown.
도 6은 본 발명에 따른 위상 믹서 회로를 포함하는 듀티 싸이클 보정 회로를 나타낸 블록도이다.6 is a block diagram illustrating a duty cycle correction circuit including a phase mixer circuit according to the present invention.
도시한 것과 같이, 도 6에 도시된 듀티 싸이클 보정 회로는 디엘엘부(2000), 제어부(100) 및 위상 혼합부(200)를 포함한다.As illustrated, the duty cycle correction circuit illustrated in FIG. 6 includes a
상기 디엘엘부(2000)는 클럭 신호(CLK)를 입력받아 디엘엘 클럭 신호(DLLCLK)를 생성한다. 상기 디엘엘부(2000)는 일반적인 디엘엘 회로에 의해 구현할 수 있다.The
상기 제어부(100)는 상기 클럭 신호(CLK)와 상기 디엘엘 클럭 신호(DLLCLK)의 위상차를 감지하여 제어 신호(en)를 출력한다.The
상기 위상 혼합부(200)는 상기 제어 신호(en)에 따라 상기 클럭 신호(CLK)와 상기 디엘엘 클럭 신호(DLLCLK)를 입력받아 보정 클럭 신호(mix_drv)를 출력한다.The
상기 제어부(100) 및 상기 위상 혼합부(200)의 상세 구성은 도 2 내지 도 5를 참조하여 설명한 것과 같으며 이하 생략한다.Detailed configurations of the
도 6과 같이 위상 믹서 회로를 포함하는 듀티 싸이클 보정 회로에서, 상기 위상 믹서 회로에서 정밀한 위상 믹싱 신호를 출력하기 때문에, 그 결과 상기 듀티 싸이클 보정 회로에서 정확한 듀티비를 갖는 신호를 출력할 수 있다.In the duty cycle correction circuit including the phase mixer circuit as shown in FIG. 6, since the phase mixer circuit outputs a precise phase mixing signal, the duty cycle correction circuit can output a signal having an accurate duty ratio.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
본 발명에 따른 위상 믹서 회로 및 이를 포함하는 듀티 싸이클 보정 회로는 위상의 레졀루션 특성을 개선하여 보다 정밀한 위상의 신호를 공급하는 효과가 있다.The phase mixer circuit and the duty cycle correction circuit including the same according to the present invention have an effect of supplying a signal having a more precise phase by improving a phase resolving characteristic.
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