KR20080109300A - Thin film transistor array and fabricating method thereof - Google Patents

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Abstract

A thin film transistor of an array and a manufacturing method thereof are provided to prevent a second conductive pattern from being etched by forming a dummy pattern which is piled with the second conductive pattern. A first conductive pattern includes a gate electrode(32a) of TFT which is connected to a gate line(32). A gate insulating layer(33) covers the first conductive pattern. A data line(34) is intersecting with the gate line and is formed on the gate insulating layer. A second conductive pattern includes a source electrode(34a) which is connected to the data line, and a drain electrode(34b) which is separated from a source electrode. A protective film covers the second conductive pattern. A dummy pattern(39) is formed in order to cover data line and source electrode.

Description

박막 트랜지스터 어레이와 그 제조 방법{Thin Film Transistor array and Fabricating method thereof}Thin Film Transistor Array and Fabrication Method

도 1은 종래 액정표시장치의 일례를 나타내는 도면.1 is a view showing an example of a conventional liquid crystal display device.

도 2a 내지 도 2c는 데이터 라인 형성 후 후속 공정의 일부를 단계적으로 나타내는 단면도.2A-2C are cross-sectional views that illustrate stages of a subsequent process after data line formation.

도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이를 나타내는 평면도.3 is a plan view illustrating a thin film transistor array according to an exemplary embodiment of the present invention.

도 4는 도 3에 도시된 선 "I-I'"를 따라 절취하여 나타내는 단면도.4 is a cross-sectional view taken along the line "I-I '" shown in FIG.

도 5a 내지 도 5c는 제3 도전 패턴의 형성과정을 단계적으로 나타내는 도면.5A through 5C are diagrams illustrating a process of forming a third conductive pattern step by step.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

TFT : 박막 트랜지스터 32 : 게이트 라인TFT: thin film transistor 32: gate line

32a : 게이트 전극 36 : 공통 라인32a: gate electrode 36: common line

36a : 공통 라인 수평부 36b, 36c : 공통 라인 수직부36a: common line horizontal portion 36b, 36c: common line vertical portion

33 : 게이트 절연막 34 : 데이터 라인33 gate insulating film 34 data line

34a : 소스 전극 34b : 드레인 전극34a: source electrode 34b: drain electrode

45 : 반도체 패턴 43 : 활성층45 semiconductor pattern 43 active layer

44 : 오믹 접촉층 35 : 보호막44: ohmic contact layer 35: protective film

30 : 제1 접촉홀 40 : 제2 접촉홀30: first contact hole 40: second contact hole

38 : 화소 전극 38a : 화소 전극 핑거부38 pixel electrode 38a pixel electrode finger portion

38b : 화소 전극 연결부 42 : 공통 전극38b: pixel electrode connection portion 42: common electrode

42a : 공통 전극 핑거부 42b : 공통 전극 연결부42a: common electrode finger portion 42b: common electrode connection portion

본 발명은 액정표시장치의 박막 트랜지스터 어레이와 그 제조방법에 관한 것이다. 특히 본 발명은 식각액으로부터 데이터 라인을 포함한 제2 도전 패턴이 손상되는 것을 방지한 박막 트랜지스터 어레이와 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array of a liquid crystal display device and a method of manufacturing the same. In particular, the present invention relates to a thin film transistor array and a method of manufacturing the same, wherein the second conductive pattern including the data lines is not damaged from the etching solution.

액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel (hereinafter referred to as a liquid crystal panel) for displaying an image through a liquid crystal cell matrix, and a driving circuit for driving the liquid crystal panel.

도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 어레이(10)와 박막 트랜지스터 어레이(20)로 구성된다.Referring to FIG. 1, a conventional liquid crystal panel includes a color filter array 10 and a thin film transistor array 20 bonded together with a liquid crystal 24 interposed therebetween.

칼라 필터 어레이(10)는 상부 기판(2) 상에 순차적으로 형성된 블랙 매트릭 스(4), 칼라 필터(6) 및 공통 전극(8)을 포함한다. 블랙 매트릭스(4)는 상부 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.The color filter array 10 includes a black matrix 4, a color filter 6, and a common electrode 8 sequentially formed on the upper substrate 2. The black matrix 4 is formed in a matrix form on the upper substrate 2. This black matrix 4 divides the area of the upper substrate 2 into a plurality of cell areas in which the color filter 6 is to be formed, and prevents light interference and external light reflection between adjacent cells. The color filter 6 is formed to be divided into red (R), green (G), and blue (B) in the cell region divided by the black matrix (4) to transmit red, green, and blue light, respectively. The common electrode 8 supplies a common voltage Vcom which is a reference when driving the liquid crystal 24 to the transparent conductive layer coated on the color filter 6. In addition, an overcoat layer (not shown) may be further formed between the color filter 6 and the common electrode 8 to planarize the color filter 6.

박막 트랜지스터 어레인(20)는 하부 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 포함한다. 박막 트랜지스터(18)는 게이트 라인(14)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.The thin film transistor array 20 includes the thin film transistor 18 and the pixel electrode 22 formed in each cell region defined by the intersection of the gate line 14 and the data line 16 on the lower substrate 12. The thin film transistor 18 supplies the data signal from the data line 16 to the pixel electrode 22 in response to the gate signal from the gate line 14. The pixel electrode 22 supplies a data signal from the thin film transistor 18 to drive the liquid crystal 24.

유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.The liquid crystal 24 having dielectric anisotropy is rotated according to the electric field formed by the data signal of the pixel electrode 22 and the common voltage Vcom of the common electrode 8 to adjust the light transmittance so that gray scales are realized.

그리고, 액정 패널은 액정(24)의 초기 배향을 위한 배향막과, 컬러 필터 어레이(10)와 박막 트랜지스터 어레이(20) 사이의 셀갭을 일정하게 유지하기 위한 스 페이서(미도시)를 추가로 구비한다.The liquid crystal panel further includes an alignment layer for initial alignment of the liquid crystal 24 and a spacer (not shown) for maintaining a constant cell gap between the color filter array 10 and the thin film transistor array 20. do.

공통 전극(8)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동 방식에서 도 1에서 상술한 바와 같이 상부 기판(2) 상에 형성되지만, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극(22)과 함께 하부 기판(12) 상에 형성되기도 한다.The common electrode 8 is formed on the upper substrate 2 as described above with reference to FIG. 1 in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, but is in an in plane switching (IPS) mode. And on the lower substrate 12 together with the pixel electrode 22 in a horizontal electric field driving method such as FFS (Fringe Field Switching) mode.

이러한 액정 패널의 박막 트랜지스터 어레이(20)는 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.The thin film transistor array 20 of the liquid crystal panel is formed using a plurality of mask processes. One mask process includes a number of processes, such as a thin film deposition (coating) process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, an inspection process, and the like.

게이트 라인(14), 데이터 라인(16) 및 화소 전극(22) 등을 포함하는 도전 패턴은 도전층을 증착한 후 그 도전층을 식각액(etchant)을 이용한 식각 공정으로 식각함으로써 형성된다. 특히, 데이터 라인(16)은 저저항 배선을 위하여 비저항이 낮은 구리(Cu)를 도전층으로 형성될 수 있다. 그러나 구리(Cu)는 내화학성 및 내식성이 약하므로 후속 공정에 이용되는 식각액(etchant)으로부터 손상되기 쉽다.The conductive pattern including the gate line 14, the data line 16, the pixel electrode 22, and the like is formed by depositing a conductive layer and then etching the conductive layer by an etching process using an etchant. In particular, the data line 16 may be formed of copper (Cu) having a low specific resistance as a conductive layer for low resistance wiring. However, copper (Cu) is weak in chemical resistance and corrosion resistance and therefore susceptible to damage from an etchant used in subsequent processes.

도 2a 내지 도 2c는 데이터 라인(16) 형성 후 이어지는 화소 전극(22) 형성과정을 단계적으로 나타내는 도면이다.2A through 2C are diagrams illustrating the process of forming the pixel electrode 22 subsequent to the formation of the data line 16.

도 2a를 참조하면, 하부 기판(12) 위에 형성된 게이트 절연막(11) 상에 마스크 공정으로 데이터 라인(16)이 형성된다. 데이터 라인(16) 하부에는 제조 공정상 특징으로 반도체 패턴(13)이 중첩될 수 있다. 이러한 데이터 라인(16)은 보호 막(15)으로 덮힌다. 보호막(15) 상에는 화소 전극을 형성하기 위한 도전층(25)이 증착된다. 도전층(25) 상에는 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴(27)이 형성된다.Referring to FIG. 2A, a data line 16 is formed on the gate insulating layer 11 formed on the lower substrate 12 by a mask process. The semiconductor pattern 13 may overlap the data line 16 under the manufacturing process. This data line 16 is covered with a protective film 15. On the protective film 15, a conductive layer 25 for forming a pixel electrode is deposited. The photoresist pattern 27 is formed on the conductive layer 25 by a photolithography process using a mask.

도 2b 및 도 2c를 참조하면, 도전층(25)은 식각액(29)을 이용한 식각 공정으로 식각되고, 포토레지스트 패턴(27)과 중첩된 부분에는 화소 전극(22)이 형성된다. 이 후, 스트립 공정으로 포토레지스트 패턴(27)을 제거한다. 이 때, 도전층(25)을 식각하기 위한 식각액(29)은 보호막(15)을 침투하여 A영역에 도시된 바와 같이 데이터 라인(16)까지 손상시킬 수 있다. 특히, 데이터 라인(16)이 내화학성 및 내식성이 약한 구리로 형성된 경우, 데이터 라인(16)은 더욱 쉽게 부식된다. 결과적으로 데이터 라인(16)은 후속 공정 중 이용되는 식각액(29)으로부터 손상되어 오픈(open)성 불량을 야기한다.2B and 2C, the conductive layer 25 is etched by an etching process using the etching solution 29, and the pixel electrode 22 is formed at a portion overlapping with the photoresist pattern 27. Thereafter, the photoresist pattern 27 is removed by a stripping process. At this time, the etching solution 29 for etching the conductive layer 25 may penetrate the protective film 15 and damage the data line 16 as shown in region A. FIG. In particular, when the data line 16 is formed of copper having low chemical and corrosion resistance, the data line 16 is more easily corroded. As a result, the data line 16 is damaged from the etchant 29 used during subsequent processing, resulting in openness defects.

본 발명의 목적은 식각액으로부터 데이터 라인을 포함한 제2 도전 패턴이 손상되는 것을 방지한 박막 트랜지스터 어레이와 그 제조 방법에 관한 것이다.An object of the present invention relates to a thin film transistor array and a method of manufacturing the same, which prevents damage of a second conductive pattern including a data line from an etching solution.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 게이트 라인 및 상기 게이트 라인과 연결된 TFT의 게이트 전극을 포함하는 제1 도전 패턴; 상기 제1 도전 패턴을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인에 연결된 TFT의 소스 전극 및 상기 소스 전극과 분리된 TFT의 드레인 전극을 포함하는 제2 도전 패턴; 상기 제2 도전 패턴을 덮는 보호막; 상기 보호막 상에 형성되고, 상기 데이터 라인 및 상기 소스 전극을 가리도록 형성된 더미패턴; 상기 보호막 상에 형성되고, 상기 드레인 전극과 접속됨과 아울러 상기 드레인 전극을 가리도록 형성된 화소 전극을 포함하는 제3 도전 패턴을 구비한다.In order to achieve the above object, a thin film transistor array according to an embodiment of the present invention includes a first conductive pattern including a gate line and a gate electrode of a TFT connected to the gate line; A gate insulating layer covering the first conductive pattern; A second conductive pattern formed on the gate insulating film and including a data line crossing the gate line, a source electrode of a TFT connected to the data line, and a drain electrode of a TFT separated from the source electrode; A passivation layer covering the second conductive pattern; A dummy pattern formed on the passivation layer and covering the data line and the source electrode; And a third conductive pattern formed on the passivation layer and including a pixel electrode connected to the drain electrode and covering the drain electrode.

본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조방법은 게이트 라인 및 상기 게이트 라인과 연결된 TFT의 게이트 전극을 포함하는 제1 도전 패턴을 형성하는 단계; 상기 제1 도전 패턴을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인에 연결된 TFT의 소스 전극 및 상기 소스 전극과 분리된 TFT의 드레인 전극을 포함하는 제2 도전 패턴을 형성하는 단계; 상기 제2 도전 패턴을 덮도록 보호막을 형성하는 단계; 상기 보호막 상에 상기 드레인 전극과 접속됨과 아울러 상기 드레인 전극을 가리는 화소 전극을 포함한 제3 도전 패턴과, 상기 데이터 라인 및 상기 소스 전극을 가리는 더미패턴을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor array according to an embodiment of the present invention includes forming a first conductive pattern including a gate line and a gate electrode of a TFT connected to the gate line; Forming a gate insulating film to cover the first conductive pattern; Forming a second conductive pattern on the gate insulating layer, the second conductive pattern including a data line crossing the gate line, a source electrode of a TFT connected to the data line, and a drain electrode of a TFT separated from the source electrode; Forming a protective film to cover the second conductive pattern; Forming a third conductive pattern including a pixel electrode connected to the drain electrode and covering the drain electrode, and a dummy pattern covering the data line and the source electrode on the passivation layer.

상기 제3 도전 패턴과 더미 패턴을 형성하는 단계는 상기 보호막 상에 도전층 및 포토레지스트를 적층하는 단계; 마스크를 이용하여 상기 포토레지스트를 노광하고 현상하여 상기 도전층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 상기 도전층을 식각액으로 식각하는 단계를 포함한다.The forming of the third conductive pattern and the dummy pattern may include stacking a conductive layer and a photoresist on the passivation layer; Exposing and developing the photoresist using a mask to form a photoresist pattern on the conductive layer; And etching the conductive layer with an etchant using the photoresist pattern as a mask.

상기 제2 도전 패턴을 형성하는 단계는 상기 제2 도전 패턴 하부에 중첩되고, 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계를 포함한다.The forming of the second conductive pattern may include forming a semiconductor pattern overlapping a lower portion of the second conductive pattern and including an active layer and an ohmic contact layer.

상기 제1 도전 패턴은 상기 게이트 라인과 분리된 공통 라인을 포함한다.The first conductive pattern includes a common line separated from the gate line.

상기 제3 도전 패턴은 상기 공통 라인과 접속된 공통 라인을 포함한다.The third conductive pattern includes a common line connected to the common line.

상기 더미패턴은 상기 제3 도전 패턴과 분리되어 형성된다.The dummy pattern is formed separately from the third conductive pattern.

상기 더미패턴은 다수의 패턴으로 서로 분리되어 형성된다.The dummy patterns are separated from each other in a plurality of patterns.

상기 제2 도전 패턴은 구리를 포함한다.The second conductive pattern includes copper.

상기 제3 도전 패턴 및 더미 패턴은 몰리브덴을 포함한다.The third conductive pattern and the dummy pattern include molybdenum.

상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention other than the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하 본 발명의 바람직한 실시 예들을 도 3 내지 도 5c를 참조하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 5C.

도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이를 나타내는 평면도이고, 도 4는 도 3에 도시된 선 "I-I'"를 따라 절취하여 나타내는 단면도이다.3 is a plan view illustrating a thin film transistor array according to an exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along the line "I-I '" of FIG. 3.

도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 서로 교차하는 게이트 라인(32) 및 데이터 라인(34)과, 게이트 라인(32) 및 데이터 라인(34)에 접속된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 화소 전극(38)과, 데이터 라인(34) 및 박막 트랜지스터(TFT)의 소스전극(34a)위에 중첩된 더미 패턴(39)과, 화소 전극(38)에 나란한 공통전극(42)과, 공통전 극(42)에 접속된 공통 라인(36)을 포함한다. 이러한 박막 트랜지스터 어레이는 하부 기판(31) 상에 형성된다.3 and 4, a thin film transistor array according to an exemplary embodiment of the present invention is connected to a gate line 32 and a data line 34 intersecting each other, and a gate line 32 and a data line 34. The thin film transistor TFT, the pixel electrode 38 connected to the thin film transistor TFT, the dummy pattern 39 superimposed on the data line 34 and the source electrode 34a of the thin film transistor TFT, and the pixel The common electrode 42 parallel to the electrode 38 and the common line 36 connected to the common electrode 42 are included. The thin film transistor array is formed on the lower substrate 31.

게이트 라인(32)은 박막 트랜지스터(TFT)에 게이트 신호를 공급하고, 데이터 라인(34)은 박막 트랜지스터(TFT)에 데이터 신호를 공급한다. 이러한 게이트 라인(32)과 데이터 라인(34)은 서로 교차하여 화소 영역을 정의한다.The gate line 32 supplies a gate signal to the thin film transistor TFT, and the data line 34 supplies a data signal to the thin film transistor TFT. The gate line 32 and the data line 34 cross each other to define a pixel area.

박막 트랜지스터(TFT)는 게이트 라인(32)의 게이트 신호에 응답하여 데이터 라인(34)의 데이터 신호가 화소 전극(38)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(32)에 연결된 게이트 전극(32a), 데이터 라인(34)에 연결된 소스 전극(34a), 화소 전극(38)에 접속된 드레인 전극(34b), 게이트 전극(32a)과 게이트 절연막(33)을 사이에 두고 중첩되는 반도체 패턴(45)을 구비한다.The thin film transistor TFT keeps the data signal of the data line 34 charged and maintained in the pixel electrode 38 in response to the gate signal of the gate line 32. To this end, the thin film transistor TFT may include a gate electrode 32a connected to the gate line 32, a source electrode 34a connected to the data line 34, a drain electrode 34b connected to the pixel electrode 38, and a gate. A semiconductor pattern 45 overlapping with the electrode 32a and the gate insulating film 33 is provided.

반도체 패턴(45)은 오믹 접촉층(44)과 오믹 접촉층(44) 상에 중첩된 활성층(43)을 포함한다. 활성층(43)은 소스 전극(34a) 및 드레인 전극(34b) 사이에서 노출되어 채널을 형성한다. 오믹 접촉층(44)은 소스전극(34a)과 활성층(43) 사이 및 드레인 전극(34b)과 활성층(43) 사이에 형성되어 소스 및 드레인 전극(34a, 34b)과 활성층(43)을 오믹 접촉시킨다. 이러한 반도체 패턴(45)은 제조 공정상 특징으로 인하여 데이터 라인(34) 하부에도 중첩될 수 있다.The semiconductor pattern 45 includes an ohmic contact layer 44 and an active layer 43 superimposed on the ohmic contact layer 44. The active layer 43 is exposed between the source electrode 34a and the drain electrode 34b to form a channel. The ohmic contact layer 44 is formed between the source electrode 34a and the active layer 43 and between the drain electrode 34b and the active layer 43 to make ohmic contact between the source and drain electrodes 34a and 34b and the active layer 43. Let's do it. The semiconductor pattern 45 may overlap the lower portion of the data line 34 due to the manufacturing process.

화소 전극(38)은 보호막(35)을 관통하는 제1 접촉홀(30)을 통해 박막 트랜지스터(TFT)의 드레인 전극(34b)에 접속된다. 이 때 화소 전극(38)은 서로 나란하게 형성된 다수의 화소 전극 핑거부(38a)들과, 화소 전극 핑거부(38a)들을 연결하는 화소 전극 연결부(38b)로 구분된다.The pixel electrode 38 is connected to the drain electrode 34b of the thin film transistor TFT through the first contact hole 30 penetrating the passivation layer 35. In this case, the pixel electrode 38 is divided into a plurality of pixel electrode finger parts 38a formed parallel to each other and a pixel electrode connection part 38b connecting the pixel electrode finger parts 38a.

공통 전극(42)은 화소 전극(38)에 나란하게 형성된다. 공통 전극(42)은 보호막(35) 및 게이트 절연막(33)을 관통하는 제2 접촉홀(40)을 통해 공통 라인(46)에 접속된다. 이러한 공통 전극(42)은 서로 나란하게 형성된 다수의 공통 전극 핑거부(42a)들과, 공통 전극 핑거부(42a)들을 연결하는 공통 전극 연결부(42b)로 구분된다.The common electrode 42 is formed in parallel with the pixel electrode 38. The common electrode 42 is connected to the common line 46 through the second contact hole 40 penetrating through the passivation layer 35 and the gate insulating layer 33. The common electrode 42 is divided into a plurality of common electrode finger parts 42a formed in parallel with each other, and a common electrode connection part 42b connecting the common electrode finger parts 42a.

공통 라인(36)은 공통 전극(42)에 접속되어 액정 구동을 위한 공통 전압을 공통 전극(42)에 공급한다. 공통 라인(36)은 게이트 라인(32)에 나란한 수평부(36a), 수평부(36a)에 연결되고 화소 전극 연결부(38b)에 중첩된 제1 수직부(36b)와, 수평부(36a)에 연결되고 공통 전극 연결부(42b)에 중첩된 제2 수직부(36c)로 구분된다. 수평부(36a)는 화소 영역 외곽에서 구동회로와 접속된 패드부(미도시)에 연결되어 패드부로부터 공통 전압을 공급받는다. 제1 수직부(36b)는 게이트 절연막(33) 및 보호막(35)을 사이에 두고 화소 전극 연결부(38b) 위에 중첩된다. 제2 수직부(36c)는 게이트 절연막(33) 및 보호막(35)을 사이에 두고 공통 전극 연결부(42b) 위에 중첩된다.The common line 36 is connected to the common electrode 42 to supply a common voltage for driving the liquid crystal to the common electrode 42. The common line 36 is connected to the horizontal portion 36a parallel to the gate line 32, the first vertical portion 36b connected to the horizontal portion 36a and overlapped with the pixel electrode connection portion 38b, and the horizontal portion 36a. And a second vertical portion 36c connected to and overlapping the common electrode connection portion 42b. The horizontal part 36a is connected to a pad part (not shown) connected to the driving circuit outside the pixel area to receive a common voltage from the pad part. The first vertical portion 36b overlaps the pixel electrode connection portion 38b with the gate insulating layer 33 and the passivation layer 35 therebetween. The second vertical portion 36c overlaps the common electrode connection portion 42b with the gate insulating layer 33 and the passivation layer 35 therebetween.

상술한 공통 전극 핑거부(42a)는 화소 전극 핑거부(38a)와 나란하게 형성된다. 이에 따라 화소 전극 핑거부(38a)에 데이터 신호가 공급되고 공통 전극 핑거부(42a)에 공통 전압이 공급되면, 화소 전극 핑거부(38a)와 공통 전극 핑거부(42a) 사이에 전계가 형성되어 액정이 구동된다.The common electrode finger portion 42a described above is formed in parallel with the pixel electrode finger portion 38a. Accordingly, when a data signal is supplied to the pixel electrode finger portion 38a and a common voltage is supplied to the common electrode finger portion 42a, an electric field is formed between the pixel electrode finger portion 38a and the common electrode finger portion 42a. The liquid crystal is driven.

더미 패턴(39)은 데이터 라인(34)의 손상을 방지하기 위한 본 발명의 실시 예에 따른 제조 공정상 특징으로 인하여 보호막(35)을 사이에 두고 데이터 라인(34)과 중첩되어 데이터 라인(34)을 가리도록 형성된다. 더 나아가 더미 패턴(39)은 소스 전극(34a)의 손상을 방지하기 하기 위해 소스 전극(34a)을 가리도록 형성된다. 이러한 더미 패턴(39)은 공통 전극(42) 및 화소 전극(38)과 분리되어 형성됨으로써 전기적으로 단절된다. 이에 따라 더미 패턴(39)은 데이터 라인(34) 및 소스 전극(34a)과 중첩되더라도 기생캡이 형성되는 것을 방지한다. 또한 더미 패턴(39)은 다수의 패턴으로 분리되어 형성됨으로써 어느 한 패턴의 일부가 제조 공정 중 공통 전극(42) 또는 화소 전극(38)과 접속되더라도 접속된 패턴에만 기생캡이 발생하므로 기생캡의 발생을 최소화 할 수 있다. The dummy pattern 39 overlaps the data line 34 with the passivation layer 35 therebetween due to a manufacturing process feature according to an embodiment of the present invention for preventing damage to the data line 34. ) To cover. Furthermore, the dummy pattern 39 is formed to cover the source electrode 34a to prevent damage to the source electrode 34a. The dummy pattern 39 is electrically disconnected by being formed separately from the common electrode 42 and the pixel electrode 38. Accordingly, even if the dummy pattern 39 overlaps the data line 34 and the source electrode 34a, the parasitic cap is prevented from being formed. In addition, since the dummy pattern 39 is formed by being separated into a plurality of patterns, even if a part of the pattern is connected to the common electrode 42 or the pixel electrode 38 during the manufacturing process, the parasitic cap is generated only in the connected pattern. The occurrence can be minimized.

나아가 본 발명의 실시 예에 따른 화소 전극(38)은 드레인 전극(34b)의 손상을 방지하기 위해 보호막(35)을 사이에 두고 드레인 전극(34b)을 가리도록 형성된다.Further, the pixel electrode 38 according to the exemplary embodiment of the present invention is formed to cover the drain electrode 34b with the passivation layer 35 therebetween in order to prevent damage of the drain electrode 34b.

본 발명의 실시 예에 따른 제조 공정상 특징에 대한 상세한 설명은 도 5a 내지 도 5c에서 후술하기로 한다.Detailed description of the manufacturing process features according to an embodiment of the present invention will be described later in Figures 5a to 5c.

도 3 및 도 4에서는 공통 전극(42)이 하부 기판(41) 위에 형성된 경우를 예로서 설명하였으나, 본 발명은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같이 공통 전극(42)이 상부 기판에 형성되고 화소 전극(38)이 화소 영역에 판 형태로 형성되는 수직전계 구동 방식에도 적용될 수 있다. 즉 본 발명은 IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이나 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드 와 같이 수직전계 구동방식과 무관하게 적용될 수 있다.In FIGS. 3 and 4, the case in which the common electrode 42 is formed on the lower substrate 41 is described as an example. However, in the present invention, the common electrode 42 may be formed like the twisted nematic (TN) mode and the vertical alignment (VA) mode. The method may also be applied to a vertical electric field driving method in which the upper electrode is formed and the pixel electrode 38 is formed in a plate shape in the pixel area. That is, the present invention can be applied irrespective of a vertical electric field driving method such as a horizontal electric field driving method such as an IPS (In Plane Switching) mode and a FFS (Fringe Field Switching) mode, or a twisted nematic (TN) mode and a vertical alignment (VA) mode. have.

도 3 및 도 4에 도시된 구성을 가지는 박막 트랜지스터 어레이의 제조방법은 다음과 같다.A method of manufacturing a thin film transistor array having the configuration shown in FIGS. 3 and 4 is as follows.

게이트 라인(32), 게이트 전극(32a), 공통 라인(36)을 포함하는 제1 도전 패턴은 기판(31) 위해 제1 도전층을 형성한 다음 패터닝함으로써 형성된다. 제1 도전층으로는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 합금, 구리(Cu) 합금, 알루미늄(Al) 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용될 수 있다.The first conductive pattern comprising the gate line 32, the gate electrode 32a, and the common line 36 is formed by forming and then patterning a first conductive layer for the substrate 31. As the first conductive layer, molybdenum (Mo), titanium (Ti), copper (Cu), aluminum neodium (AlNd), aluminum (Al), chromium (Cr), molybdenum (Mo) alloy, copper (Cu) alloy, A metal material, such as an aluminum (Al) alloy, may be stacked and used in a single layer or a double layer or more.

이어서, 제1 도전 패턴을 덮도록 게이트 절연막(33)과 반도체층 및 제2 도전층을 적층한 다음 반도체층과 제2 도전층을 패터닝함으로써 활성층(43) 및 오믹 접촉층(44)을 포함하는 반도체 패턴(45)과, 데이터 라인(34), 소스 전극(34a), 드레인 전극(34b)을 포함하는 제2 도전 패턴이 형성된다. 이러한 반도체 패턴(45)과 제2 도전 패턴은 회절 노광 마스크 또는 반투과 마스크를 이용한 하나의 마스크 공정으로 형성되거나 별도의 마스크 공정을 통해 형성되기도 한다. 별도의 마스크를 이용하여 형성하는 경우, 반도체 패턴(45)은 소스 전극(34a) 및 드레인 전극(34b) 하부에만 중첩된다. 하나의 마스크를 이용하여 형성하는 경우, 반도체 패턴(45)은 제2 도전 패턴 하부 전반에 중첩된다.Next, the gate insulating layer 33, the semiconductor layer, and the second conductive layer are stacked to cover the first conductive pattern, and then the semiconductor layer and the second conductive layer are patterned to include the active layer 43 and the ohmic contact layer 44. A second conductive pattern including the semiconductor pattern 45, the data line 34, the source electrode 34a, and the drain electrode 34b is formed. The semiconductor pattern 45 and the second conductive pattern may be formed through one mask process using a diffraction exposure mask or a semi-transmissive mask, or may be formed through a separate mask process. When formed using a separate mask, the semiconductor pattern 45 overlaps only the lower portion of the source electrode 34a and the drain electrode 34b. In the case of forming using one mask, the semiconductor pattern 45 overlaps the entire lower portion of the second conductive pattern.

게이트 절연막(33)은 박막 트랜지스터의 구동상 특징으로 약 4000Å의 두께로 형성된다. 이와 같이 게이트 절연막(33)의 두께가 두꺼우므로 제2 도전층을 식각하는 식각액은 제1 도전 패턴을 손상시킬 수 없다.The gate insulating film 33 is formed to have a thickness of about 4000 kPa as a driving feature of the thin film transistor. As described above, since the gate insulating layer 33 is thick, the etchant for etching the second conductive layer cannot damage the first conductive pattern.

제2 도전층으로는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 합금, 구리(Cu) 합금, 알루미늄(Al) 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용될 수 있다. 특히, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조 방법은 저저항 배선을 위하여 제2 도전층이 구리(Cu)를 포함하는 경우 적용되면, 더욱 효과적이다.As the second conductive layer, molybdenum (Mo), titanium (Ti), copper (Cu), aluminum neodium (AlNd), aluminum (Al), chromium (Cr), molybdenum (Mo) alloy, copper (Cu) alloy, A metal material, such as an aluminum (Al) alloy, may be stacked and used in a single layer or a double layer or more. In particular, the manufacturing method of the thin film transistor array according to the embodiment of the present invention is more effective when the second conductive layer includes copper (Cu) for low resistance wiring.

이 후, 제2 도전 패턴이 형성된 게이트 절연막(33) 상에 접촉홀들을 포함하는 보호막(35)이 형성된다.Thereafter, a passivation layer 35 including contact holes is formed on the gate insulating layer 33 on which the second conductive pattern is formed.

이어서, 보호막(35) 상에 제3 도전층을 형성한 다음 패터닝함으로써 화소 전극(38) 및 공통 전극(42)을 포함하는 제3 도전 패턴과, 더미 패턴(39)이 형성된다. Subsequently, a third conductive layer including the pixel electrode 38 and the common electrode 42 and a dummy pattern 39 are formed by forming and then patterning a third conductive layer on the protective film 35.

보호막(35)은 약 1500Å의 두께로 형성된다.The protective film 35 is formed to a thickness of about 1500 kPa.

제3 도전층으로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등의 투명 금속이나, 몰리브덴(Mo) 합금 등과 같은 불투명 금속이 이용될 수 있다. 이 때, 구리(Cu)와 몰리브덴(Mo)은 동일한 식각액으로 식각되므로 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조 방법은 제2 도전층이 구리(Cu)를 포함하고 제3 도전층이 몰리브덴(Mo)을 포함하는 경우 더욱 효과적이다. 또한, 수평 전계 구동 방식의 경우 화소 전극(38)이 몰리브덴(Mo)을 포함하는 불투명 금속으로 이루어진 경우 명암비(CR : Contrast Ratio)를 개선할 수 있는 장점이 있다. 보다 상세히 하면, 액정표시장치가 블랙(Black)을 표시할 때, 백라이트로부터 액정패널에 입사되는 광은 불투명 금속으로 이루어진 화소 전극(38)을 투과하지 못하므로 블랙(Black) 휘도가 감소된다. 또한, 수평 전계 구동 방식에서 화소 전극(38) 상부에 배치된 액정은 투과율에 기여하지 못하므로 화이트(White) 상태의 휘도는 화소 전극(38)이 투명 금속으로 이루어질 때와 유사하다. 이에 따라 수평 전계 구동 방식에서 화소 전극(38)이 몰리브덴(Mo)을 포함하는 경우 블랙 휘도 감소로 인하여 명암비는 개선된다.Indium Tin Oxide (ITO), Tin Oxide (TO), Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), etc. A transparent metal or an opaque metal such as molybdenum (Mo) alloy may be used. At this time, since copper (Cu) and molybdenum (Mo) are etched with the same etching solution, in the method of manufacturing a thin film transistor array according to an embodiment of the present invention, the second conductive layer includes copper (Cu) and the third conductive layer is molybdenum It is more effective when (Mo) is included. In addition, in the case of the horizontal electric field driving method, when the pixel electrode 38 is made of an opaque metal including molybdenum (Mo), there is an advantage of improving the contrast ratio (CR). In more detail, when the liquid crystal display displays black, light incident on the liquid crystal panel from the backlight does not pass through the pixel electrode 38 made of an opaque metal, and thus black brightness is reduced. In addition, since the liquid crystal disposed on the pixel electrode 38 does not contribute to the transmittance in the horizontal electric field driving method, the luminance of the white state is similar to that when the pixel electrode 38 is made of a transparent metal. Accordingly, when the pixel electrode 38 includes molybdenum (Mo) in the horizontal electric field driving method, the contrast ratio is improved due to the decrease in black luminance.

이러한 박막 트랜지스터 어레이 기판의 제조방법에서 제3 도전패턴 및 더미 패턴(39)은 데이터 라인(34)을 포함한 제2 도전 패턴의 손상을 방지하기 위해 도 5a 내지 도 5c에 도시된 바와 같은 방법으로 형성된다.In the method of manufacturing the thin film transistor array substrate, the third conductive pattern and the dummy pattern 39 are formed by the method shown in FIGS. 5A to 5C to prevent damage of the second conductive pattern including the data line 34. do.

도 5a를 참조하면, 제1 도전 패턴, 게이트 절연막(35), 제2 도전 패턴 및 보호막(35)이 형성된 기판(31) 상에 제3 도전층(58)을 증착한다. 제3 도전층(58) 사에는 포토레지스트 패턴(56)이 형성된다. 포토레지스트 패턴(56)은 보호막(35) 상에 포토레지스트를 코팅하고, 노광 공정으로 마스크(50)의 기판(52) 상에 형성된 차단 패턴(54)을 포토레지스트에 전사한 다음, 포토레지스트를 현상 및 소성함으로써 형성된다. 이러한 포토레지스트 패턴(56)은 제2 도전 패턴과 중첩된 영역(X)과, 제3 도전 패턴이 형성될 영역(Y)에 형성된다.Referring to FIG. 5A, a third conductive layer 58 is deposited on the substrate 31 on which the first conductive pattern, the gate insulating layer 35, the second conductive pattern, and the protective layer 35 are formed. A photoresist pattern 56 is formed on the third conductive layer 58. The photoresist pattern 56 coats the photoresist on the protective film 35, transfers the blocking pattern 54 formed on the substrate 52 of the mask 50 to the photoresist by an exposure process, and then applies the photoresist. It is formed by developing and firing. The photoresist pattern 56 is formed in the region X overlapping the second conductive pattern and in the region Y in which the third conductive pattern is to be formed.

도 5b 및 도 5c를 참조하면, 포토레지스트 패턴(56)을 마스크로 노출된 제3 도전층(58)을 식각하여 더미 패턴(39) 및 화소 전극(38b)을 포함하는 제3 도전패턴을 패터닝 한 후, 포토레지스트 패턴(56)을 스트립 공정으로 제거한다.Referring to FIGS. 5B and 5C, the third conductive layer 58 having the photoresist pattern 56 as a mask is etched to pattern the third conductive pattern including the dummy pattern 39 and the pixel electrode 38b. After that, the photoresist pattern 56 is removed by a strip process.

여기서, 제3 도전층(58) 식각시 이용되는 식각액은 제2 도전 패턴과 중첩된 영역(X)에 형성된 포토레지스트 패턴(56)에 의해 차단되므로 제3 도전층(58)의 식각액으로부터 제2 도전 패턴이 손상되는 것을 방지할 수 있다. 또한, 제2 도전 패턴과 중첩된 영역(X)에 형성된 포토레지스트 패턴(56)에 의해 포토레지스트 패턴(56) 형성 후 더미 패턴(39)이 남는다. Here, since the etchant used to etch the third conductive layer 58 is blocked by the photoresist pattern 56 formed in the region X overlapping the second conductive pattern, the etchant from the etchant of the third conductive layer 58 is reduced. Damage to the conductive pattern can be prevented. In addition, the dummy pattern 39 remains after the photoresist pattern 56 is formed by the photoresist pattern 56 formed in the region X overlapping the second conductive pattern.

상술한 바와 같이 본 발명의 실시 예에 따른 박막 트랜지스터 어레이와 그 제조 방법은 화소 전극을 포함한 제3 도전 패턴 형성시, 데이터 라인을 포함한 제2 도전패턴과 중첩되는 더미 패턴을 형성함으로써 제2 도전 패턴이 식각액으로부터 손상되는 것을 방지할 수 있다.As described above, the thin film transistor array and the method of manufacturing the same according to the exemplary embodiment of the present invention form a dummy pattern overlapping the second conductive pattern including the data line when the third conductive pattern including the pixel electrode is formed, thereby forming the second conductive pattern. The damage from this etchant can be prevented.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (17)

게이트 라인 및 상기 게이트 라인과 연결된 TFT의 게이트 전극을 포함하는 제1 도전 패턴;A first conductive pattern comprising a gate line and a gate electrode of a TFT connected to the gate line; 상기 제1 도전 패턴을 덮는 게이트 절연막;A gate insulating layer covering the first conductive pattern; 상기 게이트 절연막 상에 형성되고, 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인에 연결된 TFT의 소스 전극 및 상기 소스 전극과 분리된 TFT의 드레인 전극을 포함하는 제2 도전 패턴;A second conductive pattern formed on the gate insulating film and including a data line crossing the gate line, a source electrode of a TFT connected to the data line, and a drain electrode of a TFT separated from the source electrode; 상기 제2 도전 패턴을 덮는 보호막;A passivation layer covering the second conductive pattern; 상기 보호막 상에 형성되고, 상기 데이터 라인 및 상기 소스 전극을 가리도록 형성된 더미패턴;A dummy pattern formed on the passivation layer and covering the data line and the source electrode; 상기 보호막 상에 형성되고, 상기 드레인 전극과 접속됨과 아울러 상기 드레인 전극을 가리도록 형성된 화소 전극을 포함하는 제3 도전 패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이.And a third conductive pattern formed on the passivation layer, the third conductive pattern including a pixel electrode connected to the drain electrode and covering the drain electrode. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전 패턴 하부에는Under the second conductive pattern 활성층 및 오믹 접촉층을 포함하는 반도체 패턴이 중첩된 것을 특징으로 하는 박막 트랜지스터 어레이.A thin film transistor array comprising a semiconductor pattern including an active layer and an ohmic contact layer overlapping each other. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전 패턴은The first conductive pattern is 상기 게이트 라인과 분리된 공통 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.And a common line separated from the gate line. 제 3 항에 있어서,The method of claim 3, wherein 상기 제3 도전 패턴은The third conductive pattern is 상기 공통 라인과 접속된 공통 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이. And a common line connected to the common line. 제 1 항에 있어서,The method of claim 1, 상기 더미패턴은The dummy pattern is 상기 제3 도전 패턴과 분리된 것을 특징으로 하는 박막 트랜지스터 어레이.And a thin film transistor array separated from the third conductive pattern. 제 1 항에 있어서,The method of claim 1, 상기 더미패턴은The dummy pattern is 서로 분리된 다수의 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.A thin film transistor array comprising a plurality of patterns separated from each other. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전 패턴은 구리를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.And the second conductive pattern comprises copper. 제 1 항에 있어서,The method of claim 1, 상기 제3 도전 패턴 및 더미 패턴은 몰리브덴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이.And the third conductive pattern and the dummy pattern include molybdenum. 게이트 라인 및 상기 게이트 라인과 연결된 TFT의 게이트 전극을 포함하는 제1 도전 패턴을 형성하는 단계;Forming a first conductive pattern comprising a gate line and a gate electrode of a TFT connected to the gate line; 상기 제1 도전 패턴을 덮도록 게이트 절연막을 형성하는 단계;Forming a gate insulating film to cover the first conductive pattern; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인에 연결된 TFT의 소스 전극 및 상기 소스 전극과 분리된 TFT의 드레인 전극을 포함하는 제2 도전 패턴을 형성하는 단계;Forming a second conductive pattern on the gate insulating layer, the second conductive pattern including a data line crossing the gate line, a source electrode of a TFT connected to the data line, and a drain electrode of a TFT separated from the source electrode; 상기 제2 도전 패턴을 덮도록 보호막을 형성하는 단계;Forming a protective film to cover the second conductive pattern; 상기 보호막 상에 상기 드레인 전극과 접속됨과 아울러 상기 드레인 전극을 가리는 화소 전극을 포함한 제3 도전 패턴과, 상기 데이터 라인 및 상기 소스 전극을 가리는 더미패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.Forming a third conductive pattern including a pixel electrode connected to the drain electrode and covering the drain electrode on the passivation layer, and a dummy pattern covering the data line and the source electrode; Method of making an array. 제 9 항에 있어서,The method of claim 9, 상기 제3 도전 패턴과 더미 패턴을 형성하는 단계는Forming the third conductive pattern and the dummy pattern 상기 보호막 상에 도전층 및 포토레지스트를 적층하는 단계;Stacking a conductive layer and a photoresist on the protective film; 마스크를 이용하여 상기 포토레지스트를 노광하고 현상하여 상기 도전층 상에 포토레지스트 패턴을 형성하는 단계; 및Exposing and developing the photoresist using a mask to form a photoresist pattern on the conductive layer; And 상기 포토레지스트 패턴을 마스크로 상기 도전층을 식각액으로 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.And etching the conductive layer with an etchant using the photoresist pattern as a mask. 제 9 항에 있어서,The method of claim 9, 상기 제2 도전 패턴을 형성하는 단계는Forming the second conductive pattern 상기 제2 도전 패턴 하부에 중첩되고, 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.And forming a semiconductor pattern overlapping a lower portion of the second conductive pattern, the semiconductor pattern including an active layer and an ohmic contact layer. 제 9 항에 있어서,The method of claim 9, 상기 제1 도전 패턴은The first conductive pattern is 상기 게이트 라인과 분리된 공통 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.And a common line separated from the gate line. 제 12 항에 있어서,The method of claim 12, 상기 제3 도전 패턴은 상기 공통 라인과 접속된 공통 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법. And the third conductive pattern includes a common line connected to the common line. 제 9 항에 있어서,The method of claim 9, 상기 더미패턴은The dummy pattern is 상기 제3 도전 패턴과 분리되어 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.The thin film transistor array of claim 3, wherein the thin film transistor array is formed separately from the third conductive pattern. 제 9 항에 있어서,The method of claim 9, 상기 더미패턴은The dummy pattern is 다수의 패턴으로 서로 분리되어 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.A method of manufacturing a thin film transistor array, which is formed by being separated from each other in a plurality of patterns. 제 9 항에 있어서,The method of claim 9, 상기 제2 도전 패턴은 구리를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.And the second conductive pattern comprises copper. 제 9 항에 있어서,The method of claim 9, 상기 제3 도전 패턴 및 더미 패턴은 몰리브덴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조방법.And the third conductive pattern and the dummy pattern comprise molybdenum.
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