KR20080102664A - 표시장치 - Google Patents
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Abstract
본 발명은 스캔 라인, 데이터 라인 및 전원 라인에 의해 정의되는 화소 영역 및 비화소영역을 포함하는 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하는 화소영역 및 상기 스캔 라인, 데이터 라인 및 전원 라인을 포함하는 비화소영역을 포함하며, 상기 화소영역의 게이트 전극, 소오스 전극 및 드레인 전극 중 어느 하나 이상은 투과율이 50% 이상 100% 미만이며, 상기 비화소영역의 스캔 라인, 데이터 라인 및 전원 라인 중 어느 하나 이상은 투과율이 50% 이상 100% 미만인 것을 포함하는 표시장치를 제공한다.
표시장치
Description
도 1a는 본 발명의 일 실시예에 따른 표시장치의 화소 구조를 도시한 평면도.
도 1b는 도 1a의 I-I'에 따른 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 및 도 3b는 종래 표시장치의 평면 사진 및 투과율을 나타낸 그래프.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치의 평면 사진 및 투과율을 나타낸 그래프.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 온/오프 특성을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
400: 기판 405: 버퍼층
410: 반도체층 415: 제 1 절연막
420a: 스캔 라인 420b: 커패시터 하부 전극
420c: 게이트 전극 425: 제 2 절연막
440a: 데이터 라인 440b: 커패시터 상부 전극
440c: 소오스 전극 440d: 드레인 전극
440e: 전원 라인 445: 제 3 절연막
455: 제 1 전극 460: 제 4 절연막
470: 발광층 475: 제 2 전극
본 발명은 표시장치에 관한 것이다.
최근, 표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
상기 산화물을 포함하는 반도체층은 소오스 전극 및 드레인 전극 물질에 의해 특성이 영향을 많이 받는다. 특히, 박막 트랜지스터의 온/오프 특성이 크게 변 하여 누설전류 등의 문제점이 있다. 따라서, 산화물을 포함하는 반도체층의 적합한 특성을 나타내기 위해 소오스 전극 및 드레인 전극 물질의 선택은 필수적이다.
또한, 종래 박막 트랜지스터 어레이 기판은 배선 저항 등의 문제점들로 인해 각 전극들과 신호 라인들을 불투명한 금속들로 형성하였다. 그러나, 배면 발광 구조의 표시장치에 있어서 빛이 하부의 박막 트랜지스터 어레이 기판쪽으로 나아가기 때문에 전극들 또는 기타 배선들에 의해 개구율이 저하되는 문제점이 있었다.
따라서, 본 발명은 박막 트랜지스터의 특성을 향상시킬 수 있고, 표시장치의 개구율을 증가시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명은, 스캔 라인, 데이터 라인 및 전원 라인에 의해 정의되는 화소 영역 및 비화소영역을 포함하는 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하는 화소영역 및 상기 스캔 라인, 데이터 라인 및 전원 라인을 포함하는 비화소영역을 포함하며, 상기 화소영역의 게이트 전극, 소오스 전극 및 드레인 전극 중 어느 하나 이상은 투과율이 50% 이상 100% 미만이며, 상기 비화소영역의 스캔 라인, 데이터 라인 및 전원 라인 중 어느 하나 이상은 투과율이 50% 이상 100% 미만인 것을 포함하는 표시장치를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
<실시예>
도 1a는 본 발명의 일 실시예에 따른 표시장치의 화소 구조를 도시한 평면도이고, 도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 1a 및 1b를 참조하면, 매트릭스 형태로 배치된 스캔 라인(120a)과 데이터 라인(140a) 및 전원 라인(140e)에 의해 한정되는 화소 영역 및 비화소 영역을 포함하는 기판(100)이 위치한다. 상기 화소 영역 내에는 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 커패시터(Cst), 제 1 전극(155), 발광층(도시 안됨) 및 제 2 전극(도시 안됨)을 포함하는 발광다이오드가 위치한다. 상기 비화소 영역에는 스캔 라인(120a), 데이터 라인(140a) 및 전원 라인(140e)이 위치한다.
보다 자세하게는, 기판(100) 상에 버퍼층(105)이 위치하며, 버퍼층(105) 상에 산화물을 포함하는 반도체층(110)이 위치한다. 반도체층(110)을 덮도록 게이트 절연막인 제 1 절연막(115)이 위치하며, 제 1 절연막(115)의 일정 영역과 대응되는 게이트 전극(120c)이 위치한다.
스캔 라인(120a) 및 커패시터 하부 전극(120b)은 게이트 전극(120c)과 동일 평면 상에 위치한다. 비화소 영역에 위치하는 스캔 라인(120a)은 불투명 또는 투과율이 50% 이상 100% 미만일 수 있으며, 예를 들어, 불투명한 경우에는 몰리브 덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 금속층을 사용할 수 있고, 투과율이 50% 이상 100% 미만일 경우에는 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다.
또한, 화소영역에 위치하는 커패시터 하부전극(120b) 및 게이트 전극(120c)은 투과율이 50% 이상 100% 미만일 수 있으며, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다.
스캔 라인(120a), 커패시터 하부 전극(120b) 및 게이트 전극(120c) 상에 층간 절연막인 제 2 절연막(125)이 위치하며, 제 2 절연막(125) 및 제 1 절연막(115) 내에 반도체층(120)의 일부를 노출시키는 콘택홀들(130b, 130c)이 위치한다.
제 2 절연막(125) 상에 콘택홀들(130b, 130c)을 통하여 반도체층과 전기적으로 연결되는 드레인 및 소오스 전극(140c, 140d)이 위치한다. 데이터 라인(140a), 커패시터 상부 전극(140b) 및 전원 라인(140e)은 드레인 및 소오스 전극(140c, 140d)과 동일 평면 상에 위치한다.
비화소 영역에 위치하는 데이터 라인(140a) 및 전원 라인(140e)은 불투명 또는 투과율이 50% 이상 100% 미만일 수 있으며, 예를 들어, 불투명한 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 금속층을 사용 할 수 있고, 투과율이 50% 이상 100% 미만일 경우에는 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 상기 금속층의 다중층으로 이루어질 수 있다.
또한, 화소영역에 위치하는 드레인 전극(140c) 및 소오스 전극(140d), 데이터 라인(140a) 및 커패시터 상부 전극(140b)은 투과율이 50% 이상 100% 미만일 수 있으며, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다. 이때, 상기 금속층은 드레인 보조전극(141a) 및 소오스 보조전극(141b)일 수 있으며, 드레인 전극(140c) 및 소오스 전극(140d)의 상부, 하부 또는 상·하부에 위치할 수 있다.
데이터 라인(140a), 커패시터 상부 전극(140b), 드레인 및 소오스 전극(140c, 140d)과 전원 라인(140e) 상에 제 3 절연막(145)이 위치한다.
제 3 절연막(145) 내에 드레인 및 소오스 전극(140c, 140d) 중 어느 하나를 노출시키는 비어홀(150)이 위치하며, 제 3 절연막(145) 상에 비어홀(150)을 통하여 드레인 및 소오스 전극(140c, 140d) 중 어느 하나와 전기적으로 연결되는 제 1 전극(155)이 위치한다.
제 1 전극(155) 상에 인접하는 제 1 전극들을 절연시키며, 제 1 전극(155)의 일부를 노출시키는 개구부(165)를 포함하는 제 4 절연막(160)이 위치한다. 개구부(165)에 의해 노출된 제 1 전극(155) 상에 발광층(175)이 위치한다. 발광층(175)을 포함한 기판 전면 상에 제 2 전극(180)이 위치한다.
이상과 같은 구조를 갖는 본 발명의 일 실시 예에 따른 표시장치는 화소영 역, 비화소영역 또는 이들 영역 모두를 투과율이 50% 이상 100% 미만으로 형성함으로써 투과율을 향상시켜 개구율이 증가되는 이점이 있고, 소오스 전극 및 드레인 전극에 보조전극층을 더 형성함으로써 박막 트랜지스터의 특성을 향상시킬 수 있는 이점이 있다.
이하에서는 도 2a 내지 도 2d를 참조하여, 상기와 같은 구조를 갖는 본 발명의 실시예에 따른 표시장치의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 유리, 플라스틱 또는 금속으로 이루어진 기판(400) 상에 버퍼층(405)을 형성한다. 버퍼층(405)은 기판(400)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.
이어, 상기 버퍼층(405) 상에 반도체층(410)이 위치한다. 반도체층(410)은 산화물로 형성할 수 있으며, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 포함할 수 있다.
다음, 상기 반도체층(410)을 덮도록 게이트 절연막인 제 1 절연막(415)을 형성한다. 제 1 절연막(415)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
이어서, 상기 제 1 절연막(415)의 비화소 영역 상에 스캔 라인(420a)을 형성하고, 화소 영역 상에는 커패시터 하부 전극(420b) 및 반도체층(410)의 일정 영역과 대응되는 게이트 전극(420c)을 형성한다.
상기 화소 영역의 커패시터 하부 전극(420b) 및 게이트 전극(420c)은 투과율이 50% 이상 100% 미만일 수 있으며, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 금속층의 다중층으로 이루어질 수 있다.
이때, 상기 금속층은 1 내지 30nm의 두께로 이루어질 수 있는데, 금속층의 두께가 1nm 이상일 경우에는 배선 저항을 감소시킬 수 있으며, 30nm 이하일 경우에는 투과율이 저하되는 것을 방지할 수 있는 이점이 있다.
상기 비화소 영역의 스캔 라인(420a)은 불투명 또는 투과율이 50% 이상 100% 미만일 수 있으며, 예를 들어, 불투명한 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 금속층을 사용할 수 있고, 투과율이 50% 이상 100% 미만일 경우에는 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다.
여기서, 상기 스캔 라인(420a), 커패시터 하부 전극(420b) 및 게이트 전 극(420c)은 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나를 증착하고 패터닝하여 형성하거나 그 위에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나의 금속을 1 내지 30nm의 두께로 형성함으로써 투과율을 50% 이상 100% 미만으로 형성할 수 있다.
이와는 달리, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나를 증착하고 패터닝한 후, 그 위에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나의 금속을 두껍게 형성한 후, 커패시터 하부 전극(420b) 및 게이트 전극(420c)이 형성될 영역의 금속층을 식각하여 제거함으로써, 비화소 영역의 스캔 라인(420a)만을 불투명하게 형성할 수도 있다.
다음으로, 도 2b를 참조하면, 스캔 라인(420a), 커패시터 하부 전극(420b) 및 게이트 전극(420c) 상에 층간 절연막인 제 2 절연막(425)을 형성한 다음, 제 2 절연막(425) 및 제 1 절연막(415)을 식각하여, 반도체층(410)의 일부를 노출시키는 콘택홀들(430a, 430b)을 형성한다.
이어, 상기 제 2 절연막(425)의 비화소 영역 상에 데이터 라인(440a) 및 전원 라인(440e)을 형성하고, 화소 영역 상에 커패시터 상부 전극(440b), 드레인 전극(440c) 및 소오스 전극(440d)을 형성한다.
상기 화소 영역의 커패시터 상부 전극(440b), 드레인 전극(440c) 및 소오스 전극(440d)은 투과율이 50% 이상 100% 미만인 물질로 이루어질 수 있으며, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다. 상기 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
또한, 상기 금속층은 1 내지 30nm의 두께로 이루어질 수 있는데, 금속층의 두께가 1nm 이상일 경우에는 배선 저항을 감소시킬 수 있으며, 30nm 이하일 경우에는 투과율이 저하되는 것을 방지할 수 있는 이점이 있다.
이때, 상기 금속층은 드레인 보조전극(441a) 및 소오스 보조전극(441b)일 수 있으며, 드레인 전극(440c) 및 소오스 전극(440d)의 상부, 하부 또는 상·하부에 위치할 수 있다.
상기 비화소 영역의 데이터 라인(440a) 및 전원 라인(440e)은 불투명 또는 투과율이 50% 이상 100% 미만인 물질로 이루어질 수 있으며, 예를 들어, 불투명한 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 금속층을 사용할 수 있고, 투과율이 50% 이상 100% 미만일 경우에는 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나의 단일층 또는 상기 단일층과 금속층의 다중층으로 이루어질 수 있다.
이때, 상기 데이터 라인(440a), 전원 라인(440e), 커패시터 상부 전극(440b), 드레인 전극(440c) 및 소오스 전극(440d)은 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나를 증착하고 패터닝하여 형성하거나 그 위 에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나의 금속을 1 내지 30nm의 두께로 얇게 형성함으로써 투과율을 50% 이상 100% 미만으로 형성할 수 있다.
이와는 달리, ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나를 증착하고 패터닝한 후, 그 위에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나의 금속을 두껍게 형성한 후, 화소 영역의 커패시터 상부 전극(440b), 드레인 전극(440c) 및 소오스 전극(440d)이 형성될 영역의 금속층을 식각하여 제거함으로써, 비화소 영역의 데이터 라인(440a) 및 전원 라인(440e)을 불투명하게 형성할 수도 있다.
특히, 본 발명의 일 실시예에서는 상기 드레인 전극(440c) 및 소오스 전극(440d)은 인듐 틴 옥사이드(ITO)로 형성할 수 있는데, 산화물을 포함하는 반도체층은 소오스 전극 및 드레인 전극 물질에 영향을 많이 받기 때문에 그 특성이 매우 달라질 수 있다.
도 5는 소오스 전극 및 드레인 전극 물질을 인듐 틴 옥사이드(ITO), 몰리브덴(Mo), 크롬(Cr) 및 알루미늄(Al)으로 각각 형성하였을 때의 박막 트랜지스터의 온/오프 특성을 측정한 그래프이다.
도 5를 참조하면, 박막 트랜지스터의 소오스 및 드레인 전극을 알루미늄(Al)으로 형성하였을 때의 온/오프 특성이 매우 나쁜 것으로 나타났고, 그에 반해 인듐 틴 옥사이드(ITO)로 소오스 및 드레인 전극을 형성하였을 때의 온/오프 특성은 알 루미늄(Al), 크롬(Cr) 및 몰리브덴(Mo)에 비해 매우 좋은 것으로 나타났다.
따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터는 인듐 틴 옥사이드(ITO)로 소오스 및 드레인 전극을 형성함으로써, 박막 트랜지스터의 온/오프 특성을 향상시킬 수 있는 이점이 있다.
상기와 같은 공정을 거쳐, 반도체층, 게이트 절연막, 게이트 전극, 층간절연막, 소오스 및 드레인 전극을 포함하는 박막 트랜지스터 어레이 기판의 제조가 완성된다.
상기 박막 트랜지스터 어레이 기판의 게이트 전극, 소오스 전극 및 드레인 전극은 각각 전체 면적의 30% 이상 100% 이하를 50% 이상 100% 미만의 투과율 갖는 물질로 형성할 수 있다. 상기 게이트 전극, 소오스 전극 및 드레인 전극이 각각 전체 면적의30% 이상일 경우에는 투과율이 더 향상되어 개구율을 향상시킬 수 있고, 100% 이하일 경우에는 전극 배선 저항을 낮출 수 있는 이점이 있다.
본 발명의 일 실시예에서는 탑 게이트 구조의 박막 트랜지스터 어레이 기판의 제조방법을 설명하였지만, 이와는 달리, 게이트 전극 및 게이트 절연막을 형성한 다음 반도체층을 형성하여 바텀 게이트 구조의 박막 트랜지스터 어레이 기판으로 제조할 수도 있다.
이어, 도 2c를 참조하면, 상기 데이터 라인(440a), 커패시터 상부 전극(440b), 드레인 및 소오스 전극(440c, 440d)과 전원 라인(440e) 상에 제 3 절연막(445)을 형성한다. 제 3 절연막(455)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수 지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 또는 실리콘 산화물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 무기물을 사용하여 형성할 수도 있다.
그런 다음, 제 3 절연막(445)을 식각하여, 드레인 및 소오스 전극(440c, 340d) 중 어느 하나를 노출시키는 비어홀(450b)을 형성한다.
비어홀(450b)을 통하여 드레인 및 소오스 전극(440c, 340d) 중 어느 하나와 연결되는 제 1 전극(455)을 형성한다. 제 1 전극(455)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명도전막으로 형성할 수 있다. 또한, 전면발광형 구조로 형성할 경우 투명도전막의 하부에 알루미늄(Al), 알루미늄-네오디움(Al-Nd), 은(Ag), 은 합금(Ag alloy)등과 같은 고반사율의 특성을 갖는 반사금속막을 더 포함할 수 있다.
이어, 도 2d를 참조하면, 제 1 전극(455) 상에 인접하는 제 1 전극들을 절연시키기 위하여 제 4 절연막(460)을 형성한다. 그런 다음, 제 4 절연막(460)을 식각하여 제 1 전극(455)을 노출시키는 개구부(465)를 형성한다.
제 1 전극(455)을 노출시키는 개구부(465) 내에 발광층(470)을 형성한다. 발광층(470)은 진공증착법, 레이저 열 전사법, 스크린 프린팅법 등을 이용하여 형성할 수 있다. 또한, 발광층(470)의 상부 또는 하부에 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 어느 하나 이상의 층을 추가로 포함할 수 있다.
이어, 발광층(470)을 포함한 기판(400) 전면 상에, 제 2 전극(475)을 형성하여 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 표 시장치를 완성한다.
본 발명의 일 실시예에서는 제 1 전극(455)과 제 2 전극(475) 사이에 발광층(470)을 포함하는 표시장치를 개시하지만, 이와는 달리, 제 1 전극(455)과 제 2 전극(475) 사이에 액정층을 포함하는 액정표시장치에도 적용 가능하다.
이하, 도 3a 내지 도 4b를 참조하여, 본 발명의 일 실시예에 따른 표시장치와 종래 금속으로 박막 트랜지스터의 배선 및 전극들을 형성한 표시장치의 투과율을 비교하면 다음과 같다.
도 3a는 종래 박막 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극, 스캔 라인, 데이터 라인 및 전원 라인을 불투명한 금속으로 형성하였을 경우의 표시장치의 사진이고, 도 3b는 도 3a의 표시장치의 투과율을 측정한 그래프이다.
도 4a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극, 스캔 라인, 데이터 라인 및 전원 라인을 모두 ITO로 형성하였을 경우의 표시장치의 사진이고, 도 4b는 상기 도 3a의 표시장치의 투과율을 측정한 그래프이다.
도 3a 및 도 4b에서 나타나는 바와 같이, 종래 박막 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극, 스캔 라인, 데이터 라인 및 전원 라인을 불투명한 금속으로 형성하였을 경우의 표시장치는 투과율이 약 30%정도인 것을 알 수 있다. 이에 반해, 본 발명의 일 실시예에 따른 표시장치의 경우에는 투과율이 약 83% 이상인 것을 알 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 표시장치는 투과율이 높은 물질로 박막 트랜지스터 어레이 기판을 형성함으로써, 투과율을 향상시켜 개구율을 증가시킬 수 있으며, 박막 트랜지스터의 온/오프 특성을 향상시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 본 발명은 박막 트랜지스터 어레이 기판의 투과율을 향상시켜 개구율을 증가시킬 수 있으며, 박막 트랜지스터의 온/오프 특성을 향상시킬 수 있는 이점이 있다.
Claims (7)
- 스캔 라인, 데이터 라인 및 전원 라인에 의해 정의되는 화소 영역 및 비화소영역을 포함하는 기판;상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하는 화소영역; 및상기 스캔 라인, 데이터 라인 및 전원 라인을 포함하는 비화소영역을 포함하며,상기 화소영역의 게이트 전극, 소오스 전극 및 드레인 전극 중 어느 하나 이상은 투과율이 50% 이상 100% 미만이며, 상기 비화소영역의 스캔 라인, 데이터 라인 및 전원 라인 중 어느 하나 이상은 투과율이 50% 이상 100% 미만인 표시장치.
- 제 1항에 있어서,상기 게이트 전극, 소오스 전극 및 드레인 전극은 단일층 또는 다중층으로 이루어진 표시장치.
- 제 2항에 있어서,상기 다중층은 하나 이상의 금속층을 포함하는 표시장치.
- 제 3항에 있어서,상기 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금인 표시장치.
- 제 2항에 있어서,상기 단일층은 ITO, IZO, Al-doped ZnO 및 SnO로 이루어진 군에서 선택된 어느 하나인 표시장치.
- 제 1항에 있어서,상기 게이트 전극, 소오스 전극 및 드레인 전극은 전체 면적의 30% 이상은 50% 이상 100% 미만의 투과율을 갖는 표시장치.
- 제 1항에 있어서,상기 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO) 및 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 표시장치.
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| US9316879B2 (en) | 2013-07-22 | 2016-04-19 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
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