KR20080097967A

KR20080097967A - The non volatile memory device and method for reading out data and method for verifying programming thereof

Info

Publication number: KR20080097967A
Application number: KR1020080093107A
Authority: KR
Inventors: 박성훈; 김덕주; 양창원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-09-23
Filing date: 2008-09-23
Publication date: 2008-11-06
Also published as: KR100881520B1

Abstract

A data read method of the non-volatile memory is provided to improve the speed of data read or the program verification by performing data read of the even bit line and odd bit line or the program verification operation at the same time. In a non-volatile memory, even bit line(BLe) and the odd bit line are connected to a memory cell array(100). A first register(132) is connected to the even bit line and stores data. A second register(136) is connected to the odd bit line and stores data. A first precharging unit(122) precharges even sensor node(SOe) formed in the connecting point of the first register and to the even bit line by high level or supplies the supplement current to the even sensor node. A second precharging unit(126) precharges odd sensor node(SOo) formed in the connecting point of the odd bit line and the second register high level or supplies the supplement current to the odd sensor node. A bit line selection unit(110) connects even bit line to the even sensor node and connects the odd bit line to the odd sensor node. In a precharging unit, a first PMOS transistor(P122) supplies the power supply voltage to the even sensor node in response to the first precharge signal(PRECH N1) with the low level. A second PMOS transistor(P124) supplies the supplement current in response to the second precharge signal(PRECH N2) with the low level. A third PMOS transistor(P123) is connected with the drain of the second PMOS transistor while being connected to the diode preventing the reverse current passes through the second PMOS transistor.

Description

불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법{The non volatile memory device and method for reading out data and method for verifying programming thereof}The non volatile memory device and method for reading out data and method for verifying programming

본 발명은 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것으로, 더욱 상세하게는 비트라인 간의 커플링의 영향을 받지 않도록 구성한 불휘발성 메모리 장치와 그 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법에 관한 것이다.The present invention relates to a data reading method and a program verification method of a nonvolatile memory device and a nonvolatile memory device. More particularly, the present invention relates to a nonvolatile memory device and a nonvolatile memory device configured to be free from the influence of coupling between bit lines. It relates to a data reading method and a program verification method.

한편 본 출원은 대한민국 특허출원(2006-134942)을 모출원으로 하는 분할출원이다.On the other hand, this application is a divided application that uses the Korean patent application (2006-134942) as a parent application.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.The nonvolatile memory cell is an electric program / eraseable device that performs program and erase operations by changing a threshold voltage of a cell while electrons are moved by a strong electric field applied to a thin oxide film.

불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.A nonvolatile memory device typically includes a memory cell array in which cells in which data is stored is formed in a matrix form, and a page buffer for writing a memory to a specific cell of the memory cell array or reading a memory stored in the specific cell. The page buffer may include a pair of bit lines connected to a specific memory cell, a register for temporarily storing data to be written to the memory cell array, or a register for reading and temporarily storing data of a specific cell from the memory cell array, a voltage of a specific bit line or a specific register. It includes a sensing node for sensing a level, a bit line selection unit for controlling the connection of the specific bit line and the sensing node.

종래의 불휘발성 메모리 장치는 하나의 감지노드를 통하여 이븐 비트라인과 오드 비트라인에 대해 프로그램하고 프로그램 여부를 검증하는 방식을 사용함으로써 해당 동작들을 수행하는데 많은 시간이 소요되고 있다.Conventional nonvolatile memory devices require a long time to perform the corresponding operations by using a method for programming the even bit line and the odd bit line and verifying whether or not to program them through one sensing node.

또한, 독출 또는 검증 과정 중 센싱 구간에서는 통상적으로 비트라인이 플로팅 상태를 유지하도록 하며, 이때 인접한 두 비트라인에 각각 프로그램된 셀과 소거된 셀을 포함하는 워드라인이 선택된 경우에는 두 비트라인간에 커플링 커패시터의 영향을 받아 다른 비트라인 레벨에 변화를 주어 독출 동작 결과 원래 저장된 데이터와 다른 결과를 출력할 수 있다. 특히, 최근 하나의 셀에 여러 개의 비트를 저장하는 멀티 레벨 셀의 기술을 적용하게 되면서, 하나의 셀이 나타내는 셀의 상태는 더욱 많아지게 되며, 이에 따라 셀의 상태를 구분 짓는 문턱전압의 간격은 크게 감소하고 있는 상태이다. 따라서, 비트라인간 커플링에 의해 오동작이 일어날 가능성은 더욱 높아지고 있다. In addition, in the sensing period during the reading or verifying process, the bit line is normally maintained in a floating state. In this case, when a word line including a cell programmed and an erased cell is selected in two adjacent bit lines, a couple between two bit lines is selected. Influenced by the ring capacitor, it can change the level of other bit lines to output a different result than the data originally stored as a result of the read operation. In particular, as the technique of a multi-level cell that stores several bits in one cell has recently been applied, the state of a cell represented by one cell becomes more numerous, and thus, the interval of threshold voltages that distinguish the state of a cell It is in a greatly decreasing state. Therefore, the possibility of malfunction due to the coupling between the bit lines is further increased.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 각 비트라인 별로 데이터 저장용 레지스터가 접속되는 것을 특징으로 하는 페이지 버퍼를 포함한 불휘발성 메모리 장치를 제공하는 것이다. 또한, 이븐 비트라인과 오드 비트라인에 대해 동시에 프리차지시키고 동시에 비트라인 레벨을 평가하는 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법을 제공하는 것이다.An object of the present invention to solve the above problems is to provide a nonvolatile memory device including a page buffer, characterized in that the data storage register is connected to each bit line. In addition, the present invention provides a data reading method and a program verification method of a nonvolatile memory device which simultaneously precharges an even bit line and an odd bit line and simultaneously evaluates a bit line level.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 상기 이븐 비트라인과 접속되어 데이터를 저장하는 제1 레지스터와, 상기 오드 비트라인과 접속되어 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하며, 상기 제1 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 전원 전압을 인가시키는 제1 PMOS 트랜지스터와, 로우레벨의 제2 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 보충 전류 를 공급하는 제2 PMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제2 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제3 PMOS 트랜지스터를 포함한다.The nonvolatile memory device of the present invention for solving the above problems is an even bit line and an odd bit line connected to a memory cell array, a first register connected to the even bit line to store data, and the odd bit line. A second register connected to the first register for storing data and a first pre-charge of an even sensing node formed at a connection point of the even bit line and the first register to a high level or supplying a supplementary current to the even sensing node. A second precharge unit which precharges the charge sensing node formed at the connection point between the odd bit line and the second register to a high level or supplies a supplementary current to the odd sensing node, and the even bit line. And a bit line selector configured to connect an even sensing node and an odd bit line and an odd sensing node. The first precharge unit is configured to apply a power supply voltage to the even sensing node in response to a low level first precharge signal, and to the even sensing node in response to a low level second precharge signal. And a diode-connected third PMOS transistor connected to the drain of the second PMOS transistor and the even sensing node to prevent a reverse flow of the current passing through the second PMOS transistor. do.

또한, 본원 발명의 불휘발성 메모리 장치는 메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과, 상기 이븐 비트라인과 접속되어 데이터를 저장하는 제1 레지스터와, 상기 오드 비트라인과 접속되어 데이터를 저장하는 제2 레지스터와, 상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와, 상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하며, 상기 제2 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 전원 전압을 인가시키는 제4 PMOS 트랜지스터와, 로우레벨의 제2 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 보충 전류를 공급하는 제5 PMOS 트랜지스터와, 상기 제5 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제5 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제6 PMOS 트랜지스터를 포함한다.In addition, the nonvolatile memory device of the present invention includes an even bit line and an odd bit line connected to a memory cell array, a first register connected to the even bit line to store data, and a data connected to the odd bit line. A first precharge unit configured to precharge the even register node formed at the connection point between the even bit line and the first register to a high level or to supply a supplementary current to the even detection node; A second precharge unit which precharges the anode sensing node formed at the connection point of the odd bit line and the second register to a high level or supplies a supplementary current to the odd sensing node, and the even bit line and the even sensing node. And a bit line selector configured to connect the odd bit line and the odd sense node, wherein the second precharge unit A fourth PMOS transistor applying a power supply voltage to the anode sensing node in response to a low level first precharge signal, and supplying supplementary current to the anode sensing node in response to a low level second precharge signal; A fifth PMOS transistor, and a diode-connected sixth PMOS transistor connected to the drain of the fifth PMOS transistor and the even sensing node to prevent a reverse flow of a current passing through the fifth PMOS transistor.

또한, 본원 발명의 불휘발성 메모리 장치의 데이터 독출 방법은 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와, 하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계를 포함하는 것을 특징으로 한다.In addition, the data read method of the nonvolatile memory device of the present invention may include a first precharging an even sensing node formed at an connection point of an even bit line and a first register to a high level, or supplying a supplementary current to the even sensing node. A nonvolatile memory device including a precharge unit and a second precharge unit configured to precharge to a high level an odd sense node formed at a connection point of an odd bit line and a second register, or to supply a supplemental current to the odd sense node. And precharging the even sensing node and the odd sensing node to a high level by the first precharge unit and the second precharge unit, and applying the high level bit line selection signal to the even. Simultaneously connecting a bit line and the even sensing node, the odd bit line and the odd sensing node, and a drain selection transistor; Connecting each bit line and a cell string including a specific memory cell to be read by turning on a jitter, applying a low level voltage to a word line connected to the specific memory cell, and applying a high level to other word lines Applying a voltage of; and turning on a source select transistor to connect one terminal of the cell string to a common source line connected to a ground power source; and by the first precharge unit and the second precharge unit, Supplying a supplementary current to the even sensing node and the anode sensing node, evaluating whether the memory cell to be read is programmed according to a change in the voltage level of each bit line, and applying a read signal to determine a voltage level of a specific cell. And applying to the first register and the second register, respectively.

또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 검증 방법은 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와, 하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와, 드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와, 상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와, 소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와, 상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와, 상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계를 포함하는 것을 특징으로 한다.In addition, the program verifying method of the nonvolatile memory device of the present invention may include: a first precharging an even sensing node formed at a connection point of an even bit line and a first register to a high level, or supplying a supplementary current to the even sensing node; A nonvolatile memory device including a precharge unit and a second precharge unit configured to precharge to a high level an odd sense node formed at a connection point of an odd bit line and a second register, or to supply a supplemental current to the odd sense node. And precharging the even sensing node and the odd sensing node to a high level by the first precharge unit and the second precharge unit, and applying the high level bit line selection signal to the even. Simultaneously connecting a bit line and the even sensing node, the odd bit line and the odd sensing node, and a drain select track. Turning on a transistor to connect each bit line with a cell string containing a specific memory cell to be read, applying a verification reference voltage to a word line connected to the specific memory cell, and applying a high level to other word lines. Applying a voltage of; and turning on a source select transistor to connect one terminal of the cell string to a common source line connected to a ground power source; and by the first precharge unit and the second precharge unit, Supplying a supplementary current to the even sensing node and the anode sensing node, evaluating whether the memory cell to be read is programmed according to a change in the voltage level of each bit line, and applying a read signal to determine a voltage level of a specific cell. And applying to the first register and the second register, respectively.

전술한 본원 발명의 과제 해결 수단에 따라 이븐 비트라인 및 오드 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작을 동시에 실시함으로써 종래의 방법에 비해 데이터 독출 또는 프로그램 검증에 있어서 2배 이상으로 속도가 향상될 수 있다.According to the above-described problem solving means of the present invention, by simultaneously performing the data read or program verify operation for the even bit line and the odd bit line, the speed can be improved more than twice in the data read or program verification compared to the conventional method. have.

또한, 이븐 비트라인 및 오드 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작을 동시에 실시함으로써, 특정 비트라인에 대한 데이터 독출 또는 프로그램 검증 동작시 발생하게 되는 인접 비트라인의 커플링에 의한 오동작을 방지할 수 있다.In addition, by simultaneously performing data read or program verify operations on the even bit line and the odd bit line, malfunctions due to coupling of adjacent bit lines generated during data read or program verify operations on a specific bit line can be prevented. have.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1은 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 회로도이다.1 is a circuit diagram illustrating a configuration of a nonvolatile memory device according to an exemplary embodiment of the present invention.

상기 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 이븐 비트라인(BLe)과 연결되어 특정 데이터를 저장하는 제1 레지스터(132), 오드 비트라인(BLo)과 연결되어 특 정 데이터를 저장하는 제2 레지스터(136), 상기 이븐 비트라인(BLe)과 상기 제1 레지스터(132)의 접속점에 형성되는 이븐 감지노드(SOe), 상기 오드 비트라인(BLo)과 상기 제2 레지스터(136)의 접속점에 형성되는 오드 감지노드(SOo), 상기 이븐 감지노드(SOe)를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부(122), 상기 오드 감지노드(SOo)를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부(126), 비트라인 선택 신호(BSLe, BSLo)에 따라 상기 이븐 비트라인(BLe)과 이븐 감지노드(SOe)를 접속시키고 상기 오드 비트라인(BLo)과 오드 감지노드(SOo)를 접속시키는 비트라인 선택부(110)를 포함하는 페이지 버퍼를 구비한다.The nonvolatile memory device is connected to an even bit line BLe, an odd bit line BLO, and an even bit line BLe connected to the memory cell array 100 and the memory cell array to store specific data. 132, a second register 136 connected to the odd bit line BLo to store specific data, and an even sensing node formed at a connection point between the even bit line BLe and the first register 132. SOe, an anode sensing node SOo and an even sensing node SOe formed at a connection point of the odd bit line BLo and the second register 136 to a high level or precharged to the even sensing node. A first precharge unit 122 for supplying a supplementary current, a second precharge unit 126 for precharging the anode sensing node SOo to a high level or supplying a supplementary current to the anode sensing node, and a bit line The even bit according to selection signals BSLe and BSLo Connecting (BLe) and Ibn sense node (SOe), and includes a page buffer including a bit line selection unit (110) connecting the odd bit lines (BLo) and Eau sense node (SOo).

메모리 셀 어레이(100)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(100)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.The memory cell array 100 includes memory cells for storing data, word lines for selecting and activating the memory cells, and bit lines BLe and BLo for inputting and outputting data of the memory cells. The plurality of word lines and the plurality of bit lines are arranged in a matrix form. The memory cell array 100 includes memory cells connected in series between a source select transistor SSL and a drain select transistor DSL, which is referred to as a string structure. Gates of the memory cells are connected to word lines, and a set of memory cells commonly connected to the same word line is called a page. A plurality of strings connected to each bit line are connected in parallel to a common source line to form a block.

상기 비트라인 선택부(110)는 디스차지 신호(DISCHe, DISCHo)에 응답하여 제어신호(VIRPWR)를 비트라인(BLe 또는 BLo)에 공급하는 NMOS 트랜지스터(N112, N114)를 포함한다. 또한, 비트라인 선택 신호(BSLe, BSLo)에 응답하여 비트라인들(BLe, BLo)과 감지노드(SO)를 각각 접속시키는 NMOS 트랜지스터(N116, N118)를 포함한다.The bit line selector 110 includes NMOS transistors N112 and N114 for supplying a control signal VIRPWR to the bit lines BLe or BLo in response to the discharge signals DISCHe and DISCHo. In addition, the NMOS transistors N116 and N118 connect the bit lines BLe and BLo and the sensing node SO, respectively, in response to the bit line selection signals BSLe and BSLo.

상기 제1 프리차지부(122)는 로우레벨의 제1 프리차지 신호(PRECH_N1)에 응답하여 상기 이븐 감지노드(SOe)에 대하여 전원 전압을 인가시키는 제1 PMOS 트랜지스터(P122)와, 로우레벨의 제2 프리차지 신호(PRECH_N2)에 응답하여 상기 이븐 감지노드(SOe)에 대하여 보충 전류를 공급하는 제2 PMOS 트랜지스터(P124)와, 상기 제2 PMOS 트랜지스(P124)의 드레인과 상기 이븐 감지노드(SOe)에 접속되어 상기 제2 PMOS 트랜지스터(P124)를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제3 PMOS 트랜지스터(P123)를 포함한다. 이때, 제2 프리차지 신호(PRECH_N2)가 로우레벨이 되어도 다이오드 접속된 제3 PMOS 트랜지스터(P123)에 의하여 전류만 공급되며, 이븐 감지노드(SOe)의 전압레벨에 영향을 주지않는다.The first precharge unit 122 supplies a first PMOS transistor P122 to apply a power voltage to the even sensing node SOe in response to a low level first precharge signal PRECH_N1 and a low level A second PMOS transistor P124 supplying a supplementary current to the even sensing node SOe in response to a second precharge signal PRECH_N2, a drain of the second PMOS transistor P124, and the even sensing node; And a diode-connected third PMOS transistor P123 connected to (SOe) to prevent reverse flow of current passing through the second PMOS transistor P124. At this time, even when the second precharge signal PRECH_N2 is at the low level, only the current is supplied by the diode-connected third PMOS transistor P123 and does not affect the voltage level of the even sensing node SOe.

상기 제2 프리차지부(126)는 로우레벨의 제1 프리차지 신호(PRECH_N1)에 응답하여 상기 오드 감지노드(SOo)에 대하여 전원 전압을 인가시키는 제4 PMOS 트랜지스터(P126)와, 로우레벨의 제2 프리차지 신호(PRECH_N2)에 응답하여 상기 오드 감지노드(SOo)에 대하여 보충 전류를 공급하는 제5 PMOS 트랜지스터(P128)와, 상기 제5 PMOS 트랜지스터(P128)의 드레인과 상기 오드 감지노드(SOo)에 접속되어 상기 제5 PMOS 트랜지스터(P128)를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제6 PMOS 트랜지스터(P127)를 포함한다. 마찬가지로, 제2 프리차지 신호(PRECH_N2)가 로우레벨이 되어도 다이오드 접속된 제6 PMOS 트랜지스터(P127)에 의하여 전류 만 공급되며, 오드 감지노드(SOo)의 전압레벨에 영향을 주지않는다.The second precharge unit 126 may include a fourth PMOS transistor P126 for applying a power supply voltage to the anode sensing node SOo in response to the low level first precharge signal PRECH_N1 and a low level A fifth PMOS transistor P128 supplying a supplemental current to the anode sensing node SOo in response to a second precharge signal PRECH_N2, a drain of the fifth PMOS transistor P128, and the anode sensing node And a diode-connected sixth PMOS transistor P127 connected to SOo to prevent reverse flow of current through the fifth PMOS transistor P128. Similarly, even when the second precharge signal PRECH_N2 is at the low level, only the current is supplied by the diode-connected sixth PMOS transistor P127 and does not affect the voltage level of the anode sensing node SOo.

상기 제1 레지스터(132)는 두 개의 인버터(IV132, IV134)로 구성된 래치와, 상기 래치의 제1 노드(QA)와 접속되며 이븐 감지노드(SOe)의 전압레벨에 응답하여 턴온되는 PMOS 트랜지스터(P134), 상기 PMOS 트랜지스터(P134)와 전원 전압 사이에 접속되며 제1 제어신호(READ_Ne)에 응답하여 턴온되는 PMOS 트랜지스터(P132)를 포함한다.The first register 132 includes a latch including two inverters IV132 and IV134 and a PMOS transistor connected to a first node QA of the latch and turned on in response to a voltage level of an even sensing node SOe. P134 and a PMOS transistor P132 connected between the PMOS transistor P134 and a power supply voltage and turned on in response to a first control signal READ_Ne.

상기 제2 레지스터(136)는 두 개의 인버터(IV136, IV138)로 구성된 래치와, 상기 래치의 제1 노드(QB)와 접속되며 오드 감지노드(SOo)의 전압레벨에 응답하여 턴온되는 PMOS 트랜지스터(P136), 상기 PMOS 트랜지스터(P136)와 전원 전압 사이에 접속되며 제2 제어신호(READ_No)에 응답하여 턴온되는 PMOS 트랜지스터(P136)를 포함한다.The second register 136 is a latch composed of two inverters IV136 and IV138 and a PMOS transistor connected to the first node QB of the latch and turned on in response to a voltage level of the anode sensing node SOo. P136) and a PMOS transistor P136 connected between the PMOS transistor P136 and a power supply voltage and turned on in response to a second control signal READ_No.

도면을 참조하여, 상기 불휘발성 메모리 장치의 데이터 독출 동작을 살펴보기로 한다.A data read operation of the nonvolatile memory device will be described with reference to the drawing.

도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 독출 동작시에 인가되는 각종 전압신호를 도시한 파형도이다. 2 is a waveform diagram illustrating various voltage signals applied during a data read operation of a nonvolatile memory device according to an exemplary embodiment of the present invention.

(1) T1 구간(1) T1 section

먼저 특정 비트라인을 하이 레벨의 특정 전압레벨로 프리차지시키기 전에, 제어신호의 입력단과 각 비트라인 사이에 접속된 NMOS 트랜지스터(N112, N114)에 하이레벨의 디스차지 신호(DISCHe, DISCHo)를 동시에 인가하여 이븐 비트라인 및 오드 비트라인 쌍과 제어신호 입력단을 접속시킨다. 따라서, 각 비트라인(BLe, BLo)에 바이어스 전압 역할을 하는 제어신호(VIRPWR)가 인가되는데, 이때 제어신호(VIRPWR)는 로우 레벨로 유지된다. 따라서, 각 비트라인(BLe, BLo)은 제어신호(VIRPWR)가 공급하는 전압레벨, 즉 0V 로 디스차지된다. First, the high level discharge signals DISCHe and DISCHo are simultaneously applied to the NMOS transistors N112 and N114 connected between the input terminal of the control signal and each bit line before precharging the specific bit line to the specific voltage level of the high level. And a pair of even bit lines and odd bit lines and a control signal input terminal. Accordingly, the control signal VIRPWR serving as a bias voltage is applied to each of the bit lines BLe and BLo, and the control signal VIRPWR is maintained at a low level. Accordingly, each bit line BLe and BLo is discharged at a voltage level supplied by the control signal VIRPWR, that is, 0V.

또한, 로우 레벨의 제1 프리차지 신호(PRECH_N1)를 공급하여 상기 PMOS 트랜지스터(P122, P126)를 동시에 턴온 시킴으로서, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지 시킨다. 이와 같이 각 비트라인(BLe, BLo)을 디스차지 시키고, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지시킴으로서 초기 설정을 한다.In addition, the PMOS transistors P122 and P126 are simultaneously turned on by supplying the low level first precharge signal PRECH_N1 to precharge each of the sensing nodes SOe and SOo to a high level. As described above, initial setting is performed by discharging each bit line BLe and BLo and precharging each sensing node SOe and SOo to a high level.

한편, 각 레지스터의 제1 노드(QA, QB)에는 로우 레벨의 데이터가 저장되도록 초기화된다.On the other hand, the low level data is initialized in the first nodes QA and QB of each register.

(2) T2 구간(2) T2 section

먼저 하이레벨(Vcc+Vth)의 비트라인 선택신호(BSLe, BSLo)를 동시에 인가하여 NMOS 트랜지스터(N116, N118)를 턴온시킨다. 따라서, 각 비트라인(BLe, BLo)과 감지노드(SOe, SOo)가 각각 접속되어 각 비트라인(BLe, BLo)이 하이레벨(Vcc)로 프리차지된다.First, the NMOS transistors N116 and N118 are turned on by simultaneously applying the high level (Vcc + Vth) bit line selection signals BSLe and BSLo. Accordingly, each bit line BLe and BLo and the sensing nodes SOe and SOo are connected to each other so that each bit line BLe and BLo is precharged to a high level Vcc.

드레인 선택 트랜지스터(DSL)를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 비트라인(BLe, BLo)들을 접속시킨다.The drain select transistor DSL is turned on to connect the cell string including the specific memory cell to be read with the bit lines BLe and BLo.

또한, 선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 OV의 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.In addition, a voltage of OV is applied to a selected word line, that is, a word line connected to the specific memory cell, and a voltage Vread is applied to other word lines that are not selected.

또한, 소스 선택 트랜지스터(SSL)를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통 소스라인에 접속시킨다. 이를 통해 상기 메모리 셀 어레이의 셀 스트링 양단 중 일단은 비트라인과 접속시키고, 일단은 공통소스라인과 접속 시킴으로써, 감지노드에서 비트라인을 통하여 공통소스라인으로 이어지는 전류 경로가 형성된다.In addition, the source select transistor SSL is turned on to connect one terminal of the cell string to a common source line connected to a ground power source. As a result, one end of both ends of the cell string of the memory cell array is connected to the bit line, and one end is connected to the common source line, thereby forming a current path from the sensing node to the common source line through the bit line.

(3) T3 구간(3) T3 section

다음으로, 하이레벨로 인가되던 제2 프리차지 신호(PRECH_N2)를 로우레벨로 천이시켜 PMOS 트랜지스터(P124, P128)를 턴온시키고, 잠시 후에 로우레벨로 인가되던 제1 프리차지 신호(PRECH_N1)를 하이레벨로 천이시켜 PMOS 트랜지스터(P122, P126)를 턴오프시킨다.Next, the PMOS transistors P124 and P128 are turned on by transitioning the second precharge signal PRECH_N2 applied to the high level to a low level, and after a while, the first precharge signal PRECH_N1 applied to the low level is high. Transitioning to the level turns off the PMOS transistors P122 and P126.

상기 제1 프리차지 신호(PRECH_N1)는 앞선 구간(T1, T2)에서 각 감지노드와 비트라인들을 하이레벨로 프리차지시키는 역할을 한다.The first precharge signal PRECH_N1 precharges the sensing nodes and the bit lines to a high level in the preceding sections T1 and T2.

또한, 상기 제2 프리차지 신호(PRECH_N2)는 이후 설명할 비트라인의 레벨을 평가하고 감지노드의 전압레벨을 센싱하는 구간(T4)에서 각 비트라인(BLe, BLo)에 보충 전류를 공급하여 비트라인들이 플로팅(floating) 되는 것을 방지하는 역할을 한다. 이로 인해, 이븐 비트라인과 접속된 특정 셀과 그와 인접해 있는 오드 비트 라인과 접속된 특정 셀에 대하여, 센싱 구간에서도 전류가 공급되므로 인접 비트라인간의 커플링에 의한 오동작을 방지할 수 있다.In addition, the second precharge signal PRECH_N2 supplies a supplementary current to each bit line BLe and BLo in a period T4 in which a level of a bit line to be described later is evaluated and a voltage level of a sensing node is sensed. It serves to prevent the lines from floating. As a result, current is supplied to the specific cell connected to the even bit line and the specific cell connected to the odd bit line adjacent thereto, so that a malfunction due to coupling between adjacent bit lines can be prevented.

(4) T4 구간(4) T4 section

다음으로, 각 비트라인(BLe, BLo)의 전압레벨의 변화 정도에 따라 특정 셀의 프로그램 여부를 판단하는 평가 단계를 거치고, 일정시간이 지난 후에 각 감지 노드(SOe, SOo)의 전압 레벨에 따라 특정 셀의 프로그램 여부를 각 레지스터(132, 136)에 저장한다.Next, an evaluation step of determining whether a specific cell is programmed according to the degree of change of the voltage level of each bit line (BLe, BLo), and after a predetermined time, depending on the voltage level of each sensing node (SOe, SOo) Whether a specific cell is programmed is stored in each register 132 or 136.

평가 단계에서는, 선택된 셀이 프로그램된 셀인 경우 공통 소스라인으로 빠져나가는 전류가 무시할만한 수준의 양이므로, 비트라인 전압레벨의 변화가 작다. 그러나 선택된 셀이 소거된 셀인 경우에는 비트라인으로 공급해주는 전류가 공통 소스라인으로 빠져나가게 되어 비트라인 레벨이 낮아지게 된다. 결국, 상기 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부가 평가된다.In the evaluation step, since the current flowing out to the common source line is a negligible amount when the selected cell is a programmed cell, the change in the bit line voltage level is small. However, when the selected cell is an erased cell, the current supplied to the bit line flows out to the common source line, thereby lowering the bit line level. As a result, it is evaluated whether the memory cell to be read is programmed according to the change of the voltage level of the bit line.

다음으로, 감지노드의 전압레벨에 따라 특정 셀의 프로그램 여부를 저장하기 위해, 각 레지스터(132, 136)의 PMOS 트랜지스터(P132, P136)에 제1 및 제2 제어신호(READ_Ne, READ_No)를 동시에 인가하여 감지노드의 전압레벨에 따라 전원 전압이 각 레지스터(132, 136)에 인가될 수 있도록 한다.Next, the first and second control signals READ_Ne and READ_No are simultaneously applied to the PMOS transistors P132 and P136 of each register 132 and 136 in order to store whether a specific cell is programmed according to the sensing node voltage level. The power supply voltage may be applied to each of the resistors 132 and 136 according to the voltage level of the sensing node.

따라서, 특정 셀이 프로그램되어 감지노드(SOe 또는 SOo)의 전압 레벨의 변화가 작은 경우에는 각 레지스터(132 또는 136)의 PMOS 트랜지스터(P134 또는 P138)가 턴오프되어 초기에 저장된 로우 레벨 데이터를 유지하게 된다.Therefore, when a specific cell is programmed and the change in the voltage level of the sensing node SOe or SOo is small, the PMOS transistors P134 or P138 of each register 132 or 136 are turned off to maintain the initially stored low level data. Done.

그러나, 특정 셀이 프로그램되지 않은 경우 감지노드(SOe 또는 SOo)의 전압 레벨이 로우레벨로 변하므로 각 레지스터(132 또는 136)의 PMOS 트랜지스터(P134 또는 P138)가 턴온되어 각 레지스터(132 또는 136)에 하이 레벨 데이터가 저장되게 된다.However, if a specific cell is not programmed, the voltage level of the sensing node SOe or SOo changes to low level, so that the PMOS transistors P134 or P138 of each register 132 or 136 are turned on and each resistor 132 or 136 is turned on. High level data will be stored.

도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 동작시에 인가되는 각종 전압신호를 도시한 파형도이다. 3 is a waveform diagram illustrating various voltage signals applied during a program verify operation of a nonvolatile memory device according to an exemplary embodiment of the present invention.

도 2의 파형도와 거의 유사하며 다만, T2 구간에서 선택된 워드라인에는 도 2와 달리 검증 기준전압이 인가된다. 이는 프로그램 검증 동작이 데이터 독출동작과 거의 유사하게 진행된다는 점에서 비롯된 것이다. 2 is similar to the waveform diagram of FIG. 2, except that the verification reference voltage is applied to the word line selected in the T2 section. This is due to the fact that the program verify operation proceeds almost similarly to the data read operation.

(1) T1 구간(1) T1 section

전체적인 동작은 앞선 도 2의 동작과 동일하다.The overall operation is the same as the previous operation of FIG.

(2) T2 구간(2) T2 section

전체적인 동작은 앞선 도 2의 동작과 유사하며, 워드 라인에 인가되는 전압에 차이가 있다.The overall operation is similar to that of FIG. 2, and there is a difference in the voltage applied to the word line.

선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 해당 셀이 프로그램 되었는지 여부를 판단하기 위해, 검증 기준 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.A verification reference voltage is applied to a selected word line, that is, a word line connected to the specific memory cell, and a voltage Vread of a predetermined level is applied to other word lines that are not selected. do.

선택된 셀의 프로그램 여부에 따라 상기 비트라인의 전압레벨이 변화한다는 구성은 동일하다.The configuration in which the voltage level of the bit line changes according to whether the selected cell is programmed is the same.

(3) T3 구간, T4 구간(3) T3 section, T4 section

도 1은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 회로도이다.1 is a circuit diagram illustrating a configuration of a nonvolatile memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

100: 메모리 셀 어레이100: memory cell array

110: 비트라인 선택부110: bit line selector

122: 제1 프리차지부122: first precharge part

126: 제2 프리차지부126: second precharge unit

132: 제1 레지스터132: first register

136: 제2 레지스터136: second register

Claims

메모리 셀어레이와 접속된 이븐 비트라인 및 오드 비트라인과,An even bit line and an odd bit line connected to the memory cell array,

상기 이븐 비트라인과 접속되어 데이터를 저장하는 제1 레지스터와,A first register connected to the even bit line to store data;

상기 오드 비트라인과 접속되어 데이터를 저장하는 제2 레지스터와,A second register connected to the odd bit line to store data;

상기 이븐 비트라인과 상기 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와,A first precharge unit which precharges an even sensing node formed at a connection point of the even bit line and the first register to a high level or supplies a supplementary current to the even sensing node;

상기 오드 비트라인과 상기 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부와,A second precharge unit which precharges an anode sensing node formed at a connection point of the odd bit line and the second register to a high level or supplies a supplementary current to the anode sensing node;

상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하며, And a bit line selector configured to connect the even bit line and the even sensing node, and connect the odd bit line and the odd sensing node.

상기 제1 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 전원 전압을 인가시키는 제1 PMOS 트랜지스터와,A first PMOS transistor configured to apply a power supply voltage to the even sensing node in response to a low level first precharge signal;

로우레벨의 제2 프리차지 신호에 응답하여 상기 이븐 감지노드에 대하여 보충 전류를 공급하는 제2 PMOS 트랜지스터와,A second PMOS transistor supplying a supplemental current to the even sensing node in response to a low level second precharge signal;

상기 제2 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제2 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제3 PMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.And a diode-connected third PMOS transistor connected to the drain of the second PMOS transistor and the even sensing node to prevent a reverse flow of the current passing through the second PMOS transistor.

상기 이븐 비트라인과 이븐 감지노드를 접속시키고, 상기 오드 비트라인과 오드 감지노드를 접속시키는 비트라인 선택부를 포함하며,And a bit line selector configured to connect the even bit line and the even sensing node, and connect the odd bit line and the odd sensing node.

상기 제2 프리차지부는 로우레벨의 제1 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 전원 전압을 인가시키는 제4 PMOS 트랜지스터와,A fourth PMOS transistor configured to apply a power supply voltage to the anode sensing node in response to the first precharge signal having a low level;

로우레벨의 제2 프리차지 신호에 응답하여 상기 오드 감지노드에 대하여 보충 전류를 공급하는 제5 PMOS 트랜지스터와,A fifth PMOS transistor supplying a supplemental current to the anode sensing node in response to a low level second precharge signal;

상기 제5 PMOS 트랜지스터의 드레인과 상기 이븐 감지노드에 접속되어 상기 제5 PMOS 트랜지스터를 통과하는 전류의 역류를 방지하는 다이오드 접속된 제6 PMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.And a diode-connected sixth PMOS transistor connected to the drain of the fifth PMOS transistor and the even sensing node to prevent a reverse flow of the current passing through the fifth PMOS transistor.

이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드를 하이레벨로 프리차지시키거나, 상기 이븐 감지노드에 보충 전류를 공급하는 제1 프리차지부와,A first precharge unit for precharging the even sensing node formed at the connection point between the even bit line and the first register to a high level or supplying a supplementary current to the even sensing node;

오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드를 하이레벨로 프리차지시키거나, 상기 오드 감지노드에 보충 전류를 공급하는 제2 프리차지부를 포함하는 불휘발성 메모리 장치를 제공하는 단계와,Providing a nonvolatile memory device including a second precharge unit for precharging an anode sensing node formed at a connection point of an odd bit line and a second register to a high level or supplying a supplemental current to the anode sensing node; ,

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드를 하이 레벨로 프리차지시키는 단계와,Precharging the even sensing node and the odd sensing node to a high level by the first precharge unit and the second precharge unit;

하이레벨의 비트라인 선택신호를 인가하여 상기 이븐 비트라인과 상기 이븐 감지노드, 상기 오드 비트라인과 상기 오드 감지노드를 동시에 접속시키는 단계와,Connecting the even bit line and the even sensing node, the odd bit line, and the odd sensing node simultaneously by applying a high level bit line selection signal;

드레인 선택 트랜지스터를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 상기 각 비트라인들을 접속시키는 단계와,Turning on the drain select transistor to connect each bit line with a cell string including a specific memory cell to be read;

상기 특정 메모리셀과 접속된 워드라인에 로우 레벨의 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,Applying a low level voltage to a word line connected to the specific memory cell and applying a high level voltage to other word lines;

소스 선택 트랜지스터를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통소스라인에 접속시키는 단계와,Turning on a source select transistor to connect one terminal of the cell string to a common source line connected to a ground power source;

상기 제1 프리차지부 및 제2 프리차지부에 의하여 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계와,Supplying a supplementary current to the even sensing node and the odd sensing node by the first precharge unit and the second precharge unit;

상기 각 비트라인의 전압레벨의 변화에 따라 상기 판독하고자 하는 메모리 셀의 프로그램 여부를 평가하고 리드 신호를 인가하여 특정 셀의 전압 레벨을 상기 제1 레지스터 및 제2 레지스터에 각각 인가하는 단계Evaluating whether the memory cell to be read is programmed according to a change in the voltage level of each bit line, and applying a read signal to apply a voltage level of a specific cell to the first register and the second register, respectively.

를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.And a data reading method of the nonvolatile memory device.

제3항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,The method of claim 3, wherein a high level discharge signal is simultaneously applied to NMOS transistors connected between an input terminal of a control signal and an even bit line and an odd bit line pair before performing the precharge step. Connecting the lines and the control signal input terminal,

상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.And discharging the respective bit lines by applying a specific voltage having a low level to the control signal input terminal.

제3항에 있어서, 상기 이븐 감지노드 및 오드 감지노드를 하이레벨로 프리차지 시키는 단계는 전원전압과 각 감지노드 사이에 접속된 각각의 제1 PMOS 트랜지스터의 게이트에 로우 레벨의 제1 프리차지 신호를 인가하여 상기 각 감지노드를 상기 전원전압과 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.4. The method of claim 3, wherein precharging the even sensing node and the odd sensing node to a high level comprises performing a low level first precharge signal at a gate of each first PMOS transistor connected between a power supply voltage and each sensing node. Connecting each sensing node to the power supply voltage by applying a data read method to the sensing node.

제5항에 있어서, 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계는 전원전압과 접속된 각각의 제2 PMOS 트랜지스터의 게이트에 로우레벨의 제2 프리차지 신호를 인가하여 상기 제2 PMOS 트랜지스터의 드레인과 각 감지노 드 사이에 다이오드 접속된 제3 PMOS 트랜지스터를 통하여 상기 전원전압으로부터 보충 전류를 공급시키는 단계와,The method of claim 5, wherein supplying a supplementary current to the even sensing node and the odd sensing node comprises applying a low-level second precharge signal to a gate of each second PMOS transistor connected to a power supply voltage. Supplying a supplementary current from the power supply voltage through a third PMOS transistor diode-connected between the drain of each PMOS transistor and each sensing node;

상기 제1 프리차지 신호를 하이레벨로 천이시켜 상기 각 감지노드의 프리차지를 중단시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 독출 방법.And translating the first precharge signal to a high level to stop precharging of the respective sensing nodes.

상기 특정 메모리셀과 접속된 워드라인에 검증 기준 전압을 인가하고 그 밖의 워드라인에 하이 레벨의 전압을 인가하는 단계와,Applying a verification reference voltage to a word line connected to the specific memory cell and applying a high level voltage to other word lines;

를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.Program verification method of a nonvolatile memory device comprising a.

제7항에 있어서, 상기 프리차지 단계를 수행하기 전에 제어신호의 입력단과 상기 이븐 비트라인 및 오드 비트라인 쌍 사이에 접속된 NMOS 트랜지스터들에 대하여 하이레벨의 디스차지 신호를 동시에 인가하여 상기 각 비트라인들과 제어신호 입력단을 접속시키는 단계와,The method of claim 7, wherein a high level discharge signal is simultaneously applied to NMOS transistors connected between an input terminal of a control signal and an even bit line and an odd bit line pair before performing the precharge step. Connecting the lines and the control signal input terminal,

상기 제어신호 입력단에 로우 레벨의 특정 전압을 인가하여 상기 각 비트라인들을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.And discharging each of the bit lines by applying a specific voltage having a low level to the control signal input terminal.

제7항에 있어서, 상기 이븐 감지노드 및 오드 감지노드를 하이레벨로 프리차지 시키는 단계는 전원전압과 각 감지노드 사이에 접속된 각각의 제1 PMOS 트랜지 스터의 게이트에 로우 레벨의 제1 프리차지 신호를 인가하여 상기 각 감지노드를 상기 전원전압과 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.8. The method of claim 7, wherein precharging the even sensing node and the odd sensing node to a high level comprises performing a low level first pretreatment at a gate of each first PMOS transistor connected between a power supply voltage and each sensing node. And connecting each sensing node to the power supply voltage by applying a charge signal.

제9항에 있어서, 상기 이븐 감지노드 및 오드 감지노드에 보충 전류를 공급하는 단계는 전원전압과 접속된 각각의 제2 PMOS 트랜지스터의 게이트에 로우레벨의 제2 프리차지 신호를 인가하여 상기 제2 PMOS 트랜지스터의 드레인과 각 감지노드 사이에 다이오드 접속된 제3 PMOS 트랜지스터를 통하여 상기 전원전압으로부터 보충 전류를 공급시키는 단계와,10. The method of claim 9, wherein supplying a supplementary current to the even sensing node and the odd sensing node comprises applying a low level second precharge signal to a gate of each second PMOS transistor connected to a power supply voltage. Supplying a supplementary current from the power supply voltage through a third PMOS transistor diode-connected between the drain of the PMOS transistor and each sensing node;

상기 제1 프리차지 신호를 하이레벨로 천이시켜 상기 각 감지노드의 프리차지를 중단시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 검증 방법.And translating the first precharge signal to a high level to stop precharging of the respective sensing nodes.