KR20080090841A - The non volatile memory device and the method for reading out thereof - Google Patents
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Abstract
Description
도 1은 통상적인 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.1 is a circuit diagram illustrating a page buffer of a conventional nonvolatile memory device.
도 2는 통상적인 불휘발성 메모리 장치의 페이지 버퍼에 대한 레이아웃도이다.2 is a layout diagram of a page buffer of a conventional nonvolatile memory device.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다. 3 is a circuit diagram illustrating a page buffer of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼에 대한 레이아웃도이다. 4 is a layout diagram of a page buffer of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시 인가되는 각종 전압 신호를 도시한 파형도이다.5 is a waveform diagram illustrating various voltage signals applied during a read operation of a nonvolatile memory device according to an exemplary embodiment of the present invention.
본 발명은 불휘발성 메모리 장치 및 그 독출 방법에 관한 것으로, 보다 상세하게는 고전압 트랜지스터로 형성되는 일부 회로를 저전압 트랜지스터로 대체하여 전체적인 칩 사이즈를 감소시킨 불휘발성 메모리 장치 및 그 독출방법에 관한 것이 다. The present invention relates to a nonvolatile memory device and a method of reading the same, and more particularly, to a nonvolatile memory device and a method of reading the same, which reduces the overall chip size by replacing some circuits formed of the high voltage transistor with a low voltage transistor. .
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.The nonvolatile memory device typically includes a memory cell array having cells in which data is stored in a matrix form, and a page buffer for writing a memory to a specific cell of the memory cell array or reading a memory stored in a specific cell. . The page buffer may include a pair of bit lines connected to a specific memory cell, a register for temporarily storing data to be written to the memory cell array, or a register for reading and temporarily storing data of a specific cell from the memory cell array, a voltage of a specific bit line or a specific register. It includes a sensing node for sensing a level, a bit line selection unit for controlling the connection of the specific bit line and the sensing node.
이때, 상기 비트라인 선택부는 통상적으로 고전압 트랜지스터의 형태로 구현되고 있으나, 고전압 트랜지스터의 경우 그 크기가 크기 때문에 전체적인 칩 사이즈가 커지는 문제점이 있다.In this case, the bit line selector is typically implemented in the form of a high voltage transistor. However, in the case of the high voltage transistor, the bit line selector has a large chip size.
본원 발명은 불휘발성 메모리 장치의 칩 사이즈를 감소시키기 위하여 비트라인 선택부의 일부 회로를 저전압 트랜지스터로 구현할 수 있는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다. 또한, 상기 불휘발성 메모리 장치의 독출 방법을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a nonvolatile memory device capable of implementing some circuits of a bit line selector as a low voltage transistor in order to reduce the chip size of the nonvolatile memory device. Another object of the present invention is to provide a method of reading the nonvolatile memory device.
상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 이븐 비트라인 또는 오드 비트라인과 감지라인을 선택적으로 접속시키는 비트라인 선택부와, 상기 감지라인에 특정 레벨의 제어신호를 인가시키는 디스차지부를 포함하되, 상기 비트라인 선택부는 고전압 트랜지스터를 이용하여 형성되고, 상기 디스차지부는 저전압 트랜지스터를 이용하여 형성되는 것을 특징으로 한다.The nonvolatile memory device of the present invention for achieving the above object is a bit line selection unit for selectively connecting the even bit line or odd bit line and the sense line, and the discharge for applying a control signal of a specific level to the sense line And a bit line selector using a high voltage transistor, and the discharge unit is formed using a low voltage transistor.
또한, 본원 발명의 불휘발성 메모리 장치의 독출 방법은 하이 레벨의 디스차지 신호를 인가하여 감지라인을 로우레벨로 디스차지시키는 단계와, 셀 스트링과 비트라인을 접속시키고 비트라인을 하이레벨로 프리차지시키는 단계와, 셀의 프로그램 여부에 따라 비트라인의 전압 레벨이 평가되는 단계와, 감지라인을 통하여 비트라인의 전압 레벨을 센싱하고 저장하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of reading the nonvolatile memory device according to the present invention includes applying a high level discharge signal to discharge a sense line to a low level, connecting a cell string and a bit line, and precharging the bit line to a high level. And a step of evaluating the voltage level of the bit line according to whether the cell is programmed, and sensing and storing the voltage level of the bit line through the sensing line.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 살펴보기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 통상적인 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.1 is a circuit diagram illustrating a page buffer of a conventional nonvolatile memory device.
상기 페이지 버퍼는 매트릭스 구조로 형성된 메모리 셀들을 포함하는 메모리 셀 어레이(미도시 됨)와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo)과, 특정 데이터를 임시저장하는 레지스터부(120)를 포함하며, 상기 비트라인들 및 상기 레지스터부와 접속되어 특정 비트라인의 전압레벨 또는 특정 레지스터부의 전압레벨이 감지되는 감지라인(SO) 및 상기 비트라인(BLe, BLo)들에 대하여 특정 전압레 벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단을 포함하고 이븐 디스차지 신호(DISe) 또는 오드 디스차지 신호(DISo)에 응답하여 상기 제어신호(VIRPWR)를 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 인가하는 비트라인 선택부(110)를 포함한다.The page buffer includes an even bit line (BLe) and an odd bit line (BLo) connected to a memory cell array (not shown) including memory cells formed in a matrix structure, and a
좀 더 구체적으로 살펴보면, 상기 비트라인 선택부(110)는 상기 제어신호 입력단과 일단자가 접속되고 이븐 디스차지 신호(DISe)에 응답하여 상기 제어신호(VIRPWR)를 이븐 비트라인(BLe)에 공급하는 NMOS 트랜지스터(N112), 상기 제어신호 입력단과 일단자가 접속되고 오드 디스차지 신호(DISo)에 응답하여 상기 제어신호(VIRPWR)를 오드 비트라인(BLo)에 공급하는 NMOS 트랜지스터(N114)를 포함한다.In more detail, the bit
또한, 비트라인 선택 신호(BSLe 또는 BSLo)에 응답하여 비트라인들(BLe 또는 BLo)과 감지라인(SO)을 각각 접속시키는 NMOS 트랜지스터(N116 또는 N118)를 포함한다. In addition, the NMOS transistor N116 or N118 connects the bit lines BLe or BLo and the sense line SO, respectively, in response to the bit line selection signal BSLe or BSLo.
상기 레지스터부(120)는 특정 메모리 셀 어레이에 저장된 데이터를 독출하는 동작에서 감지라인의 전압레벨에 따라 해당 데이터를 임시 저장하는 역할을 한다. 또한, 상기 외부에서 입력된 데이터를 상기 특정 메모리 셀 어레이에 프로그램하는 동작에서 해당 데이터를 임시 저장하는 역할을 한다. The
상기 레지스터부(120)는 통상적으로 데이터를 임시저장하는 두 개의 인버터(IV122, IV124)로 구성된 래치, 각 래치의 노드와 접속되어 상기 감지라인의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N128), 상기 래치의 노드와 접속되고 리셋 신호(RESET)에 응답하여 래치에 저장되는 데이터를 초기화시키는 NMOS 트랜지 스터(N124), 상기 NMOS 트랜지스터(N128) 및 접지 전압원 사이에 접속되고 리드 신호(READ)에 응답하여 로우 레벨의 데이터를 상기 래치로 전달하는 NMOS 트랜지스터(N126)를 포함한다. The
도면에는 하나의 래치만을 포함하도록 도시되어있으나, 동일하게 구성된 래치를 하나 더 포함하는 듀얼 레지스터 형태의 레지스터부를 구성할 수 있다.Although shown in the drawing to include only one latch, it is possible to configure a register portion having a dual register type including one more latch configured in the same manner.
또한, 상기 레지스터부(120)는 프리차지 신호(PRECHb)에 응답하여 상기 감지라인(SO)와 전원 전압을 접속시키는 PMOS 트랜지스터(P120)를 포함한다. In addition, the
한편, 상기 비트라인 선택부(110)는 고전압 트랜지스터 영역에 형성되고, 상기 레지스터부(120)는 저전압 트랜지스터 영역에 형성된다. 그 구체적인 레이아웃도를 살펴보기로 한다.Meanwhile, the
도 2는 통상적인 불휘발성 메모리 장치의 페이지 버퍼에 대한 레이아웃도이다.2 is a layout diagram of a page buffer of a conventional nonvolatile memory device.
이븐 비트라인 및 오드 비트라인으로 구성된 비트라인 쌍(BLe[n], BLo[n])을 총 16개 포함하며, 각 비트라인 쌍과 접속되는 비트라인 선택부(210, 212, 214)를 16개 포함한다. 또한, 각 비트라인 선택부와 감지라인(SO)을 통해 접속되는 레지스터부(220, 222, 224)를 16개 포함한다.16 bit line pairs (BLe [n], BLo [n]) including an even bit line and an odd bit line, and 16 bit
이때, 비트라인 선택부(210, 212, 214)는 고전압 트랜지스터 영역에 해당하며, 이를 확대해서 다시 도시하면 도 2의 오른쪽 그림과 같다.In this case, the
각 비트라인 선택부(210, 212, 214)는 각 비트라인(BLe, BLo)들과 접속되는 영역(230), 감지라인(SO)과 접속되는 영역(232), 감지라인(SO)과 각 비트라인(BLe, BLo)을 접속시키는 비트라인 선택신호(BSLe, BSLo)가 인가되는 영역(234), 각 비트라인(BLe, BLo)과 제어신호 입력단을 접속시키는 디스차지 신호(DISe, DISo)가 인가되는 영역(236), 제어신호(VIRPWR)가 인가되는 영역(238)을 포함한다.Each of the bit
이때, 도 1과 같이 디스차지 신호에 의해 제어되는 NMOS 트랜지스터(N112, N114)와 제어신호 입력단이 고전압 트랜지스터 영역에 포함될 경우, 도 2와 같이 제어신호가 인가되는 영역이 비트라인 선택부가 형성되는 영역에 중복적으로 필요하게 된다. 상기 제어신호 입력단을 통해 인가되는 제어신호의 레벨은 1~5 V 수준에 불과하므로, 15~30V 수준의 내압 특성을 갖는 고전압 트랜지스터 영역에 포함시키지 않아도 된다.At this time, when the NMOS transistors N112 and N114 controlled by the discharge signal and the control signal input terminal are included in the high voltage transistor region as shown in FIG. 1, the region where the control signal is applied is formed as shown in FIG. 2. This is necessary in duplicate. Since the level of the control signal applied through the control signal input terminal is only 1 to 5 V, it is not necessary to include it in the high voltage transistor region having the breakdown voltage characteristic of 15 to 30 V.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다. 3 is a circuit diagram illustrating a page buffer of a nonvolatile memory device according to an exemplary embodiment of the present invention.
상기 페이지 버퍼는 메모리 셀 어레이에 포함된 각각의 메모리 셀 스트링에 연결되는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)과 감지라인(SO)과의 접속여부를 결정하는 비트라인 선택부(310)와, 상기 감지라인(SO)에 특정 레벨의 제어신호를 인가하여 상기 감지라인을 디스차지 시키는 디스차지부(330)와, 상기 감지라인과 접속되어 특정 데이터를 임시저장하는 레지스터부(320)를 포함한다.The page buffer bit
다만, 도 1의 경우와 달리, 고전압 트랜지스터 영역에 형성되는 비트라인 선택부(310)는 비트라인 선택 신호(BSLe 또는 BSLo)에 응답하여 비트라인들(BLe 또는 BLo)과 감지라인(SO)을 각각 접속시키는 NMOS 트랜지스터(N312 또는 N314)를 포함할뿐, 제어신호 입력단 또는 이븐 디스차지 신호(DISe) 또는 오드 디스차지 신호(DISo)에 응답하여 상기 제어신호(VIRPWR)를 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 인가하는 NMOS 트랜지스터(N330)는 포함하지 않는다. However, unlike the case of FIG. 1, the
또한, 상기 페이지 버퍼는 감지라인(SO)과 접속되어 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 동시에 디스차지시키는 디스차지부(330)를 포함하며, 이는 저전압 트랜지스터 영역에 형성된다.In addition, the page buffer includes a
상기 디스차지부(330)는 제어신호(VIRPWR)가 인가되는 제어신호 입력단, 상기 감지라인(SO)과 제어신호 입력단 사이에 접속되며 디스차지 신호(DISe/o)에 응답하여 상기 제어신호(VIRPWR)를 감지라인(SO)에 인가시키는 NMOS 트랜지스터(N330)를 포함한다. The
또한, 상기 페이지 버퍼는 도 1의 레지스터부(120)와 동일하게 구성된 레지스터부(320)를 포함하는바, 이에 대한 상세한 설명은 앞서 설명한 내용과 같다.In addition, the page buffer includes a
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼에 대한 레이아웃도이다. 4 is a layout diagram of a page buffer of a nonvolatile memory device according to an exemplary embodiment of the present invention.
이븐 비트라인 및 오드 비트라인으로 구성된 비트라인 쌍(BLe[n], BLo[n])을 총 16개 포함하며, 각 비트라인 쌍과 접속되는 비트라인 선택부(410, 412, 414)를 16개 포함한다. 그리고, 상기 각 감지라인(SO)에 대하여 제어신호(VIRPWR)를 인가하는 디스차지부(431, 432,..., 436)를 16개 포함한다. 또한, 각 감지라인과 접속 되는 레지스터부(미도시 됨)를 16개 포함한다.A total of 16 bit line pairs BLe [n] and BLo [n] including an even bit line and an odd bit line, and 16 bit
각 비트라인 선택부(410, 412, 414)는 각 비트라인(BLe, BLo)들과 접속되는 영역(420), 감지라인(SO)과 접속되는 영역(422), 상기 감지라인(SO)과 각 비트라인(BLe, BLo)을 접속시키는 비트라인 선택신호(BSLe, BSLo)가 인가되는 영역(424) 을 포함하며, 이는 고전압 트랜지스터 영역에 형성된다. 따라서, 상기 NMOS 트랜지스터(N312, N314)는 고전압 트랜지스터를 이용하여 형성된다.Each of the bit
다음으로, 상기 디스차지부(431, 432,..., 436)는 감지라인(SO)과 접속되는 영역(440), 각 비트라인(BLe, BLo)과 제어신호 입력단을 접속시키는 디스차지 신호(DISe/o)가 인가되는 영역(442), 제어신호(VIRPWR)가 인가되는 영역(444)을 포함하며, 이는 저전압 트랜지스터 영역에 형성된다. 따라서, 상기 NMOS 트랜지스터(N330)는 저전압 트랜지스터를 이용하여 형성된다.Next, the
이와 같이, 고전압 트랜지스터의 형태로 구현되던 부분을 저전압 트랜지스터의 형태로 구현함으로써 전체적인 칩 사이즈를 크게 감소 시킬 수 있다.As such, the overall chip size may be greatly reduced by implementing the portion that was implemented in the form of a high voltage transistor in the form of a low voltage transistor.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시 인가되는 각종 전압 신호를 도시한 파형도이다.5 is a waveform diagram illustrating various voltage signals applied during a read operation of a nonvolatile memory device according to an exemplary embodiment of the present invention.
(1) T1 구간(1) T1 section
먼저 제어신호의 입력단과 감지라인(SO) 사이에 접속된 NMOS 트랜지스터(N330)에 하이레벨의 디스차지 신호(DISe/o)를 일정기간 인가하여 감지라인(SO) 에 제어신호(VIRPWR)를 인가시킨다. 이때 제어신호(VIRPWR)는 로우 레벨로 유지되므로, 각 감지라인(SO)은 제어신호(VIRPWR)가 공급하는 전압레벨, 즉 0V 로 디스차지된다. First, a high level discharge signal DISe / o is applied to the NMOS transistor N330 connected between the input terminal of the control signal and the sensing line SO for a predetermined time to apply the control signal VIRPWR to the sensing line SO. Let's do it. At this time, since the control signal VIRPWR is maintained at a low level, each sensing line SO is discharged to a voltage level supplied by the control signal VIRPWR, that is, 0V.
한편, 상기 레지스터부(320)의 노드(Q)에는 리셋(RESET) 신호를 이용하여 로우 레벨의 데이터가 저장되도록 초기화 된다.On the other hand, the node Q of the
(2) T2 구간(2) T2 section
드레인 선택 트랜지스터(DSL)를 턴온시켜 판독하고자하는 특정 메모리 셀이 포함된 셀 스트링과 특정 비트라인(BLe 또는 BLo)을 접속시킨다.The drain select transistor DSL is turned on to connect a cell string including a specific memory cell to be read with a specific bit line BLe or BLo.
또한, 선택된 워드라인, 즉 상기 특정 메모리셀과 접속된 워드라인에는 OV의 전압을 인가하고, 선택되지 않은 그 밖의 워드라인에는 일정 레벨의 전압(Vread)을 인가한다.In addition, a voltage of OV is applied to a selected word line, that is, a word line connected to the specific memory cell, and a voltage Vread is applied to other word lines that are not selected.
또한, 로우레벨의 프리차지 신호(PRECHb)를 상기 PMOS 트랜지스터(P322)에 인가하여 해당 트랜지스터를 턴온시킴으로서 감지라인(SO)을 하이레벨(Vcc)로 프리차지 시킨다.In addition, the low level precharge signal PRECHb is applied to the PMOS transistor P322 to turn on the transistor to precharge the sensing line SO to a high level Vcc.
또한, 상기 특정 비트라인에 대하여 제1 전압레벨(V1)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 NMOS 트랜지스터(N312 또는 N314)를 턴온시킨다. 도면에서는 이븐 비트라인(BLe)과 감지라인(SO)을 접속시키기 위해 제1 전압레벨(V1)의 이븐 비트라인 선택신호(BSLe)를 인가하고 있으나, 오드 비트라인(BLo)과 감지라인(SO)을 접속시키는 경우에는 제1 전압레벨(V1) 오드 비트라인 선택신 호(BSLo)를 인가한다. 따라서, 상기 특정 비트라인(BLe 또는 BLo)과 감지라인(SO)이 접속되어 특정 비트라인(BLe 또는 BLo)이 하이레벨(Vcc)로 프리차지된다.The NMOS transistor N312 or N314 is turned on by applying the bit line selection signal BSLe or BSLo of the first voltage level V1 to the specific bit line. In the drawing, although the even bit line selection signal BSLe of the first voltage level V1 is applied to connect the even bit line BLe and the sensing line SO, the odd bit line BLo and the sensing line SO are applied. Is connected to the first voltage level V1 odd bit line selection signal BSLo. Therefore, the specific bit line BLe or BLo and the sensing line SO are connected to precharge the specific bit line BLe or BLo to the high level Vcc.
(3) T3 구간(3) T3 section
다음으로, 소스 선택 트랜지스터(SSL)를 턴온시켜 상기 셀 스트링의 일 단자를 접지전원과 접속된 공통 소스라인에 접속시킨다. 이를 통해 상기 메모리 셀 어레이의 셀 스트링 양단 중 일단은 비트라인과 접속시키고, 일단은 공통소스라인과 접속시킴으로써, 감지노드에서 비트라인을 통하여 공통소스라인으로 이어지는 전류 경로가 형성된다.Next, the source select transistor SSL is turned on to connect one terminal of the cell string to a common source line connected to a ground power source. As a result, one end of both ends of the cell string of the memory cell array is connected to the bit line and one end is connected to the common source line, thereby forming a current path from the sensing node to the common source line through the bit line.
다음으로, 특정 비트라인(BLe 또는 BLo)의 전압레벨의 변화정도에 따라 특정 셀의 프로그램 여부를 판단하는 평가 단계를 거친다.Next, an evaluation step of determining whether to program a specific cell is performed according to the degree of change in the voltage level of the specific bit line BLe or BLo.
즉, 하이레벨로 인가되는 비트라인 선택신호(BSLe 또는 BSLo)를 로우레벨로 천이시켜 특정 비트라인(BLe 또는 BLo)과 감지라인(SO)의 접속을 해제시킨다. 따라서, 판독하고자 하는 특정 셀의 프로그램 여부에 따라 해당 비트라인의 전압레벨에 변화가 발생한다.That is, the bit line selection signal BSLe or BSLo applied to the high level is transferred to the low level to disconnect the specific bit line BLe or BLo from the sensing line SO. Therefore, a change occurs in the voltage level of the corresponding bit line depending on whether or not the specific cell to be read is programmed.
해당 셀이 프로그램된 경우에는 해당 셀의 문턱전압이 높아 턴온되지 않으므로, 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 프리차지된 비트라인의 전압레벨의 그대로 유지된다. 그러나, 해당 셀이 소거된 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가므로 비트라인의 전압레벨이 감소하게 된다. When the corresponding cell is programmed, the threshold voltage of the corresponding cell is not high, and thus the cell is not turned on. Thus, no current flows through the formed current path, thereby maintaining the voltage level of the precharged bit line. However, when the cell is erased, current flows through the formed current path, thereby reducing the voltage level of the bit line.
(4) T4 구간(4) T4 section
다음으로, 상기 프리차지 신호(PRECHb)를 하이레벨로 천이시켜 감지라인(SO)과 전원전압(Vcc)과의 접속을 해제시킨다.Next, the precharge signal PRECHb is shifted to a high level to release the connection between the sensing line SO and the power supply voltage Vcc.
다음으로, 제2 전압레벨(V2)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 감지라인(SO)과 상기 특정 비트라인(BLe 또는 BLo)을 접속시킨다. Next, the bit line selection signal BSLe or BSLo of the second voltage level V2 is applied to connect the sensing line SO to the specific bit line BLe or BLo.
따라서, 비트라인(BLe 또는 BLo)의 전압레벨의 변화에 따라 감지라인(SO)의 전압레벨도 변화한다.Therefore, the voltage level of the sensing line SO also changes in accordance with the change of the voltage level of the bit line BLe or BLo.
일정시간이 지난 후에 감지라인(SO)의 전압 레벨에 따라 특정 셀의 프로그램 여부를 레지스터부(320)에 저장한다.After a predetermined time elapses, whether the specific cell is programmed or not is stored in the
감지라인(SO)의 전압레벨에 따라 특정 셀의 프로그램 여부를 저장하기 위해, 레지스터부(320)의 NMOS 트랜지스터(N328)에 리드 신호(READ)를 인가하여 감지노드의 전압레벨에 따라 전원 전압이 레지스터부(320)의 래치에 인가될 수 있도록 한다.In order to store whether or not a specific cell is programmed according to the voltage level of the sensing line SO, a read signal READ is applied to the NMOS transistor N328 of the
따라서, 특정 셀이 프로그램되어 감지라인(SO)의 전압 레벨의 변화가 작은 경우에는 레지스터부(320)의 NMOS 트랜지스터(N326)가 턴온되고, 상기 리드 신호(READ)에 의하여 NMOS 트랜지스터(N328)도 턴온되므로, 로우레벨의 데이터가 래치에 인가되고 인버터(IV324)에 의하여 노드(Q)에 하이 레벨 데이터가 저장된다.Therefore, when a specific cell is programmed and the change of the voltage level of the sensing line SO is small, the NMOS transistor N326 of the
그러나, 특정 셀이 프로그램되지 않은 경우 감지라인(SO)의 전압 레벨이 로우레벨로 변하므로 레지스터부(320)의 NMOS 트랜지스터(N326)가 턴오프되어, 초기 에 저장된 로우레벨의 데이터가 그대로 유지된다.However, when a specific cell is not programmed, the voltage level of the sensing line SO is changed to the low level, so that the NMOS transistor N326 of the
상술한 본원 발명의 구성에 따라 종래에 고전압 트랜지스터로 구현되던 회로부분을 저전압 트랜지스터로 구현함으로써 전체적인 칩 사이즈를 감소시킬 수 있다. 또한, 상술한 본원 발명의 구성에 따라 본원 발명의 불휘발성 메모리 장치의 특정 메모리 셀에 저장된 데이터를 효율적으로 독출해 낼 수 있다.According to the above-described configuration of the present invention, the overall chip size may be reduced by implementing the circuit part, which is conventionally implemented as a high voltage transistor, as a low voltage transistor. In addition, according to the above-described configuration of the present invention, data stored in a specific memory cell of the nonvolatile memory device of the present invention can be read out efficiently.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070034200A KR20080090841A (en) | 2007-04-06 | 2007-04-06 | The non volatile memory device and the method for reading out thereof |
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KR1020070034200A KR20080090841A (en) | 2007-04-06 | 2007-04-06 | The non volatile memory device and the method for reading out thereof |
Publications (1)
Publication Number | Publication Date |
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ID=40151874
Family Applications (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US7898872B2 (en) | 2009-01-21 | 2011-03-01 | Hynix Semiconductor Inc. | Operating method used in read or verification method of nonvolatile memory device |
US8305813B2 (en) | 2009-01-21 | 2012-11-06 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of operating the same |
-
2007
- 2007-04-06 KR KR1020070034200A patent/KR20080090841A/en not_active Application Discontinuation
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