KR20080090268A - Stacked package, method of manufacturing the same, and digital device having the stacked package - Google Patents

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Abstract

A stacked package, a method for manufacturing the same and a digital device with the same are provided to increase the yield by selecting available chips except for unavailable chips among semiconductor chips through a select chip. A chip stacked package includes a substrate(110), a plurality of semiconductor chips(120), a sealing layer(150) and a controller. The substrate has a wire pattern(112). The plurality of semiconductor chips are stacked on a upper surface of the substrate and are connected to the wire pattern of the substrate. The sealing layer is provided on the upper surface of the substrate and seals the semiconductor chips. The controller is provided on a lower surface of the substrate to be connected with the wire pattern of the substrate. The controller has a function for selecting available semiconductor chips among the semiconductor chips. The semiconductor chips are connected to the wire pattern of the substrate through a conductive wire(140) or a plug.

Description

적층 패키지, 그의 제조 방법 및 적층 패키지를 갖는 디지털 기기{stacked package, method of manufacturing the same, and digital device having the stacked package}Stacked package, method of manufacturing the same, and digital device having the stacked package

본 발명은 적층 패키지, 그 제조 방법 및 적층 패키지를 갖는 디지털 기기에 관한 것으로, 보다 상세하게는 다수의 반도체 칩이 적층된 적층 패키지, 그 제조 방법, 및 적층 패키지를 갖는 디지털 기기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated package, a method for manufacturing the same, and a digital device having the laminated package, and more particularly, to a laminated package in which a plurality of semiconductor chips are stacked, a manufacturing method thereof, and a digital device having a laminated package.

일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘 웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.In general, a semiconductor device includes a Fab process for forming an electrical circuit including electrical elements on a silicon wafer used as a semiconductor substrate, and an EDS (electrical) for inspecting electrical characteristics of the semiconductor devices formed in the fab process. die sorting) and a package process for encapsulating and individualizing the semiconductor devices with epoxy resin, respectively.

최근 메모리 용량의 증가하는 속도가 점차 빨라지고 있다. 또한, 멀티 미디어(multi media)의 요구나 디지털 기기의 사용이 급격해지면서 시장에서 요구하는 메모리 용량의 크기가 더욱 커지고 있다. 따라서, 상기 패키지 공정은 반도체 칩의 고밀도 실장을 실현하는 방향으로 발전하고 있다. 반도체 칩의 고밀도 실장을 실현 하기 위한 패키지로 복수의 반도체 칩을 적층하여 실장한 칩 적층 패키지가 있다. Recently, the increasing speed of memory capacity is getting faster. In addition, as the demand for multi media and the use of digital devices are rapidly increasing, the size of memory capacity required by the market is increasing. Therefore, the package process has developed in a direction to realize high density mounting of semiconductor chips. As a package for realizing high density mounting of semiconductor chips, there is a chip stack package in which a plurality of semiconductor chips are stacked and mounted.

그러나, 상기 칩 적층 패키지는 조립 후 테스트 수율이 떨어지는 문제점이 있다. 즉, 하나의 반도체 칩이 패키징된 반도체 패키지에 비하여 다수의 반도체 칩이 패키징된 칩 적층 패키지는 조립 후 테스트 수율이 상대적으로 떨어진다. 또한, 멀티 칩 패키지 내의 모든 반도체 칩에서 불량이 발생하기보다는 하나의 반도체 칩에서 불량이 발생하여 칩 적층 패키지를 불량으로 만든다. 조립이 모두 완료된 상태에서 불량인 반도체 칩을 포함되어 칩 적층 패키지가 불량으로 처리된 경우에, 불량인 반도체 칩만을 칩 적층 패키지에서 분리하는 것이 가장 바람직하다. 그러나, 칩 적층 패키지는 대부분 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 봉지재로 반도체 칩들이 봉합되기 때문에, 칩 적층 패키지를 파괴하지 않고는 불량 반도체 칩을 제거할 수 없다. 따라서, 양호한 반도체 칩을 포함하는 칩 적층 패키지가 불량품으로 처리되는 문제점이 있다.However, the chip stack package has a problem in that the test yield is poor after assembly. That is, compared to a semiconductor package in which one semiconductor chip is packaged, a chip stack package in which a plurality of semiconductor chips are packaged has a relatively low test yield after assembly. In addition, rather than failure occurs in all the semiconductor chips in the multi-chip package, a failure occurs in one semiconductor chip, which makes the chip stack package defective. In a case where the chip stack package is treated as a defect by including a defective semiconductor chip in a state where assembly is completed, it is most preferable to separate only the defective semiconductor chip from the chip stack package. However, since the chip stack package is mostly encapsulated with an encapsulant such as an epoxy molding compound (EMC), the defective semiconductor chip cannot be removed without destroying the chip stack package. Therefore, there is a problem that a chip stack package including a good semiconductor chip is treated as a defective product.

본 발명의 실시예들은 적층된 반도체 칩들 중 일부가 불량이더라도 나머지 사용 가능한 칩을 선택적으로 이용할 수 있는 적층 패키지를 제공한다.Embodiments of the present invention provide a stack package that can selectively use the remaining usable chips even if some of the stacked semiconductor chips are defective.

또한, 본 발명의 실시예들은 상기 적층 패키지를 제조하기 위한 방법을 제공한다.Embodiments of the present invention also provide a method for manufacturing the laminated package.

아울러, 본 발명의 실시예들은 상기 적층 패키지를 갖는 디지털 기기를 제공한다.In addition, embodiments of the present invention provide a digital device having the stacked package.

본 발명의 일 견지에 따른 칩 적층 패키지는 기판, 반도체 칩들, 봉지층 및 컨트롤러를 포함한다. 기판은 배선 패턴을 갖는다. 반도체 칩들은 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결된다. 봉지층은 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지한다. 컨트롤러는 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비된다. 또한, 컨트롤러는 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는다.A chip stack package according to an aspect of the present invention includes a substrate, semiconductor chips, an encapsulation layer, and a controller. The substrate has a wiring pattern. The semiconductor chips are stacked on an upper surface of the substrate and connected to the wiring patterns, respectively. An encapsulation layer is provided on an upper surface of the substrate and encapsulates the semiconductor chips. The controller is provided to be connected to the wiring pattern on the lower surface of the substrate. In addition, the controller has a select function of selecting an operable semiconductor chip among the semiconductor chips.

본 발명의 일 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면 또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함할 수 있다.According to an embodiment of the present disclosure, the chip stack package may further include a display unit formed on the bottom surface of the substrate or the top surface of the encapsulation layer to indicate the operable semiconductor chip.

본 발명의 다른 실시예에 따르면, 상기 반도체 칩과 상기 배선 패턴은 본딩 와이어 또는 플러그에 의해 연결될 수 있다. 또한, 상기 컨트롤러와 상기 배선 패 턴은 도전성 범프에 의해 연결될 수 있다.According to another embodiment of the present invention, the semiconductor chip and the wiring pattern may be connected by a bonding wire or a plug. In addition, the controller and the wiring pattern may be connected by conductive bumps.

본 발명의 또 다른 실시예에 따르면, 상기 컨트롤러는 반도체 칩들의 동작을 제어하는 로직 칩을 포함할 수 있다.According to another embodiment of the present invention, the controller may include a logic chip that controls the operation of the semiconductor chips.

본 발명의 또 다른 실시예에 따르면, 상기 컨트롤러는 상기 셀렉트 기능을 갖는 별도의 셀렉트 칩을 포함하고, 상기 셀렉트 칩은 상기 컨트롤러에 형성된 수용홈에 착탈 가능하게 수용될 수 있다. 상기 셀렉트 칩은 롬(ROM) 또는 에스램(SRAM)을 포함할 수 있다.According to another embodiment of the invention, the controller includes a separate select chip having the select function, the select chip can be detachably accommodated in the receiving groove formed in the controller. The select chip may include a ROM or an SRAM.

본 발명의 또 다른 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면에 형성된 외부접속단자를 더 포함할 수 있다.According to another embodiment of the present invention, the chip stack package may further include an external connection terminal formed on the lower surface of the substrate.

본 발명의 다른 견지에 따른 칩 적층 패키지의 제조 방법에 따르면, 배선 패턴을 갖는 기판의 상부면에 상기 배선 패턴과 연결되도록 적층된 다수의 반도체 칩을 구비한다. 상기 기판 상부면에 상기 반도체 칩들을 봉지하는 봉지층을 형성한다. 상기 반도체 칩들을 불량 여부를 확인하기 위해 상기 반도체 칩들을 테스트한다. 상기 반도체 칩들의 동작을 제어하는 로직 칩, 및 상기 테스트 결과에 따라 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 갖는 컨트롤러를 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비한다.According to another aspect of the present invention, there is provided a chip stack package manufacturing method including a plurality of semiconductor chips stacked on a top surface of a substrate having a wiring pattern to be connected to the wiring pattern. An encapsulation layer encapsulating the semiconductor chips is formed on an upper surface of the substrate. The semiconductor chips are tested to determine whether the semiconductor chips are defective. And a controller having a logic chip for controlling the operation of the semiconductor chips and a select chip for selecting an operable semiconductor chip among the semiconductor chips according to a test result so as to be connected to the wiring pattern on a lower surface of the substrate.

본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 테스트 결과에 따른 상기 작동 가능한 반도체 칩을 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 표시하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the manufacturing method may further include displaying the operable semiconductor chip according to the test result on the bottom surface of the substrate and / or the top surface of the encapsulation layer.

본 발명의 다른 실시예에 따르면, 상기 컨트롤러를 구비하는 단계는 상기 로 직 칩과 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 컨트롤러에 일체로 형성하는 단계를 포함할 수 있다. 또는, 상기 컨트롤러를 구비하는 단계는 상기 컨트롤러에 상기 셀렉트 칩을 착탈 가능하게 수용하는 수용홈을 형성하는 단계, 및 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 수용홈에 삽입하는 단계를 포함할 수 있다.According to another embodiment of the present invention, the providing of the controller may include integrally forming the select chip programmed to select the logic chip and the operable semiconductor chip in the controller to be connected to the wiring pattern. It may include. Alternatively, the providing of the controller may include forming a receiving groove in the controller to detachably receive the select chip, and connecting the select chip programmed to select the operable semiconductor chip to the wiring pattern. It may include inserting into the receiving groove.

본 발명의 다른 실시예에 따르면, 상기 반도체 칩들은 와이어 본딩 또는 플러그에 의해 상기 기판의 배선 패턴과 연결될 수 있다. 또한, 상기 컨트롤러는 플립칩 본딩에 의해 상기 기판에 연결될 수 있다.According to another embodiment of the present invention, the semiconductor chips may be connected to the wiring pattern of the substrate by wire bonding or a plug. In addition, the controller may be connected to the substrate by flip chip bonding.

본 발명의 또 다른 실시예에 따르면, 상기 제조 방법은 상기 기판의 하부면에 외부접속단자를 형성하는 단계를 더 포함할 수 있다.According to another embodiment of the present invention, the manufacturing method may further include forming an external connection terminal on the lower surface of the substrate.

본 발명의 또 다른 견지에 따른 칩 적층 패키지는 기판, 반도체 칩들, 봉지층, 로직 칩 및 셀렉트 칩을 포함한다. 기판은 배선 패턴을 갖는다. 반도체 칩들은 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결된다. 봉지층은 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지한다. 로직 칩은 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들의 동작을 제어한다. 셀렉트 칩은 상기 기판의 하부면에 상기 로직 칩과 별도로 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택한다. A chip stack package according to another aspect of the present invention includes a substrate, semiconductor chips, an encapsulation layer, a logic chip and a select chip. The substrate has a wiring pattern. The semiconductor chips are stacked on an upper surface of the substrate and connected to the wiring patterns, respectively. An encapsulation layer is provided on an upper surface of the substrate and encapsulates the semiconductor chips. The logic chip is provided to be connected to the wiring pattern on the lower surface of the substrate and controls the operation of the semiconductor chips. The select chip is provided on the lower surface of the substrate so as to be connected to the wiring pattern separately from the logic chip, and selects an operable semiconductor chip among the semiconductor chips.

본 발명의 일 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면 또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부 를 더 포함할 수 있다.According to an embodiment of the present invention, the chip stack package may further include a display unit formed on the bottom surface of the substrate or the top surface of the encapsulation layer to indicate the operable semiconductor chip.

본 발명의 다른 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면에 형성된 외부접속단자를 더 포함할 수 있다.According to another embodiment of the present invention, the chip stack package may further include an external connection terminal formed on the lower surface of the substrate.

본 발명의 또 다른 견지에 따른 칩 적층 패키지의 제조 방법에 따르면, 배선 패턴을 갖는 기판의 상부면에 상기 배선 패턴과 연결되도록 적층된 다수의 반도체 칩을 구비한다. 상기 기판 상부면에 상기 반도체 칩들을 봉지하는 봉지층을 형성한다. 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 상기 반도체 칩들을 제어하는 로직 칩을 구비한다. 상기 반도체 칩들을 불량 여부를 확인하기 위해 상기 반도체 칩들을 테스트한다. 상기 테스트 결과에 따라 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비한다.According to still another aspect of the present invention, there is provided a chip stack package including a plurality of semiconductor chips stacked on a top surface of a substrate having a wiring pattern to be connected to the wiring pattern. An encapsulation layer encapsulating the semiconductor chips is formed on an upper surface of the substrate. A logic chip for controlling the semiconductor chip to be connected to the wiring pattern on the lower surface of the substrate. The semiconductor chips are tested to determine whether the semiconductor chips are defective. A select chip for selecting an operable semiconductor chip among the semiconductor chips may be connected to the wiring pattern on a lower surface of the substrate according to the test result.

본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 테스트 결과에 따른 상기 작동 가능한 반도체 칩을 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 표시하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the manufacturing method may further include displaying the operable semiconductor chip according to the test result on the bottom surface of the substrate and / or the top surface of the encapsulation layer.

본 발명의 또 다른 견지에 따른 멀티 칩 패키지는 실장 보드, 제 1 패키지, 제 2 패키지 및 몰딩 부재를 포함한다. 제 2 패키지는 상기 실장 보드의 상부에 배치되며, 상기 실장 보드와 전기적으로 연결되며 복수의 반도체 칩들을 갖는다. 제 1 패키지는 상기 실장 보드와 제 2 패키지 사이에 개재되며, 상기 복수의 반도체 칩들 중에서 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는다. 몰딩 부재는 상기 실장 보드 상에 상기 제 1 패키지와 상기 제 2 패키지를 전체적으로 몰딩 한다.A multichip package according to another aspect of the present invention includes a mounting board, a first package, a second package, and a molding member. The second package is disposed on the mounting board, is electrically connected to the mounting board, and has a plurality of semiconductor chips. The first package is interposed between the mounting board and the second package, and has a select function for selecting an operable semiconductor chip among the plurality of semiconductor chips. The molding member molds the first package and the second package as a whole on the mounting board.

본 발명의 일 실시예에 따르면, 멀티 스택 패키지는 상기 제 2 패키지의 하부면 및/또는 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함할 수 있다.According to an embodiment of the present invention, the multi-stack package may further include a display unit formed on the bottom surface and / or the top surface of the second package to indicate the operable semiconductor chip.

본 발명의 또 다른 실시예에 따르면, 상기 제1 패키지는 볼-그리드-어레이(BGA), 란드-그리드-어레이(LGA), TSOP(thin small outline package) 또는 QFP(quad flat package)를 포함할 수 있다.According to another embodiment of the present invention, the first package may include a ball-grid-array (BGA), a land-grid-array (LGA), a thin small outline package (TSOP), or a quad flat package (QFP). Can be.

본 발명의 또 다른 실시예에 따르면, 상기 제 2 패키지는 볼-그리드-어레이(BGA) 또는 TSOP(thin small outline package)를 포함할 수 있다.According to another embodiment of the present invention, the second package may include a ball-grid-array (BGA) or a thin small outline package (TSOP).

본 발명의 또 다른 견지에 따른 디지털 기기는 몸체, 및 적층 패키지를 포함한다. 적층 패키지가 상기 몸체에 내장된다. 적층 패키지는 배선 패턴을 갖는 기판, 상기 기판의 상부면에 적층되며 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩들, 상기 기판의 상부면에 구비되며 상기 반도체 칩들을 봉지하는 봉지층, 및 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 컨트롤러를 포함한다.According to still another aspect of the present invention, a digital device includes a body and a laminated package. A laminated package is embedded in the body. The stack package includes a substrate having a wiring pattern, a plurality of semiconductor chips stacked on an upper surface of the substrate and connected to the wiring pattern, an encapsulation layer provided on an upper surface of the substrate, and encapsulating the semiconductor chips, And a controller having a select function on a lower surface thereof to be connected to the wiring pattern and to select an operable semiconductor chip among the semiconductor chips.

이와 같이 구성된 본 발명에 따르면, 상기 셀렉트 칩을 이용하여 상기 반도체 칩들 중 사용 불능인 칩을 제외한 사용 가능한 칩을 선택할 수 있다. 따라서, 상기 칩 적층 패키지의 수율을 높일 수 있다.According to the present invention configured as described above, it is possible to select usable chips other than the unusable chips among the semiconductor chips by using the select chip. Therefore, the yield of the chip stack package can be increased.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 칩 적층 패키지 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail a chip stack package and a manufacturing method according to an embodiment of the present invention. As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

칩 적층 패키지Chip lamination package

실시예 1Example 1

도 1은 본 발명의 제 1 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a chip stack package according to a first embodiment of the present invention.

도 1을 참조하면, 칩 적층 패키지(100)는 기판(110), 다수의 반도체 칩(120), 다수의 접착층(130), 본딩 와이어(140), 봉지층(150), 컨트롤러(190), 표시부(195) 및 다수의 외부접속단자(180)를 포함한다.Referring to FIG. 1, the chip stack package 100 may include a substrate 110, a plurality of semiconductor chips 120, a plurality of adhesive layers 130, a bonding wire 140, an encapsulation layer 150, a controller 190, The display unit 195 and a plurality of external connection terminals 180 are included.

상기 기판(110)은 평판 형태를 갖는다. 배선 패턴(112)은 상기 기판(110)에 구비된다. 일 예로, 상기 배선 패턴(112)은 상기 기판(110)의 상부면에 형성된다. 다른 예로, 상기 배선 패턴(112)은 상기 기판(110)의 상부면 및 하부면에 형성된다. 상기 기판(110)의 예로는 인쇄회로기판, 테이프 배선 기판, 세라믹 기판 등을 들 수 있다.The substrate 110 has a flat plate shape. The wiring pattern 112 is provided on the substrate 110. For example, the wiring pattern 112 is formed on the upper surface of the substrate 110. As another example, the wiring pattern 112 is formed on the top and bottom surfaces of the substrate 110. Examples of the substrate 110 may include a printed circuit board, a tape wiring board, a ceramic substrate, and the like.

상기 반도체 칩(120)들은 상기 기판(110)의 상부면에 적층되어 구비된다. 제 1 전극 패드(122)들은 각 반도체 칩(120)의 상부면에 구비된다. 일 예로, 상기 제 1 전극 패드(122)들은 각 반도체 칩(120)의 상부면 가장자리를 따라 배치된다. The semiconductor chips 120 are stacked on the upper surface of the substrate 110. The first electrode pads 122 are provided on the upper surface of each semiconductor chip 120. For example, the first electrode pads 122 are disposed along the upper edge of each semiconductor chip 120.

상기 접착층(130)들은 상기 기판(110)의 상부면과 상기 반도체 칩(120)들 중 최하부에 배치된 반도체 칩(120) 사이 및 상기 반도체 칩(120)들 사이에 개재된다. 상기 접착층(130)들은 상기 제 1 전극 패드(122)들을 노출시키는 개구부를 갖는다. 상기 접착층(130)들은 절연 물질로 이루어진다. 상기 접착층(130)의 예로는 에폭시, 접착제, 테이프 등을 들 수 있다. The adhesive layers 130 are interposed between an upper surface of the substrate 110, a semiconductor chip 120 disposed at a lowermost portion of the semiconductor chips 120, and between the semiconductor chips 120. The adhesive layers 130 have openings that expose the first electrode pads 122. The adhesive layers 130 are made of an insulating material. Examples of the adhesive layer 130 may include an epoxy, an adhesive, a tape, and the like.

상기 도전성 와이어(140)들은 상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 도전성 와이어(140)의 예로는 골드 와이어(Au wire) 또는 알루미늄 와이어(Al wire) 등을 들 수 있다.The conductive wires 140 electrically connect the first electrode pads 122 of the semiconductor chips 120 and the wiring pattern 112 of the substrate 110. Examples of the conductive wire 140 may include a gold wire or an aluminum wire.

상기 봉지층(150)은 상기 기판(110)의 상부면에 구비되며, 상기 반도체 칩(120)들 및 상기 도전성 와이어(140)들을 커버한다. 상기 봉지층(150)은 상기 반도체 칩(120)들 및 상기 도전성 와이어(140)들을 충격 등의 외부 환경으로부터 보호한다. 상기 봉지층(150)의 예로는 액상 봉지재(Glop top) 또는 에폭시몰딩컴파운드 등을 들 수 있다.The encapsulation layer 150 is provided on an upper surface of the substrate 110 and covers the semiconductor chips 120 and the conductive wires 140. The encapsulation layer 150 protects the semiconductor chips 120 and the conductive wires 140 from an external environment such as an impact. Examples of the encapsulation layer 150 include a liquid encapsulation material (Glop top) or an epoxy molding compound.

컨트롤러(190)는 기판(110)의 하부면에 구비된다. 본 실시예에서, 컨트롤러(190)는 로직 칩(160)과 셀렉트 칩(170)을 포함한다.The controller 190 is provided on the lower surface of the substrate 110. In this embodiment, the controller 190 includes a logic chip 160 and a select chip 170.

로직 칩(160)은 기판(110)의 좌측 하부면에 구비되어, 반도체 칩(120)들의 동작을 제어한다. 상기 로직 칩(160)의 예로는 중앙처리장치(central processing unit, CPU), 컨트롤러, 주문형 반도체(application specific integrated circuit, ASIC) 등을 들 수 있다. 로직 칩(160)은 로직 칩(160)의 상부면에 형성된 제2 전극 패드(미도시)들을 갖는다. 일 예로, 상기 제2 전극 패드들은 상기 로직 칩(160)의 상부면을 가로질러 배치된다. The logic chip 160 is provided on the lower left surface of the substrate 110 to control the operations of the semiconductor chips 120. Examples of the logic chip 160 may include a central processing unit (CPU), a controller, an application specific integrated circuit (ASIC), and the like. The logic chip 160 has second electrode pads (not shown) formed on the top surface of the logic chip 160. For example, the second electrode pads are disposed across the top surface of the logic chip 160.

제 1 도전성 범프(162)는 상기 로직 칩(160)의 제2 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 1 도전성 범프(162)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결될 수 있다.The first conductive bump 162 electrically connects the second electrode pad of the logic chip 160 and the wiring pattern 112 of the substrate 110. When the wiring pattern 112 is formed only on the upper surface of the substrate 110, the first conductive bump 162 may pass through the substrate 110 and be connected to the wiring pattern 112.

상기 셀렉트 칩(170)은 상기 기판(110)의 우측 하부면에 구비된다. 상기 셀렉트 칩(170)의 예로는 롬(ROM) 또는 에스램(SRAM)을 들 수 있다. 상기 셀렉트 칩(170)은 상기 반도체 칩(120)들 중 테스트에 의해 불량으로 확인된 반도체 칩(110)을 제외한 사용 가능한 반도체 칩(120)에 대응하는 프로그램이 로딩될 수 있다. 따라서, 상기 셀렉트 칩(170)은 사용 가능한 반도체 칩(120)들만을 선택할 수 있다. 셀렉트 칩(170)은 셀렉트 칩(170)의 상부면에 형성된 제 3 전극 패드(미도시)들을 갖는다. 일 예로, 상기 제 3 전극 패드들은 상기 셀렉트 칩(170)의 상부면을 가로질러 배치된다. The select chip 170 is provided on the lower right side of the substrate 110. Examples of the select chip 170 may include a ROM or an SRAM. The select chip 170 may be loaded with a program corresponding to the usable semiconductor chip 120 except for the semiconductor chip 110 identified as defective by the test among the semiconductor chips 120. Therefore, the select chip 170 may select only usable semiconductor chips 120. The select chip 170 has third electrode pads (not shown) formed on an upper surface of the select chip 170. For example, the third electrode pads are disposed across the upper surface of the select chip 170.

본 실시예에서, 로직 칩(160)과 셀렉트 칩(170)은 컨트롤러(190)에 일체로 형성된다. 즉, 로직 칩(160)과 셀렉트 칩(170)이 컨트롤러(190)로부터 분리될 수 없다. In the present embodiment, the logic chip 160 and the select chip 170 are integrally formed in the controller 190. That is, the logic chip 160 and the select chip 170 may not be separated from the controller 190.

제2 도전성 범프(172)는 상기 셀렉트 칩(170)의 제 3 전극 패드(미도시)와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 2 도전성 범프(172)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결될 수 있다.The second conductive bump 172 electrically connects a third electrode pad (not shown) of the select chip 170 and the wiring pattern 112 of the substrate 110. When the wiring pattern 112 is formed only on the upper surface of the substrate 110, the second conductive bump 172 may pass through the substrate 110 and be connected to the wiring pattern 112.

표시부(195)는 사용 가능한 반도체 칩(120)들을 표시한다. 예를 들어서, 표시부(195)는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 표시할 수 있다. 여기서, 칩 스택 패키지(100)를 제조하는 공정은 기판(110)의 하부면이 위로 향한 상태에서 수행되므로, 작업자 및/또는 공정 설비가 사용 가능한 반도체 칩(120)을 공정 중에 용이하게 인식할 수 있도록 하기 위해서 표시부(195)는 기판(110)의 하부면에 형성된 제 1 표시부(197)를 포함할 수 있다. 또한, 작업자 및/또는 공정 설비가 사용 가능한 반도체 칩(120)을 칩 적층 패키지(100)의 방향에 상관없이 인식할 수 있도록 하기 위해서, 표시부(195)는 봉지층(150)의 상부면에 형성된 제 2 표시부(199)를 부가적으로 포함할 수 있다. 따라서, 작업자 및/또는 공정 설비는 표시부(195)에 표시된 정상 반도체 칩(120)의 수 및 위치 등을 인식하여, 정상 반도체 칩(120)만을 선택하도록 프로그래밍된 셀렉트 칩(170)을 갖는 컨트롤러(190)를 칩 스택 패키지(100)에 구비시키게 된다. 한편, 본 실시예에서, 표시부(195)는 레이저를 이용해서 형성된 마크를 포함할 수 있다.The display unit 195 displays usable semiconductor chips 120. For example, the display unit 195 may display the location of the defective semiconductor chip, the location of the normal semiconductor chip, the total memory capacity of the normal semiconductor chips, and the like. Here, since the process of manufacturing the chip stack package 100 is performed with the bottom surface of the substrate 110 facing upward, the semiconductor chip 120 which can be used by the operator and / or the process equipment can be easily recognized during the process. The display unit 195 may include a first display unit 197 formed on the bottom surface of the substrate 110. In addition, the display unit 195 may be formed on the top surface of the encapsulation layer 150 in order to enable the operator and / or the process equipment to recognize the semiconductor chip 120 regardless of the direction of the chip stack package 100. The second display unit 199 may additionally be included. Accordingly, the operator and / or the process equipment recognizes the number and position of the normal semiconductor chips 120 displayed on the display unit 195, and the controller having the select chip 170 programmed to select only the normal semiconductor chips 120. 190 is provided in the chip stack package 100. In the present exemplary embodiment, the display unit 195 may include a mark formed by using a laser.

언더필링층(194)은 상기 컨트롤러(190)와 상기 기판(110) 사이에 개재된다. 상기 언더필링층(194)은 절연 물질을 포함한다. 상기 절연 물질의 예로는 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane), 중합성 물질(polymeric material) 등을 들 수 있다.An underfilling layer 194 is interposed between the controller 190 and the substrate 110. The underfill layer 194 includes an insulating material. Examples of the insulating material include epoxy, thermoplastic material, thermoset material, polyimide, polyurethane, polymeric material, and the like.

상기 외부접속단자(180)들은 상기 기판(110)의 하부면에서 상기 컨트롤러(190)가 형성된 영역을 제외한 영역에 구비된다. 상기 외부접속단자(180)는 상기 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 외부접속단자(180)는 상기 기판(110)을 관통하여 플러그(미도시)를 통해 상기 배선 패턴(112)과 연결될 수 있다. 본 실시예에서, 외부접속단자(180)의 예로서 솔더 볼을 들 수 있다.The external connection terminals 180 are provided in an area of the lower surface of the substrate 110 except for an area in which the controller 190 is formed. The external connection terminal 180 is electrically connected to the wiring pattern 112 of the substrate 110. When the wiring pattern 112 is formed only on the upper surface of the substrate 110, the external connection terminal 180 may be connected to the wiring pattern 112 through a plug (not shown) through the substrate 110. Can be. In this embodiment, an example of the external connection terminal 180 may be a solder ball.

본 실시예에 따르면, 상기 반도체 칩(120)들 중에 불량 반도체 칩이 존재하더라도 상기 셀렉트 칩(170)이 상기 불량 반도체 칩을 제외한 나머지 정상 반도체 칩(120)만을 선택할 수 있다. 따라서, 상기 불량 반도체 칩이 존재하더라도 상기 칩 적층 패키지(100)를 사용할 수 있다.According to the present exemplary embodiment, even if a defective semiconductor chip exists among the semiconductor chips 120, the select chip 170 may select only the normal semiconductor chip 120 except for the defective semiconductor chip. Therefore, even if the defective semiconductor chip exists, the chip stack package 100 may be used.

도 2a 내지 도 2c는 도 1의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.2A through 2C are cross-sectional views illustrating a method for manufacturing the chip stack package of FIG. 1.

도 2a를 참조하면, 배선 패턴(112)을 갖는 기판(110)을 마련한다. 상기 기판(110)의 상부면에 에폭시, 접착제, 테이프 등의 접착층(130)을 이용하여 다수의 반도체 칩(120)들을 적층하여 부착한다. 이때, 제 1 전극 패드(122)들은 상기 반도체 칩(120)의 상부면 가장자리에 위치한다. 상기 접착층(130)은 상기 제 1 전극 패드(122)들을 덮지 않는다.Referring to FIG. 2A, a substrate 110 having a wiring pattern 112 is prepared. A plurality of semiconductor chips 120 are stacked and attached to the upper surface of the substrate 110 using an adhesive layer 130 such as epoxy, adhesive, tape, or the like. In this case, the first electrode pads 122 are positioned at an edge of the upper surface of the semiconductor chip 120. The adhesive layer 130 does not cover the first electrode pads 122.

상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)을 도전성 와이어(140)들로 연결한다. 상기 제 1 전극 패드들(122)과 상기 배선 패턴(112)이 상기 도전성 와이어(140)들을 통해 전기적으로 연결된다. 상기 도전성 와이어(140)의 예로는 골드와이어 또는 알루미늄와이어를 들 수 있다.The first electrode pads 122 of the semiconductor chips 120 and the wiring pattern 112 of the substrate 110 are connected with the conductive wires 140. The first electrode pads 122 and the wiring pattern 112 are electrically connected through the conductive wires 140. Examples of the conductive wire 140 may be gold wire or aluminum wire.

봉지층(150)을 형성하기 위한 금형(미도시)을 설치한다. 상기 금형은 상기 기판(110)의 상부면에 내부 공간을 형성하도록 설치된다. 상기 내부 공간으로 절연 물질을 제공한다. 상기 절연 물질로는 액상봉지재 또는 에폭시몰딩컴파운드를 들 수 있다. 상기 절연 물질은 상기 기판(110)의 상부면에 반도체 칩(120)들 및 도전성 와이어(140)들을 덮는다. 상기 절연 물질을 경화시킨 후 상기 금형을 제거하여 봉지층(150)을 형성한다.A mold (not shown) for forming the encapsulation layer 150 is installed. The mold is installed to form an internal space on the upper surface of the substrate 110. An insulating material is provided to the inner space. The insulating material may include a liquid encapsulant or an epoxy molding compound. The insulating material covers the semiconductor chips 120 and the conductive wires 140 on the upper surface of the substrate 110. After curing the insulating material, the mold is removed to form the encapsulation layer 150.

도 2b를 참조하면, 테스트 장치(미도시)를 이용하여 반도체 칩(120)들을 테스트하여, 각 반도체 칩(120)의 불량 여부를 확인한다. 테스트 결과를 표시부(195)에 표시한다. 본 실시예에서, 상기 반도체 칩(120)들 중 일부가 불량인 경우, 상기 테스트 결과를 표시한다. 상기 테스트 결과는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 포함할 수 있다. 일 예로, 상기 테스트 결과는 상기 봉지층(150)의 상부면 또는 상기 기판(110)의 하부면에 표시될 수 있다. 다른 예로, 상기 테스트 결과는 상기 봉지층(150)의 상부면 및 상기 기판(110)의 하부면 모두에 표시될 수 있다. 상기 표시된 테스트 결과를 이용하여 상기 칩 적층 패키지(100)가 완성된 후, 상기 칩 적층 패키지의 메모리 용량을 용이하게 확인할 수 있다.Referring to FIG. 2B, the semiconductor chips 120 are tested by using a test device (not shown) to determine whether each semiconductor chip 120 is defective. The test result is displayed on the display unit 195. In the present embodiment, when some of the semiconductor chips 120 are defective, the test result is displayed. The test result may include a location of a bad semiconductor chip, a location of a normal semiconductor chip, and a total memory capacity of the normal semiconductor chips. For example, the test result may be displayed on an upper surface of the encapsulation layer 150 or a lower surface of the substrate 110. As another example, the test result may be displayed on both the top surface of the encapsulation layer 150 and the bottom surface of the substrate 110. After the chip stack package 100 is completed using the displayed test results, the memory capacity of the chip stack package may be easily confirmed.

도 2c를 참조하면, 컨트롤러(190)의 제 2 및 제 3 전극 패드들 상에 제 1 도 전성 범프(162)와 제 2 도전성 범프(172)를 형성한다. 본 실시예에서, 컨트롤러(190)는 로직 칩(160)과 셀렉트 칩(170)을 포함한다. 또한, 로직 칩(160)과 셀렉트 칩(170)은 컨트롤러(190)에 일체로 구성된다. 상기 로직 칩(160)의 예로는 중앙처리장치, 컨트롤러, 주문형 반도체 등을 들 수 있다. 특히, 셀렉트 칩(170)에는 표시부(195)에 표시된 테스트 결과와 대응하는 프로그램이 입력되어 있다. 따라서, 셀렉트 칩(170)은 반도체 칩(120)들 중에서 작동 가능한 반도체 칩(120)만을 선택하게 된다. 상기 셀렉트 칩(170)의 예로는 롬 또는 에스램을 들 수 있다.Referring to FIG. 2C, the first conductive bumps 162 and the second conductive bumps 172 are formed on the second and third electrode pads of the controller 190. In this embodiment, the controller 190 includes a logic chip 160 and a select chip 170. In addition, the logic chip 160 and the select chip 170 are integrally configured with the controller 190. Examples of the logic chip 160 may include a central processing unit, a controller, a custom semiconductor, and the like. In particular, a program corresponding to the test result displayed on the display unit 195 is input to the select chip 170. Therefore, the select chip 170 selects only the semiconductor chip 120 that is operable among the semiconductor chips 120. Examples of the select chip 170 may include ROM or SRAM.

절연물질을 기판(110)의 하부면에 도포하여 언더필링층(194)을 형성한다. 본 실시예에서, 상기 절연물질의 예로는 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 중합성 물질 등을 들 수 있다.An insulating material is applied to the lower surface of the substrate 110 to form the underfill layer 194. In this embodiment, examples of the insulating material may be epoxy, thermoplastic material, thermosetting material, polyimide, polyurethane, polymerizable material and the like.

컨트롤러(190)를 상기 언더필링층(194)이 형성된 상기 기판(110)의 하부면 아래에 위치시킨다. 상기 제1 도전성 범프(162)과 제 2 도전성 범프(172)를 가열하면서 상기 기판(110)과 상기 컨트롤러(190)를 가압한다. 상기 제 1 도전성 범프(162)와 제 2 도전성 범프(172)는 상기 언더필링층(194)을 관통하여 상기 기판(110)의 배선 패턴(112)과 연결된다. 따라서, 로직 칩(160)과 셀렉트 칩(170)이 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 1 도전성 범프(162)와 제 2 도전성 범프(172)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결된 플러그(미도시)와 연결될 수 있다. 즉, 상기 컨트롤러(190)는 상기 기판(110)에 플립 칩 방식으로 본딩된다. The controller 190 is positioned below the lower surface of the substrate 110 on which the underfill layer 194 is formed. The substrate 110 and the controller 190 are pressurized while heating the first conductive bump 162 and the second conductive bump 172. The first conductive bump 162 and the second conductive bump 172 pass through the underfill layer 194 and are connected to the wiring pattern 112 of the substrate 110. Thus, the logic chip 160 and the select chip 170 are electrically connected to the wiring pattern 112 of the substrate 110. When the wiring pattern 112 is formed only on the upper surface of the substrate 110, the first conductive bump 162 and the second conductive bump 172 penetrate the substrate 110 and the wiring pattern 112. It may be connected to a plug (not shown) connected with. That is, the controller 190 is bonded to the substrate 110 in a flip chip method.

상기 기판(110)의 하부면에 외부접속단자(180)들을 부착하여, 도 1에 도시된 칩 적층 패키지(100)를 완성한다. 상기 외부접속단자(180)들은 상기 기판(110)의 하부면에서 컨트롤러(190)가 부착된 영역을 제외한 영역에 구비된다. 상기 외부접속단자(180)들은 상기 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 외부접속단자(180)들은 상기 플러그와 연결될 수 있다.The external connection terminals 180 are attached to the lower surface of the substrate 110 to complete the chip stack package 100 illustrated in FIG. 1. The external connection terminals 180 are provided in an area of the lower surface of the substrate 110 except for an area to which the controller 190 is attached. The external connection terminals 180 are electrically connected to the wiring pattern 112 of the substrate 110. When the wiring pattern 112 is formed only on the upper surface of the substrate 110, the external connection terminals 180 may be connected to the plug.

한편, 컨트롤러(190)를 형성하기 전에, 상기 외부접속단자(180)가 상기 기판(110)에 먼저 형성될 수도 있다.On the other hand, before forming the controller 190, the external connection terminal 180 may be formed on the substrate 110 first.

실시예 2Example 2

도 3은 본 발명의 제 2 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a chip stack package according to a second embodiment of the present invention.

본 실시예에 따른 칩 적층 패키지(100a)는 컨트롤러를 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.The chip stack package 100a according to the present embodiment includes substantially the same components as the chip stack package 100 of the first embodiment shown in FIG. 1 except for the controller. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components are omitted.

도 3을 참조하면, 컨트롤러(190)는 로직 칩(160)만이 일체로 형성된다. 반면에, 컨트롤러(190)는 셀렉트 칩(170)을 선택적으로 수용하는 수용홈(192)을 갖는다. 본 실시예에서, 작업자 또는 공정 설비가 셀렉트 칩(170)을 수용홈(192)에 용이하게 삽입하고 또한 수용홈(192)으로부터 분리할 수 있도록 하기 위해서, 수용 홈(192)은 컨트롤러(190)의 측면에 형성된다.Referring to FIG. 3, only the logic chip 160 is integrally formed with the controller 190. On the other hand, the controller 190 has a receiving groove 192 to selectively receive the select chip 170. In this embodiment, the receiving groove 192 is a controller 190 in order to allow an operator or process equipment to easily insert the select chip 170 into the receiving groove 192 and to separate it from the receiving groove 192. Is formed on the side of the.

따라서, 반도체 칩(120)들에 대한 테스트 결과와 대응하는 셀렉트 칩(170)을 갖는 컨트롤러(190)를 선택할 필요없이, 테스트 결과와 대응하는 프로그램이 로딩된 설렉트 칩(170)만을 선택하고, 선택된 셀렉트 칩(170)을 수용홈(192)에 삽입하게 된다.Accordingly, without selecting the controller 190 having the select chip 170 corresponding to the test results for the semiconductor chips 120, only the select chip 170 loaded with the program corresponding to the test result is selected, The selected select chip 170 is inserted into the receiving groove 192.

도 4a 및 도 4b는 도 3의 칩 적층 패키지(100a)를 제조하는 방법을 순차적으로 나타낸 단면도들이다.4A and 4B are cross-sectional views sequentially illustrating a method of manufacturing the chip stack package 100a of FIG. 3.

먼저, 도 2a 및 도 2b를 참조로 설명한 공정들을 수행하여, 테스트 결과를 표시부(195)에 표시한다.First, the processes described with reference to FIGS. 2A and 2B are performed to display a test result on the display unit 195.

도 4a를 참조하면, 컨트롤러(190)를 기판(110)의 하부면에 부착한다. 여기서, 컨트롤러(190)는 수용홈(192)을 갖는다.Referring to FIG. 4A, the controller 190 is attached to the lower surface of the substrate 110. Here, the controller 190 has a receiving groove 192.

도 4b를 참조하면, 테스트 결과와 대응하는 프로그램이 로딩된 셀렉트 칩(170)을 수용홈(192)에 삽입한다. Referring to FIG. 4B, the select chip 170 loaded with the program corresponding to the test result is inserted into the receiving groove 192.

외부접속단자(180)를 기판(110)의 하부면에 실장하여, 도 3에 도시된 칩 적층 패키지(100a)를 완성한다.The external connection terminal 180 is mounted on the lower surface of the substrate 110 to complete the chip stack package 100a illustrated in FIG. 3.

본 실시예에 따르면, 반도체 칩들에 대한 테스트 결과에 따라 컨트롤러를 선택할 필요 없이, 셀렉트 칩만을 선택하여 컨트롤러에 삽입한다. According to the present exemplary embodiment, only the select chip is selected and inserted into the controller without selecting the controller according to the test results of the semiconductor chips.

실시예 3Example 3

도 5는 본 발명의 제 3 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면 도이다.5 is a cross-sectional view illustrating a chip stack package according to a third embodiment of the present invention.

본 실시예에 따른 칩 적층 패키지(100b)는 로직 칩과 셀렉트 칩을 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.The chip stack package 100b according to the present embodiment includes substantially the same components as the chip stack package 100 of the first embodiment shown in FIG. 1 except for the logic chip and the select chip. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components are omitted.

도 5를 참조하면, 로직 칩(160)과 셀렉트 칩(170)이 컨트롤러에 내장되지 않고 별도로 구비된다. 즉, 로직 칩(160)은 기판(110)의 좌측 하부면에 배치되고, 셀렉트 칩(170)은 기판(110)의 우측 하부면에 배치된다.Referring to FIG. 5, the logic chip 160 and the select chip 170 are provided separately without being embedded in the controller. That is, the logic chip 160 is disposed on the lower left surface of the substrate 110, and the select chip 170 is disposed on the lower right surface of the substrate 110.

제 1 도전성 범프(162)는 상기 로직 칩(160)의 제 2 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 제 1 언더필링층(164)은 상기 로직 칩(160)과 상기 기판(110) 사이에 개재된다. The first conductive bump 162 electrically connects the second electrode pad of the logic chip 160 and the wiring pattern 112 of the substrate 110. The first underfill layer 164 is interposed between the logic chip 160 and the substrate 110.

제 2 도전성 범프(172)는 상기 셀렉트 칩(170)의 제 3 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 제 2 언더필링층(174)은 상기 셀렉트칩(170)과 상기 기판(110) 사이에 개재된다. 상기 제 2 언더필링층(174)은 상기 제 1 언더필링층(164)과 동일한 물질을 포함한다.The second conductive bump 172 electrically connects the third electrode pad of the select chip 170 and the wiring pattern 112 of the substrate 110. The second underfill layer 174 is interposed between the select chip 170 and the substrate 110. The second underfill layer 174 includes the same material as the first underfill layer 164.

도 6a 및 도 6b들은 도 5의 칩 적층 패키지(100b)를 제조하는 방법은 순차적으로 나타낸 단면도들이다.6A and 6B are cross-sectional views sequentially illustrating a method of manufacturing the chip stack package 100b of FIG. 5.

먼저, 도 2a 및 도 2b를 참조로 설명한 공정들을 수행하여, 테스트 결과를 표시부(195)에 표시한다.First, the processes described with reference to FIGS. 2A and 2B are performed to display a test result on the display unit 195.

도 6a를 참조하면, 로직 칩(160)을 기판(110)의 좌측 하부면에 부착한다. 제 1 언더필링층(164)을 로직 칩(160)과 기판(110) 사이에 형성한다. 반면에, 제 1 언더필링층(164)을 기판(110)의 하부면에 형성한 후, 로직 칩(160)을 제 1 언더필링층(164)에 부착할 수도 있다.Referring to FIG. 6A, the logic chip 160 is attached to the lower left surface of the substrate 110. The first underfill layer 164 is formed between the logic chip 160 and the substrate 110. On the other hand, after forming the first underfill layer 164 on the lower surface of the substrate 110, the logic chip 160 may be attached to the first underfill layer 164.

도 6b를 참조하면, 테스트 결과와 대응하는 프로그램이 로딩된 셀렉트 칩(170)을 기판(110)의 우측 하부면에 부착한다. 제 2 언더필링층(174)을 셀렉트 칩(170)과 기판(110) 사이에 형성한다. 반면에, 제 2 언더필링층(174)을 기판(110)의 하부면에 형성한 후, 셀렉트 칩(170)을 제 2 언더필링층(174)에 부착할 수도 있다.Referring to FIG. 6B, the select chip 170 loaded with the program corresponding to the test result is attached to the lower right side of the substrate 110. The second underfill layer 174 is formed between the select chip 170 and the substrate 110. On the other hand, after forming the second underfill layer 174 on the lower surface of the substrate 110, the select chip 170 may be attached to the second underfill layer 174.

외부접속단자(180)를 기판(110)의 하부면에 실장하여, 도 5에 도시된 칩 적층 패키지(100a)를 완성한다.The external connection terminal 180 is mounted on the lower surface of the substrate 110 to complete the chip stack package 100a illustrated in FIG. 5.

실시예 4Example 4

도 7은 본 발명의 제 4 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.7 is a cross-sectional view for describing a chip stack package according to a fourth embodiment of the present invention.

본 실시예에 따른 칩 적층 패키지(100c)는 플러그를 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.The chip stack package 100c according to the present exemplary embodiment includes substantially the same components as the chip stack package 100 of the first embodiment shown in FIG. 1 except for the plug. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components are omitted.

도 7을 참조하면, 상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)이 플러그(145)들에 의해 전기적으로 연결한다. 본 실 시예에서, 반도체 칩(120)들에는 수직 방향을 따라 관통공들이 형성된다. 관통공들이 플러그(145)들로 채워져서, 적층된 반도체 칩(120)들의 제 1 전극 패드(122)들이 기판(110)의 배선 패턴(112)과 전기적으로 연결된다.Referring to FIG. 7, the first electrode pads 122 of the semiconductor chips 120 and the wiring pattern 112 of the substrate 110 are electrically connected by the plugs 145. In the present exemplary embodiment, through holes are formed in the semiconductor chips 120 along the vertical direction. The through holes are filled with the plugs 145 so that the first electrode pads 122 of the stacked semiconductor chips 120 are electrically connected to the wiring pattern 112 of the substrate 110.

본 실시예에 따른 칩 적층 패키지(100c)를 제조하는 방법은 와이어 본딩 공정 대신에 플러그 형성 공정이 포함된다는 점을 제외하고는 실시예 1에서 설명한 제조 방법과 실질적으로 동일하다. 따라서, 본 실시예에 따른 칩 적층 패키지(100c)를 제조하는 방법에 대한 반복 설명은 생략한다.The method of manufacturing the chip stack package 100c according to the present exemplary embodiment is substantially the same as the manufacturing method described in Example 1, except that a plug forming process is included instead of a wire bonding process. Therefore, repeated description of the method of manufacturing the chip stack package 100c according to the present embodiment will be omitted.

멀티 스택 패키지Multi Stack Package

실시예 1Example 1

도 8은 본 발명의 제 1 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.8 is a cross-sectional view for describing a multi-stack package according to a first embodiment of the present invention.

도 8을 참조하면, 본 실시예에 따른 멀티 스택 패키지(200)는, 실장 보드(201), 제 1 패키지(210), 제 2 패키지(220), 표시부(295) 및 몰딩 부재(240)를 포함한다. Referring to FIG. 8, the multi-stack package 200 according to the present embodiment may include a mounting board 201, a first package 210, a second package 220, a display portion 295, and a molding member 240. Include.

실장 보드(201)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(201)는 멀티 스택 패키지(200)에 파워를 공급하고, 멀티 스택 패키지(200)로 신호를 입력하며, 또한, 멀티 스택 패키지(200)로부터 신호를 출력 받는다. 즉, 실장 보드(201)와 제 1 및 제 2 패키지들(210, 220)은 전기적으로 연결된다. The mounting board 201 may be a kind of printed circuit board. The mounting board 201 supplies power to the multi stack package 200, inputs a signal to the multi stack package 200, and receives a signal from the multi stack package 200. That is, the mounting board 201 and the first and second packages 210 and 220 are electrically connected.

실장 보드(201)에는 제 1 및 제 2 패드들(205, 207)이 형성된다. 제 1 및 제 2 패드들(205, 207)과는 제 1 및 제 2 패키지들(210, 220)에 포함된 반도체 칩들과 상호 전기적으로 연결된다. 실장 보드(201)의 하면에는 복수의 랜드(250)가 형성될 수 있다. 상기 랜드들(250)을 통하여 멀티 스택 패키지(200)가 외부 소자와 전기적으로 연결될 수 있다.First and second pads 205 and 207 are formed on the mounting board 201. The first and second pads 205 and 207 are electrically connected to the semiconductor chips included in the first and second packages 210 and 220. A plurality of lands 250 may be formed on the bottom surface of the mounting board 201. The multi stack package 200 may be electrically connected to an external device through the lands 250.

제 1 패키지(210)는 제 1 기판(211), 제 1 다이(215) 및 제 1 도전볼들(217)을 포함한다.The first package 210 includes a first substrate 211, a first die 215, and first conductive balls 217.

제 1 기판(211)은, 예를 들면, 사각형 형상을 갖는다. 제 1 기판(211)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제 1 회로(미도시)들이 형성된다. 예를 들어, 제 1 기판(211)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.The first substrate 211 has a rectangular shape, for example. First circuits (not shown) are formed on the first substrate 211 to receive signals from the outside or output signals to the outside. For example, the first substrate 211 may be a printed circuit board (PCB).

제 1 반도체 칩(215)은 제 1 기판(211) 상에 배치된다. 제 1 반도체 칩(215)은 상기 제 1 회로와 전기적으로 연결된다. 또한, 제 1 반도체 칩(215)은 제 1 기판(211)의 상면 또는 하면에 배치될 수 있다.The first semiconductor chip 215 is disposed on the first substrate 211. The first semiconductor chip 215 is electrically connected to the first circuit. In addition, the first semiconductor chip 215 may be disposed on an upper surface or a lower surface of the first substrate 211.

제 1 반도체 칩(215)은 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 정상 작동 가능한 반도체 칩을 선택하는 신호를 발생하는 셀렉트 칩(control chip)일 수 있다. 따라서, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제 2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택 패키지(200)의 생산 수율이 향상된다. The first semiconductor chip 215 generates a signal for selecting a semiconductor chip that can operate normally when some of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 220 are defective. It may be a select chip. Therefore, even if some of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 220 fail, the first semiconductor chip 215 may be the second semiconductor chips 231, 232. , 233, 234 can be selected as a good product, thereby increasing the production yield of the multi-stack package 200.

제 1 반도체 칩(215)는 볼-그리드-어레이(ball grid array), 란드-그리드-어 레이(land gird array), 티에스오피(thin small outline package; TSOP) 또는 큐에프피(quad flat package;QFP) 방식으로 제 1 기판(211)에 실장될 수 있다.The first semiconductor chip 215 may include a ball grid array, a land gird array, a thin small outline package (TSOP), or a quad flat package; QFP) may be mounted on the first substrate 211.

제 1 기판(211) 상에는 제 1 반도체 칩(215)을 둘러싸는 제 1 보호 부재(219)가 형성된다. 제 1 보호 부재(219)는 에폭시 수지로 이루어질 수 있다. 제 1 보호 부재(219)는 외부로 노출되는 제 1 반도체 칩(215)을 외부 충격으로부터 보호할 뿐만 아니라, 제 1 기판(211)에 대한 제 1 반도체 칩(215)의 위치를 고정한다.The first protective member 219 surrounding the first semiconductor chip 215 is formed on the first substrate 211. The first protective member 219 may be made of an epoxy resin. The first protection member 219 not only protects the first semiconductor chip 215 exposed to the outside from external impact but also fixes the position of the first semiconductor chip 215 with respect to the first substrate 211.

제 1 도전볼들(217)은 제 1 기판(222) 하부에 배치된다. 제 1 도전볼들(217)은 실장 보드(201)에 형성된 상기 제 1 패드(205)와 전기적으로 연결된다. 상기 제 1 패드(205)는 제 1 도전볼들(217)을 통하여 신호를 입력받거나 외부로 신호를 출력한다.The first conductive balls 217 are disposed under the first substrate 222. The first conductive balls 217 are electrically connected to the first pad 205 formed on the mounting board 201. The first pad 205 receives a signal through the first conductive balls 217 or outputs a signal to the outside.

전술한 바와 같은, 제 2 패키지(220)는 제 1 패키지(210) 상에 적층된다. 이 경우, 제 1 패키지(210)는 하부 패키지(bottom package)가 되고, 제 2 패키지(220)는 상부 패키지(top package)가 된다. As described above, the second package 220 is stacked on the first package 210. In this case, the first package 210 becomes a bottom package and the second package 220 becomes a top package.

제 2 패키지(220)는 제 2 기판(221), 복수의 제 2 반도체 칩들(231, 232, 233, 234) 및 제 2 도전볼들(247)을 포함한다. The second package 220 includes a second substrate 221, a plurality of second semiconductor chips 231, 232, 233, and 234, and second conductive balls 247.

제 2 기판(221)은 전체적으로 사각 형상을 갖는다. 제 2 기판(221)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제 2 회로(미도시)들이 형성된다. 제 2 기판(221)은 인쇄 회로 기판일 수 있다.The second substrate 221 has a rectangular shape as a whole. Second circuits (not shown) are formed on the second substrate 221 to receive signals from the outside or output signals to the outside. The second substrate 221 may be a printed circuit board.

복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 2 기판(221) 상에 배치 된다. 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 상기 제 2 회로와 전기적으로 연결된다. 예를 들면, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 와이어 본딩 방식으로 상기 제 2 회로와 전기적으로 연결된다. 즉, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 와어어들(236, 237, 238, 239)에 의하여 상기 제 2 회로와 전기적으로 연결된다. 본 발명의 일 실시예에 있어서, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 4개의 반도체 칩을 포함한다. 하지만, 본 발명에 있어서, 제 2 반도체 칩들의 개수에는 그 제한이 없다. 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 2 기판(221)의 상면 또는 하면에 배치될 수 있다.The plurality of second semiconductor chips 231, 232, 233, and 234 are disposed on the second substrate 221. The plurality of second semiconductor chips 231, 232, 233, and 234 are electrically connected to the second circuit. For example, the plurality of second semiconductor chips 231, 232, 233, and 234 may be electrically connected to the second circuit by a wire bonding method. That is, the plurality of second semiconductor chips 231, 232, 233, and 234 are electrically connected to the second circuit by wires 236, 237, 238, and 239. In one embodiment of the present invention, the plurality of second semiconductor chips 231, 232, 233, and 234 include four semiconductor chips. However, in the present invention, the number of the second semiconductor chips is not limited. The plurality of second semiconductor chips 231, 232, 233, and 234 may be disposed on an upper surface or a lower surface of the second substrate 221.

복수의 제 2 반도체 칩들(231, 232, 233, 134)이 와이어 본딩 방식으로 제 2 기판(221)에 실장된 것으로 도 7에 도시되어 있다. 하지만, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 비지에이(BGA) 방식 또는 티에스오피(TSOP) 방식으로 제 2 기판(221)에 실장될 수 있다.A plurality of second semiconductor chips 231, 232, 233, and 134 are mounted on the second substrate 221 by wire bonding, as illustrated in FIG. 7. However, the plurality of second semiconductor chips 231, 232, 233, and 234 may be mounted on the second substrate 221 in a BGA or TSOP method.

제 2 기판(221) 상에는 복수의 제 2 반도체 칩들(231, 232, 233, 234)을 둘러싸는 제 2 보호 부재(235)가 형성된다. 제 2 보호 부재(235)는 복수의 제 2 반도체 칩들(231, 232, 233, 234)을 외부 충격으로부터 보호할 뿐만 아니라, 제 2 기판(221)에 대한 복수의 제 2 반도체 칩들(231, 232, 233, 234)의 위치를 고정한다. The second protection member 235 is formed on the second substrate 221 to surround the plurality of second semiconductor chips 231, 232, 233, and 234. The second protection member 235 not only protects the plurality of second semiconductor chips 231, 232, 233, and 234 from external impact, but also the plurality of second semiconductor chips 231, 232 on the second substrate 221. , 233, 234 to fix the position.

본 실시예에서는, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 1 반도체 칩(215)과 상이한 형상을 갖지만, 이로써 본 발명이 제한되는 것은 아님을 밝혀둔다.In the present exemplary embodiment, the plurality of second semiconductor chips 231, 232, 233, and 234 have a different shape from the first semiconductor chip 215, but the present invention is not limited thereto.

표시부(295)는 제 2 반도체 칩(231, 232, 233, 234) 중에서 사용 가능한 반 도체 칩들을 표시한다. 예를 들어서, 표시부(295)는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 표시할 수 있다. 표시부(295)는 제 2 기판(221)의 하부면에 형성된 제 1 표시부(297)를 포함할 수 있다. 부가적으로, 표시부(295)는 제 2 보호부재(235)의 상부면에 형성된 제 2 표시부(299)를 부가적으로 포함할 수 있다. The display unit 295 displays semiconductor chips usable among the second semiconductor chips 231, 232, 233, and 234. For example, the display unit 295 may display the location of the defective semiconductor chip, the location of the normal semiconductor chip, the total memory capacity of the normal semiconductor chips, and the like. The display unit 295 may include a first display unit 297 formed on a lower surface of the second substrate 221. In addition, the display unit 295 may additionally include a second display unit 299 formed on an upper surface of the second protection member 235.

제 2 도전볼들(247)은 제 2 기판(221) 하부에 배치된다. 제 2 도전볼들(247)은 상기 제2 회로와 전기적으로 연결된다. 상기 제 2 회로는 제 2 도전볼들(247)을 통하여 실장 보드(201)에 형성된 제 2 패드(207)로부터 신호를 입력받거나 외부로 신호를 출력한다.The second conductive balls 247 are disposed under the second substrate 221. The second conductive balls 247 are electrically connected to the second circuit. The second circuit receives a signal from the second pad 207 formed on the mounting board 201 through the second conductive balls 247 or outputs a signal to the outside.

전술한 바와 같은 제 1 및 제 2 패키지들(210,220)은 전기적으로 연결된다. 보다 자세하게는, 제 1 패키지(210)의 제 1 도전볼들(227)은 제 1 패드(205)와 전기적으로 연결된다. 제 2 패키지(220)의 제 2 도전볼들(247)은 제 2 패드(207)와 전기적으로 연결된다. 제 1 및 제 2 패드들(205, 207)이 상호 전기적으로 연결됨에 따라, 제 1 및 제 2 패키지들(210,220)이 전기적으로 연결된다.As described above, the first and second packages 210 and 220 are electrically connected. In more detail, the first conductive balls 227 of the first package 210 are electrically connected to the first pad 205. The second conductive balls 247 of the second package 220 are electrically connected to the second pad 207. As the first and second pads 205 and 207 are electrically connected to each other, the first and second packages 210 and 220 are electrically connected.

제 1 및 제 2 패키지들(210,220) 신호를 서로 주고받으며 소정의 기능을 수행하게 된다. 제 1 및 제 2 패키지들(210,220)의 원활한 상호작용을 위해서는, 제 1 및 제 2 패키지들(220,240)이 물리적 및 전기적으로 견고하게 결합되어야 한다.The first and second packages 210 and 220 exchange signals with each other to perform a predetermined function. For smooth interaction of the first and second packages 210, 220, the first and second packages 220, 240 must be firmly coupled physically and electrically.

몰딩 부재(240)는 실장 보드(201) 상에 제 1 및 제 2 패키지들(210, 220)을 덮도록 배치된다. 몰딩 부재(240)는, 예를 들면, 에폭시 봉지재(epoxy molding compound)를 포함할 수 있다. 몰딩 부재(240)는 제 1 및 제 2 패키지들(210, 220) 을 외부로부터의 물리적 또는 전기적 충격으로 보호하고, 제 1 및 제 2 패키지들(210, 220)을 실장 보드(201)에 고정시킨다.The molding member 240 is disposed to cover the first and second packages 210 and 220 on the mounting board 201. The molding member 240 may include, for example, an epoxy molding compound. The molding member 240 protects the first and second packages 210 and 220 from physical or electrical shock from the outside, and fixes the first and second packages 210 and 220 to the mounting board 201. Let's do it.

본 실시예에서는, 두 개의 패키지들(210,220)이 적층된 멀티 스택 패키지(200)에 대하여 설명하였다. 하지만, 당업자라면 셋 이상의 패키지들이 적층된 멀티 스택 패키지(200)에도 본 발명을 용이하게 적용할 수 있을 것이다.In the present embodiment, the multi-stack package 200 in which two packages 210 and 220 are stacked has been described. However, those skilled in the art will be able to easily apply the present invention to the multi-stack package 200 in which three or more packages are stacked.

본 발명에 따르면, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 제 1 반도체 칩(215)은 양품의 반도체 칩의 용량에 따라 선택 신호를 발생할 수 있다. 따라서, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제 2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택 패키지(200)의 생산성이 향상된다.According to the present invention, when a part of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 220 is defective, the first semiconductor chip 215 may have a capacity of good quality semiconductor chips. As a result, a selection signal may be generated. Therefore, even if some of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 220 fail, the first semiconductor chip 215 may be the second semiconductor chips 231, 232. The quality of the multi-stack package 200 can be improved because the good quality can be selected from among the two components 233 and 234.

도 9a 내지 도 9c는 도 8에 도시한 멀티 스택 패키지를 설명하기 위한 단면도들이다.9A through 9C are cross-sectional views illustrating the multi-stack package shown in FIG. 8.

먼저, 테스트 장치(미도시)를 이용하여 제 2 반도체 칩(231, 232, 233, 234)들을 테스트하여, 제 2 반도체 칩(231, 232, 233, 234)의 불량 여부를 확인한다. 테스트 결과를 표시부(295)에 표시한다. First, the second semiconductor chips 231, 232, 233, and 234 are tested by using a test device (not shown) to determine whether the second semiconductor chips 231, 232, 233, and 234 are defective. The test result is displayed on the display unit 295.

도 9a를 참조하면, 제 1 패키지(210)를 준비한다. 제 1 패키지(210)는 제 1 기판(211) 상에 제 1 반도체 칩(215)을 접합하고, 제 1 기판(211) 하부에 제 1 반도체 칩(215)과 연결된 제 1 도전볼들(217)을 형성하여 제조될 수 있다. 제 1 도전볼들(217)은 실크스크린 등의 방법에 의하여 형성된 분말 형태의 솔더 페이스트로 제조될 수 있다. 제 1 패키지(210)를 실장 보드(201) 상에 부착한다. 여기서, 테스트 결과에 따라 표시부(295)에 표시된 테스트 결과와 대응하는 프로그램이 제 1 반도체 칩(215)에 입력되어 있다.Referring to FIG. 9A, a first package 210 is prepared. The first package 210 bonds the first semiconductor chip 215 on the first substrate 211, and first conductive balls 217 connected to the first semiconductor chip 215 below the first substrate 211. It can be prepared by forming a). The first conductive balls 217 may be made of a powdered solder paste formed by a method such as silk screen. The first package 210 is attached onto the mounting board 201. Here, a program corresponding to the test result displayed on the display unit 295 is input to the first semiconductor chip 215 according to the test result.

제 1 반도체 칩(215)은 제2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 양품의 반도체 칩의 용량에 따라 선택 신호를 발생하는 셀렉트 칩(control chip)일 수 있다. 따라서, 제 2 패키지(210)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택패키지(200)의 생산 수율이 향상된다.The first semiconductor chip 215 generates a selection signal according to the capacity of a good semiconductor chip when some of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 220 are defective. It may be a select chip. Accordingly, even if some of the plurality of second semiconductor chips 231, 232, 233, and 234 included in the second package 210 fail, the first semiconductor chip 215 may be the second semiconductor chips 231, 232. , 233, 234 can be selected as a good product, the production yield of the multi-stack package 200 is improved.

도 9b를 참조하면, 제 2 패키지(220)를 준비한다. 제 2 패키지(220)는 제 2 기판(211) 상에 복수의 반도체 칩들(231, 232, 233, 234)을 접합하고, 제 2 기판(211) 하부에 복수의 반도체 칩들(231, 232, 233, 234)과 연결된 제 2 도전볼들(247)을 형성하여 제조될 수 있다.Referring to FIG. 9B, a second package 220 is prepared. The second package 220 bonds the plurality of semiconductor chips 231, 232, 233, and 234 on the second substrate 211, and the plurality of semiconductor chips 231, 232, and 233 under the second substrate 211. , 234 may be manufactured by forming second conductive balls 247 connected to the second conductive balls 247.

전술한 바와 같은, 제 1 및 제2 패키지들(210, 220)은 실질적으로 동시에 준비될 수 있다. 또한, 제 2 반도체 칩들(231, 232, 233, 234)은 실질적으로 동일한 형상을 가질 수 있다.As described above, the first and second packages 210 and 220 may be prepared substantially simultaneously. In addition, the second semiconductor chips 231, 232, 233, and 234 may have substantially the same shape.

이어서, 제 2 패키지(220)를 제 1 패키지(210) 상에 적층한다. 제 2 패키지(220)의 제 2 도전볼들(247)은 제 2 패키지(220)의 제 2 기판(221)에 접합된다. 이 경우, 제 2 도전볼들(247)을 가열하여 제 2 도전볼들(247)을 리플로우(reflow) 시킬 수 있다. 제 2 도전볼들(247)이 리플로우 될 경우, 제 2 도전볼들(247)의 형 상은 변화될 수 있다.Subsequently, the second package 220 is stacked on the first package 210. The second conductive balls 247 of the second package 220 are bonded to the second substrate 221 of the second package 220. In this case, the second conductive balls 247 may be heated to reflow the second conductive balls 247. When the second conductive balls 247 are reflowed, the shape of the second conductive balls 247 may be changed.

도 9c를 참조하면, 실장 기판(201) 상에 몰딩 부재(240)를 형성하여, 적층된 제 1 패키지(210)와 제 2 패키지(220)를 몰딩 부재(240)로 덮음으로써, 도 8에 도시된 멀티 스택 패키지를 완성한다.Referring to FIG. 9C, the molding member 240 is formed on the mounting substrate 201 to cover the stacked first package 210 and the second package 220 with the molding member 240. Complete the multi-stack package shown.

실시예 2Example 2

도 10은 본 발명의 제 2 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다. 본 실시예에 따른 멀티 스택 패키지(200a)는 실장 보드를 제외하고는 도 8을 참조로 상술한 멀티 스택 패키지(200)를 구성하는 부재들과 실질적으로 동일한 구성 부재를 포함하므로 동일한 부재에 대한 상세한 설명은 생략하기로 한다.10 is a cross-sectional view for describing a multi-stack package according to a second embodiment of the present invention. Since the multi-stack package 200a according to the present exemplary embodiment includes the same members as those of the members constituting the multi-stack package 200 described above with reference to FIG. 8 except for the mounting board, detailed descriptions of the same members are provided. The description will be omitted.

도 10을 참조하면, 본 실시예에 따른 멀티 스택 패키지(200a)는, 실장 보드(201), 제 1 패키지(210), 제 2 패키지(220) 및 몰딩 부재(240)를 포함한다. Referring to FIG. 10, the multi-stack package 200a according to the present embodiment includes a mounting board 201, a first package 210, a second package 220, and a molding member 240.

실장 보드(201)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(201)는 멀티 스택 패키지(200a)에 파워를 공급하고, 멀티 스택 패키지(200a)로 신호를 입력하며, 또한, 멀티 스택 패키지(200a)로부터 신호를 출력 받는다. 즉, 실장 보드(201)와 제 1 및 제 2 패키지들(210, 220)은 전기적으로 연결된다. The mounting board 201 may be a kind of printed circuit board. The mounting board 201 supplies power to the multi stack package 200a, inputs a signal to the multi stack package 200a, and receives a signal from the multi stack package 200a. That is, the mounting board 201 and the first and second packages 210 and 220 are electrically connected.

실장 보드(201)에는 제 1 및 제 2 패드들(205, 207)이 형성된다. 제 1 및 제 2 패드들(205, 207)과는 제 1 및 제 2 패키지들(210, 220)에 포함된 칩들과 상호 전기적으로 연결된다. 실장 보드(201)의 하면에는 복수의 제 3 도전볼들(255)이 형성될 수 있다. 상기 제 3 도전볼들(255)을 통하여 멀티 스택 패키지(200a)가 외부 소자와 전기적으로 연결될 수 있다.First and second pads 205 and 207 are formed on the mounting board 201. The first and second pads 205 and 207 are electrically connected to the chips included in the first and second packages 210 and 220. A plurality of third conductive balls 255 may be formed on the bottom surface of the mounting board 201. The multi-stack package 200a may be electrically connected to an external device through the third conductive balls 255.

제 1 패키지(210)는 제 1 기판(211), 제 1 반도체 칩(215) 및 제 1 도전볼들(217)을 포함한다. 제 2 패키지(220)는 제 2 기판(221), 복수의 제 2 반도체 칩들(231, 232, 233, 234) 및 제 2 도전볼들(247)을 포함한다.The first package 210 includes a first substrate 211, a first semiconductor chip 215, and first conductive balls 217. The second package 220 includes a second substrate 221, a plurality of second semiconductor chips 231, 232, 233, and 234, and second conductive balls 247.

한편, 도 10의 멀티 스택 패키지(200a)를 제조하는 방법은 실시예 1에서 설명한 방법과 실질적으로 동일하다. 따라서, 도 10의 멀티 스택 패키지(200a)를 제조하는 방법에 대한 반복 설명은 생략한다.Meanwhile, the method of manufacturing the multi stack package 200a of FIG. 10 is substantially the same as the method described in the first embodiment. Therefore, repeated description of the method of manufacturing the multi-stack package 200a of FIG. 10 will be omitted.

디지털 기기Digital devices

도 11 및 도 12는 본 발명의 실시예에 따른 디지털 기기들을 나타낸 사시도들이다.11 and 12 are perspective views illustrating digital devices according to an embodiment of the present invention.

도 11을 참조하면, 디지털 기기의 한 예로서 휴대폰(300)이 도시되어 있다. 휴대폰(300)은 몸체(310), 및 몸체(310)에 내장되는 칩 적층 패키지(100)를 포함한다. 칩 적층 패키지(100)에 대해서는 실시예 1에서 상세히 설명하였으므로, 반복 설명은 생략한다. 한편, 휴대폰(300)에는 실시예 1의 칩 적층 패키지(100) 뿐만 아니라 실시예 2 및 3의 칩 적층 패키지(100a, 100b) 또는 실시예 1 및 2의 멀티 스택 패키지(200a, 200b) 중 어느 하나가 구비될 수도 있다.Referring to FIG. 11, a mobile phone 300 is shown as an example of a digital device. The mobile phone 300 includes a body 310 and a chip stack package 100 embedded in the body 310. Since the chip stack package 100 has been described in detail in Embodiment 1, repeated descriptions thereof will be omitted. Meanwhile, the mobile phone 300 includes not only the chip stack package 100 of the first embodiment but also the chip stack packages 100a and 100b of the second and third embodiments or the multi stack package 200a and 200b of the first and second embodiments. One may be provided.

도 12를 참조하면, 디지털 기기의 한 예로서 디지털 카메라(400)이 도시되어 있다. 디지털 카메라(400)는 몸체(410), 및 몸체(410)에 내장되는 칩 적층 패키지(100)를 포함한다. 칩 적층 패키지(100)에 대해서는 실시예 1에서 상세히 설명하 였으므로, 반복 설명은 생략한다. 한편, 디지털 카메라(400)에는 실시예 1의 칩 적층 패키지(100) 뿐만 아니라 실시예 2 및 3의 칩 적층 패키지(100a, 100b) 또는 실시예 1 및 2의 멀티 스택 패키지(200a, 200b) 중 어느 하나가 구비될 수도 있다.Referring to FIG. 12, a digital camera 400 is illustrated as an example of a digital device. The digital camera 400 includes a body 410 and a chip stack package 100 embedded in the body 410. Since the chip stack package 100 was described in detail in the first embodiment, a repeated description thereof will be omitted. Meanwhile, the digital camera 400 includes not only the chip stack package 100 of the first embodiment but also the chip stack packages 100a and 100b of the second and third embodiments or the multi stack packages 200a and 200b of the first and second embodiments. Either may be provided.

여기서, 본 실시예에서는, 디지털 기기의 예로서 휴대폰과 디지털 카메라를 예시하였다. 그러나, 본 발명의 적층 패키지는 휴대폰과 디지털 카메라 뿐만 아니라 디지털 캠코더 등과 같은 다른 디지털 기기에도 적용될 수 있다.Here, in the present embodiment, a mobile phone and a digital camera are illustrated as examples of digital devices. However, the laminated package of the present invention can be applied to not only mobile phones and digital cameras but also other digital devices such as digital camcorders.

상술한 바와 같이, 본 발명의 실시예에 따르면, 봉지된 다수의 반도체 칩 중 일부가 불량인 경우 셀렉트 칩을 이용하여 정상인 반도체 칩만을 선택할 수 있다. 따라서, 칩 적층 패키지에 불량 반도체 칩이 포함되더라도 상기 칩 적층 패키지를 폐기하지 않고 이용할 수 있다. 따라서, 상기 칩 적층 패키지의 수율을 향상시킬 수 있다.As described above, according to the exemplary embodiment of the present invention, when some of the encapsulated semiconductor chips are defective, only a normal semiconductor chip may be selected using the select chip. Therefore, even if a defective semiconductor chip is included in the chip stack package, the chip stack package can be used without discarding it. Therefore, the yield of the chip stack package can be improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

도 1은 본 발명의 제 1 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a chip stack package according to a first embodiment of the present invention.

도 2a 내지 도 2c는 도 1의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.2A through 2C are cross-sectional views illustrating a method for manufacturing the chip stack package of FIG. 1.

도 3은 본 발명의 제 2 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a chip stack package according to a second embodiment of the present invention.

도 4a 및 도 4b는 도 3의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.4A and 4B are cross-sectional views illustrating a method for manufacturing the chip stack package of FIG. 3.

도 5는 본 발명의 제 3 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.5 is a cross-sectional view for describing a chip stack package according to a third embodiment of the present invention.

도 6a 및 도 6b는 도 5의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.6A and 6B are cross-sectional views illustrating a method for manufacturing the chip stack package of FIG. 5.

도 7은 본 발명의 제 4 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.7 is a cross-sectional view for describing a chip stack package according to a fourth embodiment of the present invention.

도 8은 본 발명의 제 1 실시예에 따른 멀티 적층 패키지를 설명하기 위한 단면도이다.8 is a cross-sectional view illustrating a multi-layered package according to a first embodiment of the present invention.

도 9a 내지 도 9c는 도 8의 멀티 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.9A through 9C are cross-sectional views illustrating a method of manufacturing the multi-layered package of FIG. 8.

도 10은 본 발명의 제 2 실시예에 따른 멀티 적층 패키지를 설명하기 위한 단면도이다.10 is a cross-sectional view illustrating a multi-layered package according to a second embodiment of the present invention.

도 11 및 도 12는 본 발명의 실시예에 따른 디지털 기기들을 나타낸 사시도들이다.11 and 12 are perspective views illustrating digital devices according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110 ; 기판 120 : 반도체 칩110; Substrate 120: Semiconductor Chip

130 ; 접착층 140 ; 도전성 와이어130; Adhesive layer 140; Conductive wire

150 ; 봉지층 160 ; 로직 칩150; Encapsulation layer 160; Logic chip

170 ; 셀렉트 칩 180 ; 외부접속단자170; Select chip 180; External connection terminal

190 ; 컨트롤러190; controller

Claims (23)

배선 패턴을 갖는 기판;A substrate having a wiring pattern; 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩들;A plurality of semiconductor chips stacked on an upper surface of the substrate and connected to the wiring patterns, respectively; 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지하는 봉지층; 및An encapsulation layer provided on an upper surface of the substrate and encapsulating the semiconductor chips; And 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 컨트롤러를 포함하는 칩 적층 패키지.And a controller provided on the lower surface of the substrate to be connected to the wiring pattern and having a select function for selecting an operable semiconductor chip among the semiconductor chips. 제 1 항에 있어서, 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함하는 칩 적층 패키지.The chip stack package of claim 1, further comprising a display unit formed on a lower surface of the substrate and / or an upper surface of the encapsulation layer to represent the operable semiconductor chip. 제 1 항에 있어서, 상기 반도체 칩과 상기 배선 패턴은 도전성 와이어 또는 플러그에 의해 연결되는 칩 적층 패키지.The chip stack package of claim 1, wherein the semiconductor chip and the wiring pattern are connected by a conductive wire or a plug. 제 1 항에 있어서, 상기 컨트롤러와 상기 배선 패턴은 도전성 범프에 의해 연결되는 칩 적층 패키지.The chip stack package of claim 1, wherein the controller and the wiring pattern are connected by conductive bumps. 제 1 항에 있어서, 상기 컨트롤러는 상기 셀렉트 기능을 갖는 별도의 셀렉트 칩을 포함하고, 상기 셀렉트 칩은 상기 컨트롤러에 형성된 수용홈에 착탈 가능하게 수용된 칩 적층 패키지.The chip stack package of claim 1, wherein the controller includes a separate select chip having the select function, and the select chip is detachably accommodated in an accommodation groove formed in the controller. 제 5 항에 있어서, 상기 수용홈은 상기 컨트롤러의 측면에 형성된 칩 적층 패키지.The chip stack package of claim 5, wherein the receiving groove is formed at a side of the controller. 제 1 항에 있어서, 상기 셀렉트 칩은 롬(ROM) 또는 에스램(SRAM)인 칩 적층 패키지.The chip stack package of claim 1, wherein the select chip is a ROM or an SRAM. 제 1 항에 있어서, 상기 컨트롤러는 상기 반도체 칩들의 동작을 제어하는 로직 칩을 더 포함하는 칩 적층 패키지.The chip stack package of claim 1, wherein the controller further comprises a logic chip that controls operation of the semiconductor chips. 제 1 항에 있어서, 상기 기판의 하부면에 형성된 외부접속단자를 더 포함하는 칩 적층 패키지.The chip stack package of claim 1, further comprising an external connection terminal formed on a lower surface of the substrate. 배선 패턴을 갖는 기판의 상부면에 상기 배선 패턴과 연결되도록 적층된 다수의 반도체 칩을 구비하는 단계;Providing a plurality of semiconductor chips stacked on the upper surface of the substrate having a wiring pattern to be connected to the wiring pattern; 상기 기판 상부면에 상기 반도체 칩들을 봉지하는 봉지층을 형성하는 단계;Forming an encapsulation layer encapsulating the semiconductor chips on an upper surface of the substrate; 상기 반도체 칩들을 불량 여부를 확인하기 위해 상기 반도체 칩들을 테스트 하는 단계; 및Testing the semiconductor chips to determine whether the semiconductor chips are defective; And 상기 반도체 칩들의 동작을 제어하는 로직 칩, 및 상기 테스트 결과에 따라 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 갖는 컨트롤러를 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비하는 단계를 포함하는 칩 적층 패키지 제조 방법.And a controller having a logic chip for controlling the operation of the semiconductor chips, and a select chip for selecting an operable semiconductor chip among the semiconductor chips according to a test result so as to be connected to the wiring pattern on a lower surface of the substrate. Chip stack package manufacturing method comprising a. 제 10 항에 있어서, 상기 작동 가능한 반도체 칩을 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 표시하는 단계를 더 포함하는 칩 적층 패키지 제조 방법.11. The method of claim 10, further comprising marking the operable semiconductor chip on the bottom surface of the substrate and / or on the top surface of the encapsulation layer. 제 10 항에 있어서, 상기 컨트롤러를 구비하는 단계는,The method of claim 10, wherein the step of providing the controller, 상기 로직 칩과 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 컨트롤러에 일체로 형성하는 단계를 포함하는 칩 적층 패키지 제조 방법.Integrally forming the select chip programmed to select the logic chip and the operable semiconductor chip in the controller to be connected to the wiring pattern. 제 10 항에 있어서, 상기 컨트롤러를 구비하는 단계는,The method of claim 10, wherein the step of providing the controller, 상기 컨트롤러에 상기 셀렉트 칩을 착탈 가능하게 수용하는 수용홈을 형성하는 단계; 및Forming a receiving groove in the controller to detachably receive the select chip; And 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 수용홈에 삽입하는 단계를 포함하는 칩 적층 패키 지 제조 방법.And inserting the select chip programmed to select the operable semiconductor chip into the receiving groove so as to be connected with the wiring pattern. 제 10 항에 있어서, 상기 반도체 칩들은 와이어 본딩 또는 플러그에 의해 상기 기판의 배선 패턴과 연결되는 칩 적층 패키지 제조 방법.The method of claim 10, wherein the semiconductor chips are connected to a wiring pattern of the substrate by wire bonding or a plug. 제 10 항에 있어서, 상기 컨트롤러는 플립칩 본딩에 의해 상기 기판에 연결되는 칩 적층 패키지 제조 방법.The method of claim 10, wherein the controller is connected to the substrate by flip chip bonding. 제 10 항에 있어서, 상기 기판의 하부면에 외부접속단자를 형성하는 단계를 더 포함하는 칩 적층 패키지 제조 방법.The method of claim 10, further comprising forming an external connection terminal on a lower surface of the substrate. 배선 패턴을 갖는 기판;A substrate having a wiring pattern; 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩;A plurality of semiconductor chips stacked on an upper surface of the substrate and connected to the wiring patterns, respectively; 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지하는 봉지층;An encapsulation layer provided on an upper surface of the substrate and encapsulating the semiconductor chips; 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들의 동작을 제어하는 로직 칩; 및A logic chip provided on the lower surface of the substrate to be connected to the wiring pattern and controlling an operation of the semiconductor chips; And 상기 기판의 하부면에 상기 로직 칩과 별도로 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 포함하는 칩 적층 패키지.And a select chip provided on the lower surface of the substrate to be connected to the wiring pattern separately from the logic chip and to select an operable semiconductor chip among the semiconductor chips. 제 17 항에 있어서, 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함하는 칩 적층 패키지.18. The chip stack package of claim 17, further comprising a display unit formed on a lower surface of the substrate and / or an upper surface of the encapsulation layer to represent the operable semiconductor chip. 실장 보드;Mounting boards; 상기 실장 보드의 상부에 배치되며, 상기 실장 보드와 전기적으로 연결되며 복수의 반도체 칩들을 구비하는 제 2 패키지;A second package disposed on the mounting board and electrically connected to the mounting board, the second package having a plurality of semiconductor chips; 상기 실장 보드와 제 2 패키지 사이에 개재되며, 상기 복수의 반도체 칩들 중에서 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 제 1 패키지; 및A first package interposed between the mounting board and the second package and having a select function for selecting an operable semiconductor chip among the plurality of semiconductor chips; And 상기 실장 보드 상에 상기 제 1 패키지와 상기 제 2 패키지를 전체적으로 몰딩하는 몰딩 부재를 포함하는 멀티 스택 패키지.And a molding member for molding the first package and the second package on the mounting board. 제 19 항에 있어서, 상기 제 2 패키지의 하부면 및/또는 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함하는 멀티 스택 패키지.20. The multi-stack package of claim 19, further comprising a display unit formed on the bottom surface and / or the top surface of the second package to represent the operable semiconductor chip. 제 19 항에 있어서, 상기 제 1 패키지는 볼-그리드-어레이(BGA), 란드-그리드-어레이(LGA), TSOP(thin small outline package) 또는 QFP(quad flat package)를 포함하는 멀티 스택 패키지.20. The multi-stack package of claim 19, wherein the first package comprises a ball-grid-array (BGA), a land-grid-array (LGA), a thin small outline package (TSOP), or a quad flat package (QFP). 제 19 항에 있어서, 상기 제 2 패키지는 볼-그리드-어레이(BGA) 또는 TSOP(thin small outline package)인 멀티 스택 패키지.20. The multi-stack package of claim 19 wherein the second package is a ball-grid-array (BGA) or thin small outline package (TSOP). 몸체; 및Body; And 상기 몸체에 내장되고 배선 패턴을 갖는 기판, 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩들, 상기 기판의 상부면에 구비되며 상기 반도체 칩들을 봉지하는 봉지층, 및 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 컨트롤러를 구비하는 적층 패키지를 포함하는 디지털 기기.A substrate embedded in the body and having a wiring pattern, a plurality of semiconductor chips stacked on an upper surface of the substrate and connected to the wiring pattern, an encapsulation layer provided on an upper surface of the substrate and encapsulating the semiconductor chips; And a multilayer package provided on a lower surface of the substrate to be connected to the wiring pattern and having a controller having a select function for selecting an operable semiconductor chip among the semiconductor chips.
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