KR20080089407A - 코더, 및 제약 ｄ＝1,ｒ＝2를 갖는 패리티 상보적 워드할당에 의한 코드의 코딩방법 - Google Patents

코더, 및 제약 ｄ＝1,ｒ＝2를 갖는 패리티 상보적 워드할당에 의한 코드의 코딩방법 Download PDF

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코닌클리케 필립스 일렉트로닉스 엔.브이.
소니 가부시끼 가이샤
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Abstract

현재 공지된 d=1 코드는, 연속적인 2T런으로 이루어진 긴 열과, 비트검출기의 성능을 감소시키는 최단 2T런의 발생의 전체의 고주파를 갖는다. 2의 MTR 제약을 갖는 코드를 사용하여서 비트 검출시 개선한다. 2의 MTR 제약을 제공하는 시스템적 방식으로 구성된 코드가 제시된다. 이러한 코드의 변동은, 하나의 서브코드가 사용되고, 코딩 상태들이 코딩 클래스들로 분할되고, 코드어들이 코드어 형태들로 분할되는 경우가 개시되어 있다. 그 후, 주어진 서브코드에 대해, 형태 t의 코드어는 다음 서브코드의 그 다음의 코드어가 지수 Tmax+1-t를 갖는 코딩 클래스의 코딩 상태들 중 하나에 속하는 경우 상기 다음 서브코드의 코드어와 연결될 수 있다. 본 발명에 따른 코드에서, 상기 전체 코드의 특성은, 소정의 사용자 워드의 일부인 DC 제어비트의 2개의 값마다 유한상태머신의 가능한 임의의 상태에서 시작하는 동일한 메시지 비트 시퀀스로부터 인코딩된 각각의 채널 비트 시퀀스들이, 시작상태부터 양쪽의 인코더 경로가 병합하는 상태까지 발생된 시퀀스들에 대해 반대의 패리티들을 갖는다는 것이다. 상기 인코더 경로들이 병합하지 않는 경우에 대해, 상기와 같은 제약은 없다. 끝으로, 새로운 d=1, k=10 슬라이딩 블록 복호가능형 RLL 코드는, 다음의 특성으로 개시되어 있다: (i) 그것은, 비율 R=2/3와 호환 가능한 최저 MTR값인 r=2 제약을 갖고, (ii) 그것은, 콤팩트한 2 대 3 매핑 때문에 실제 SISO RLL 디코딩을 가능하게 하고, (iii) 상기 새로운 코드는, DC 제어를 위한 패리티 상보 적 워드 할당(PCWA)를 사용한다.
코더, PCWA, 기록매체, FSM.

Description

코더, 및 제약 Ｄ＝1,Ｒ＝2를 갖는 패리티 상보적 워드 할당에 의한 코드의 코딩방법{A coder and a method of coding for codes with a parity-complementary word assignment having a constraint of Ｄ＝1,Ｒ＝2}
본 발명은, 채널코드에 의해 사용자 비트스트림을 코딩된 비트스트림으로 변환하는 방법과, 상기 채널코드에 의해 사용자 비트스트림을 코딩된 비트스트림으로 변환하는 방법을 사용한 기록장치와, 상기 채널코드에 의해 사용자 비트스트림을 코딩된 비트스트림으로 변환하는 방법을 사용하여 코딩된 사용자 비트스트림을 디코딩하는 재생장치에 관한 것이다.
런길이 제한 코딩의 논문에서, 반복된 최소 천이 런(Repeated Minimum Transition Run), 즉 RMTR 제약을 MTR 제약이라고도 종종 부른다. 원래, J.Moon 및 B.Brickner에 의해, 자기에 관한 IEEE 트랜잭션, Vol.32,No.5,pp.3992-3994, 1996(d=0일 경우)에 소개된 것과 같은 최대 천이 런(maximum transition-run)(MTR) 제약은, NRZ 비트스트림에서의 연속적인 "1"비트들의 최대 수를 규정한다(여기서 "1"은, 관련된 바이폴라 채널 비트스트림에서의 천이를 나타낸다). 동등하게, (바이폴라) NRZI 비트스트림에서, MTR 제약은, 연속적인 1T 런(run)의 수를 제한한다. 또한, 상기 MTR 제약은, d-제약과 결합될 수 있고, 이 경우에 상기 MTR 제약은, 블루레이 디스크(BD) 포맷(EP1000467)에서 사용된 17PP 코드에 대해 흔히 있듯이, 연속적인 최소 런길이의 수를 제한한다. MTR 코드의 사용 배경의 기본 아이디어는, 소위 우세 오류 패턴, 즉 고밀도 기록에 사용된 부분 응답 최대 유사도(PRML) 시퀀스 검출기에서 대부분 오류가 일어나게 하는 패턴들을 제거하는데 있다. d=0에 대해 2이하로 연속적인 천이의 수를 한정하는 고효율 비율 16→17 MTR 코드는, T.Nishiya,K.Tsukano,T.Hirai,T.Nara,S.Mita에 의해, "Turbo-EEPRML: An EEPRML channel with an error correcting post-processor designed for 16/17 rate quasi MTR code", Proceedings Globecom'98,Sydney,pp.2706-2711,1998에 기재되었다. 상기 RMTR 제약을 위한 또 다른 논쟁은, 비터비(PRML)비트 검출기의 역트랙킹 깊이(또는 역추적 깊이)를 제한하는데 있다. US5,943,368의 개시내용은, 데이터를 채널비트 스트림으로 인코딩하여 ((최소) 런길이의 긴 반복일 수 있는) 단일 주파수 성분의 발생을 방지하는데 있다.
상기 RMTR 제약은, 최근 광 기록계에서 약간의 관심을 다시 얻었다. K.Kayanuma,C.Noda 및 T.Iwanaga에 개시된 ETM 코드, "Eight to Twelve Modulation Code for High Density Optical Disk", 테크니컬 다이제스트 ISOM-2003,Nov.3-7 2003, Nara,Japan,paper We-F-45,pp.160-161은, d=1,k=10 및 r=5 제약을 갖고, 이러한 r 제약은, r=6인 17PP의 RMTR보다 낮은 하나의 제약일 뿐이다. d=1 및 RMTR r=2에 대해, 이론적인 샤논 용량은,
C(d=1,k=∞,r=2)=0.679286. (1)
이 된다.
그래서, 2/3보다 좋은 비율을 갖는 코드는, 더 실행 가능하다. 보다 더 공격적인 RMTR 제약 r=1에 대해, 상기 이론적인 샤논 용량은,
C(d=1,k=∞,r=1)=0.650900. (2)
이 된다.
이것이 나타내는 것은, r=2가 17PP 코드의 코드비율보다 낮지 않은 코드비율에 대해 가능한 최저의 RMTR 제약이다는 것이다.
최근, K.A.S. Schouhamer Immink에 의한 PCT 특허 WO 02/41500 A1, 국제출원일 2000년 11월 11일의 "Method and Apparatus for Coding Information, Method and Apparatus for Decoding Coded Information, Method of Fabricating a Recording Medium, the Recording Medium and Modulated Signal"과, 또 K.A.S.Immink,J.-Y.Kim,S.-W.Suh,S.K.Ahn에 의한, 2003년 3월의 통신에 관한 IEEE 트랜잭션,Vol.51,No.3,pp.326-331에서 "Efficient dc-Free RLL Codes for Optical Recording"에서, 일부의 매우 효율적인 d=1 코드는, C(d=1,k=∞,r=∞)=0.6942로 나타낸 d=1에 대한 샤논 용량에 매우 근접한 코드비율로 개시되었다. 일례로서, R=9/13의 비율을 갖는 코드는, 1-η=0.28%이도록 코드 효율
Figure 112008051616843-PCT00001
를 갖게 실현되었다. 그렇지만, 이들의 매우 효율적인 RLL 코드는, RMTR제약(r=∞)의 부재로 나빠진다; 그러므로, 후자 9-대-13 d=1 코드는, r=2의 d=1 코드로 제공된 변경된 PRML 시퀀스 검출을 통해 (전형적으로 5%의) 실제 용량 이윤을 산출할 수 없다.
RMTR제약으로 인한 성능 이득을, 블루레이 디스크(BD)시스템에서 얻어진 고밀도 광 기록 채널에 대해 실험적으로 연구하였다. 표준 23.3-25-27GB에서 35GB로 증가된 디스크 용량를 갖는 밀도 증가 BD 재기록 가능형 시스템을 사용하여 실험을 행하였다. PRML(비터비) 비트 검출을 이용하였다.
비터비 비트 검출기의 성능은, 시퀀스 진폭 마진(SAM) 분석에 의거하여 측정되었다. 35GB정도의 관련된 용량 범위 내에서, SAMSNR의 1dB 이득은 거의 6%를 의미하고 디스크 용량은 증가한다.
서로 다른 RMTR 제약을 갖는 채널 코드들을 서로 비교하였다. 외적 RMTR 제약으로 인한 판독 채널 성능 이득을 대응한 기록 채널 이득과 분리하기 위해서, 2개의 서로 다른 비터비 비트 검출기, 즉 하나는 RMTR 제약을 알고 있고, 다른 하나는 RMTR 제약을 알고 있지 않는, 비터비 비트 검출기를 사용하였다. 두 번째의 경우에, 상기 성능 이득은, (사용된 기록 채널의 특징에 보다 잘 일치하도록) 디스크에 기록된 데이터의 개량된 스펙트럼 콘텐트에만 기인할 수 있다.
(BD 시스템에서 사용된 것처럼) RMTR 제약 r=6을 갖는 17PP 채널코드가 이용되는 경우, 11.66dB의 SAMSNR은, RMTR 기지 및 RMTR 미지의 비트 검출기 양쪽에 대해 달성된다, 즉 RMTR 관련 성능 이득은, 판독채널에서 관측되지 않는다. r=2의 채널코드가 사용되는 경우, SAMSNR 12.55dB와 12.07dB는, 그에 대응하게 RMTR 기지 및 RMTR 미지의 비트 검출기에 대해 얻어진다. 여기서 알 수 있듯이, 약 0.9dB의 전체 RMTR 관련 SAMSNR 증가는, 약 5% 디스크 용량 증가에 해당하는 r=6일 경우에 대해서 얻어진다.
종래기술의 단점
블루레이 디스크(예를 들면, 33-37GB의 범위에서의 12cm 디스크의 용량)의 25GB를 훨씬 넘어선 d=1 제약 저장 시스템에 대한 매우 고밀도에서, 연속적인 2T 런은, 비트 검출에 약점이다. 양측에서 보다 큰 런길이에 의해 제한된 이러한 2T 런의 시퀀스는, 2T열이라고 불린다. r=2 제약된 d=1 코드의 또 다른 이점은, 최단의 2T 런길이의 방출확률은 약 20%만큼 감소된다. 고 저장 밀도에서 최단 런길이가 보다 긴 런길이보다 상당히 오류가 나기 쉬우므로, r=2제약은 실질적인 성능 이익을 산출한다.
현재, 블루 디스크의 17PP 코드는, r=6의 소위 RMTR 제약(반복된 최대 천이 런길이)을 갖고, 이것이 의미하는 것은, 연속적인 최소 런길이의 수가 6이나 이와 동일하게 제한된다는 것이고, 2T열의 최대 길이는 12 채널비트이다. 상기 17PP 코드는, DC 제어용 패리티 보존 원리에 의거한다.
현재 공지된 코드의 단점은, 연속적인 2T 런과 최단 런길이의 전반적인 높은 발생빈도로 이루어진 이들 긴 열이 비트 검출기의 성능을 저하시킨다. 안내 스크램블링(GS) 또는 패리티 보존(PP) 원리는, DC 제어목적을 위해 사용될 수 있다. 콤팩트 매핑으로 소프트 복호 가능 코드에 대해, 밝혀질 수 있는 것은, 슬라이딩 블록 디코딩을 위한 디코더 윈도우가 상당히 증가되었으므로 패리티 보존 코드가 오류 전달이 증가된다는 것이다. 현재의 발명의 목적은, 본 논쟁을 해결하여 콤팩트 매 핑을 통해 소프트 복호 가능하고 DC 제어 가능하며, 오류 전달이 감소된 r=2 MTR 제약을 갖는 새로운 코드에 대한 대책을 제안하는데 있다.
2000년 5월 J.J.Ashley 및 B.H.Marcus에 의한, Vol.46,No.3,pp.1038-1043에서의 정보 이론에 관한 IEEE 트랜잭션의 "Time-Varying Encoders for Constrained Systems: an Approach to Limiting Error Propagation"에는 고비율 코드의 흥미로운 해결책이 제안되어 있다. 후자의 접근법은, R.L.Adler,D.Coppersmith, 및 M.Hassner에 의한, "Algorithms for Sliding Block Codes에서 개시된 것과 같은 잘 알려진 상태 분할 알고리즘이나 ACH 알고리즘을 일반화한다. Vol.IT-29,1983,pp.5-22에서의 정보 이론에 관한 IEEE 트랜잭션의 "정보 이론에 대한 상징적 역학의 응용"은 다수의 상태에서 다수의 코드의 연결을 위해, 효율적인 슬라이딩 블록 코드의 구성에 사용되었고, 여기서 일 상태에서 다음 상태로 순환적으로 상기 인코딩 및 디코딩이 진행한다. 실제로, 비율 R=27/40을 갖는 새로운 코드에 대해, 전체 코드는, 각 매핑이 9대 13, 9 대 13 및 9 대 14인 3개의 서브코드 C1,C2 및 C3의 순환 연결로서 실현될 수 있다.
발명의 목적
따라서, 본 발명의 목적은, 상기 코드가 그것의 콤팩트 매핑으로 인한 하드웨어 복잡도가 낮는 소프트 복호 가능하다는 특성과 아울러, 또 상기 코드가 DC 제어 가능형이다는 특성과 아울러, 또 상기 코드의 오류 전달이 감소된다는 특성과 아울러, 비트 검출기의 성능을 개량하는 특별히 선택된 제약을 갖는 코드를 제공하는데 있다.
해결책
상기 목적은, 다음의 단계들을 수행함으로써 본 발명에 의해 달성된다:
- M 비트 정보어들이 N비트 코드어들로 변환되고,
- 상기 전체 채널 코드가 소정의 반복 주기를 갖는 순환 반복 순서로 다수 S의 서브코드의 연결을 통해 실현되고, 여기서 서브코드 각각은 mi 비트 정보어들을 수신하고, 여기서 mi는 ni비트 코드어들로 변환되는 상기 서브코드 각각에 대해 특징적인 정수이고, ni는 서브코드 각각에 대해 특징적인 정수이고, 서브코드마다, 상기 특징적 정수 ni는, 상기 반복 주기 내의 모든 서브코드의 mi개의 수의 합이 M이고 상기 반복 주기 내의 모든 서브코드의 ni개의 수의 합이 N이도록 상기 특징적 정수 mi보다 크고,
- 서브코드마다, ni비트 코드어들은, 다수의 Tmax개의 서로 다른 코드어 형태로 분할되고, 그리고 주어진 서브코드에 대해, 형태 t의 ni비트 코드어(여기서 t는 1과 Tmax사이의 정수임)가 다음 서브코드의 그 다음의 코드어가 지수 Tmax+1-t를 갖는 코딩 클래스의 코딩 상태들 중 하나에 속하는 경우 상기 다음 서브코드의 ni+1비트 코드 어와 연결되도록 코딩 상태들의 Tmax코딩 클래스들에 배치되고,
- - 제 1 DC 제어 비트를 소정의 간격으로 입력정보 시퀀스에 삽입함으로써 제 1 출력 정보 시퀀스를 발생하는 것과,
- 상기 제 1 DC 제어비트와 다른 제 2 DC 제어비트를 상기 소정의 간격으로 상기 입력 정보 시퀀스를 삽입함으로써 제 2 출력 정보 시퀀스를 발생하는 것으로 이루어진, 출력 정보 시퀀스를 발생하고, 상기 출력 정보 시퀀스 발생단계에 뒤이어
- - 상기 전체 코드에 따라 정보 시퀀스 발생수단에 의해 발생된 상기 제 1 출력정보 시퀀스의 코드 변환을 수행하여서 제 1 임시 코드 시퀀스를 발생하는 것과,
- 상기 전체 코드에 따라 상기 정보 시퀀스 발생수단에 의해 발생된 상기 제 2 출력정보 시퀀스의 코드 변환을 수행하여서 제 2 임시 코드 시퀀스를 발생하는 것으로 이루어진 상기 전체 채널 코드에 의해 실현된 제 1 코드 변환단계를 수행하는 본 발명에 있어서,
- 상기 제 1 임시 코드 시퀀스를 발생하는 단계와 상기 제 2 임시 코드 시퀀스를 발생하는 단계는, 유한상태 코드 변환 표에 의해 코딩 규칙을 나타낼 때, 코드어들이 정보어들에 할당되는 코딩 규칙을 적용하여, (상기 제 1 임시 코드 시퀀스의 패리티로서도 공지된) 상기 제 1 임시 코드 시퀀스에 포함된 코딩 비트들의 합의 2의 보수는, 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 1 임시 코드 시퀀스의 제 1 코드 상태가 상기 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 2 임시 코드 시퀀스의 제 2 코드 상태와 동일한 경우, (상기 제 2 임시 코드 시퀀스의 패리티로서도 공지된) 상기 제 2 임시 코드 시퀀스에 포함된 상기코딩 비트들의 합의 2의 보수와 항상 서로 다르고, 상기 제 1 임시 코드 시퀀스를 발생하는 단계와 상기 제 2 임시 코드 시퀀스를 발생하는 단계에 뒤이어,
- 상기 코딩된 비트스트림의 DC 콘텐트와 상관시키는 적어도 하나의 파라미터의 값에 따라 상기 제 1 코드 변환수단에서 발생된 상기 제 1 임시 코드 시퀀스, 또는 상기 제 2 코드 변환수단에서 발생된 상기 제 2 임시 코드 시퀀스 중 어느 한 쪽을 선택하는 것이 행해지는 것을 특징으로 한다.
US 6,891,483 B2에 개시된 것과 같은 상기 패리티 상보적 워드 할당(PCWA) 특성을 d=1 r=2 제약 코드에 적용하여서, 고품질 DC 제어는, 상기 d=1, r=2 코드로 제공된 개선된 검출을 유지하면서 이루어지고, 오류 전달을 저감시킨다.
광 기록에 사용된 모든 런길이 제한(RLL) 코드들은 DC 프리(free)이다, 즉 그들은 저주파수에서 거의 콘텐트가 없다. 이러한 특성의 예로는, 주파수 영역 제약이 있다. 여기서, 특정 주파수에서 상기 시퀀스의 시간 단위당 에너지 콘텐트에 관해, 즉 상기 시퀀스의 파워 스펙트럼 밀도 함수에 관해 제한이 시행된다. 대부분의 이들 제약은, 스펙트럼 널 제약의 패밀리에 속하고, 이때 상기 시퀀스의 파워 밀도 함수의 특정 차수는 특정 고유 주파수에서 제로이어야 한다. DC에서 제로, 즉 제로 주파수를 규정하는 제약은, DC 프리 제약이라고 한다. 1T 프리코더에 의해 바이폴라 값 ±1만큼 산출된 채널 비트 xi를 나타낸다고 가정한다. 시퀀스 x1,x2,... 는, 그것의 러닝 디지털 합(RDS) RDSi=x1+...+xi가 유한으로 많은 서로 다른 값들만을 취하는 경우 DC 프리라고 불린다. 그 경우에, 상기 파워 스펙트럼 밀도 함수는 DC에서 보이지 않게 된다.
상기 DC프리 특성은, 많은 이유로 광 기록시에 필요하다. 먼저, 지문, 먼지 또는 결함 등의 저주파 디스크 잡음과 데이터 신호를 분리하는 것이 필요하다. 둘째로, DC 프리 코딩은, 피트-랜드 비대칭과 같은 물리신호들에의 비선형성일 경우에 슬라이서 레벨의 제어에 필요하다. 셋째로, 레이저 스폿 위치의 트랙킹 및 포커싱을 위해 사용된 서보 시스템은, 전형적으로 DC 프리 데이터 신호를 필요로 한다.
이제, RLL 시퀀스에서의 DC 제어를 이루는 일반적인 방법을 설명하겠다. 상술한 것처럼, 러닝 디지털 합(RDS)의 제어를 거쳐 DC 제어를 수행한다. 여기서 매우 유용한 개념은, 바로 패리티, 즉 비트들의 시퀀스 중 법(modulo) 2에 대한 1들의 수이다. 차분 코드 시퀀스(또는 채널 비트스트림)에서의 "1" 비트가, 1T 프리코더(실제로 디스크에 기록된 비트들) 후의 (바이폴라) 비트스트림에서의 새로운 런의 시작을 나타낸다는 것을 상기한다. 이에 따라, 차분 및 유니폴라 채널 비트스트림 사이의 상기 1T 프리코더 때문에, 상기 차분 비트스트림에서의 각 "1"비트는, 대응한 유니폴라 비트스트림(또는 표시법에 따라 유니폴라 비트스트림)에서의 극성을 변경한다. 따라서, 차분 비트스트림의 세그먼트에서 1들의 홀수는, 그 세그먼트 뒤에서 극성이 반전하고, 1들의 짝수는, 그 극성이 변경되지 않은채 있다.
상기 내용은 다음과 같이 DC 제어에 사용될 수 있다. 상기 차분 채널 비트스 트림의 특정 세그먼트의 경우, 2개의 후보 시퀀스들, 즉 하나는 패리티 "0"이고 나머지 하나는 패리티 "1" 사이에서 선택을 한다고 한다.
그래서, 이러한 세그먼트 뒤의 바이폴라 비트스트림의 일부는, 부호이지만 크기는 아닌 부호가 2개의 시퀀스 중 어떤 것이 선택되느냐에 좌우되는 RDS에 도움이 될 것이다. 물론, 최상의 선택은, RDS의 값을 가능한 제로에 가깝게 유지하는 것이다. 명백한 이유로, 이들 세그먼트를 DC 제어 세그먼트라고 한다.
DC 제어를 실현하기 위해서, DC 제어 세그먼트들은, 규칙적인 위치에서 그 비트스트림에 삽입된다. 이러한 위치를 DC 제어점이라고 한다. 이것은, RLL 코드에서 DC 제어를 하는데 기본적인 메카니즘이다.
DC 제어 과정의 매우 관심있는 클래스는, 추가의 비트를 사용자 비트스트림에 삽입한 후 RLL인코딩을 하는 클래스이다. 상기 패리티 보존(PP)원리(Device for encoding/decoding N-bit Source Words into Corresponding M-bit Channel Words, and vice versa, US특허 5,477,222,J.A.H.Kahlman 및 K.A.S.Immink,1995)는, 상기와 같은 형태의 DC 제어를 위한 RLL 코딩이다. 2005년 5월 10일자 M.Noda 및 H.Yamagishi에 의한 US특허 US 6,891,483 B2의 Encoding Apparatus and Method, Recording Medium and Program에는, 상기 PP원리의 일반화가 소개되어 있고, 여기에, 패리티 상보적 워드 할당의 개념이 소개되어 있다.
패리티 상보적 워드 할당(PCWA)
이 패리티 상보적 워드 할당(PCWA)의 원리를, 다음과 같이 도 1의 다이어그 램을 사용하여 설명한다. 트렐리스는, 도면의 특별한 경우에 대해 5개의 상태의 유한상태 머신(FSM)으로 슬라이딩 블록 복호 가능 코드에 대해 도시되어 있다. 그 트렐리스에서의 각 단계는 그 입력에서 사용자 워드와 상기 코드의 FSM의 현재의 상태와 연관되고, 그에 대응하게 인코더의 작동으로 인해, 출력 코드어는 상기 FSM이 다음 채널어의 인코딩을 위해 존재하는 다음 상태와 함께 생성된다. 이를테면, 본 발명에서 고려된 d=1 r=2 RLL 코드에 대해, 상기 입력어의 길이는 2개의 사용자 비트이고, 코드어의 길이는 2개의 채널비트이다. 일반적으로, 입력어들의 길이는 m개의 사용자 비트이고, 출력 코드어의 길이는 n채널 비트이다. DC 제어 비트들은, 정보 비트스트림 또는 사용자 비트스트림에서 명확한 위치에 삽입된다. 이들 위치는, 2개의 연속적인 DC제어 비트들 사이에서 고정된 수의 사용자 비트들로 규칙적으로 이격되는 것이 바람직하다. 사용된 RLL-PCWA 코드에 따라, 상기 DC제어 비트는 DC 제어점의 위치에서 m비트 사용자 워드의 지정된 위치에 위치된다. 이를테면, 2 대 3 매핑의 코드에 대해, 일부의 PCWA 코드는, DC 제어비트로서 사용자 디비트(di-bit)의 제 1 비트를 갖고, 나머지의 PCWA 코드는 DC 제어비트로서 사용자 디비트의 제 2 비트를 갖는다. 간략함을 기하기 위해서, 본 설명의 속편과 또 다른 코드 설계에서는, PCWA 코드들이 항상 DC 제어비트로서 사용자 디비트의 제 1 비트를 갖는 일반성의 손실이 없다고 가정한다. DC 제어 비트들의 사용자 비트스트림에의 삽입에 의해, 출력정보 시퀀스가 발생된다. 제 1 임시 코드 시퀀스는, DC 제어비트가 소정의 값, 즉 0과 같게 설정된 제 1 코드 변환수단에 의해 발생된다. 마찬가지로, 제 2 코드 변환수단에 의해, 제 2 임시 코드 시퀀스는, DC 제어비트가 또 다른 값, 즉 상기 실제의 경우에 1로 설정되게 발생된다. 제 1 임시 코드 시퀀스는, DC 제어비트를 갖는 정보어가 인코딩되는 원래의 상태로부터 시작하는, 트렐리스에서의 명확한 코딩 경로를 따라 갈 것이다. 유사하게, 상기 제 2 임시 코드 시퀀스는 상기 정의된 것과 같은 원래의 상태로부터 시작하는, 상기 트렐리스에서의 또 다른 명확한 경로를 따라 갈 것이다. 상기 제 1 및 제 2 임시 코드 시퀀스에 대한 인코더 경로 양쪽은, (도 1의 본 특별한 예의 경우, 트렐리스의 4단 후에 병합이 일어나는) 도 1에 도시된 것처럼, 트렐리스에서의 특정 단에서 병합하여도 된다. 앞으로 병합하는 점으로부터, 상기 제 1 및 제 2 임시 코드 시퀀스 양쪽은, 상기 트렐리스를 통해 동일한 인코더 경로를 따라가고, 그에 따라 앞으로 병합하는 점으로부터의 코딩 상태(결과적으로, 상기 병합점에서의 상태를 간단히 병합상태라고 할 것이다)와 채널 비트 시퀀스가 동일할 것이다. 상기 PCWA 특성이 내포하는 것은, 양쪽의 인코더 경로가 병합하는 조건에서, 원래의 상태로부터 상기 병합 상태까지 계산된 양쪽의 임시 코드 시퀀스의 패리티 p0와 p1은, 반대의 2진값을 갖는다. 일 코드 시퀀스의 패리티는, 상기 제 1 및 제 2 코드 변환수단에 의해 임시 코드 시퀀스들이 생성된 것처럼 상기 채널 비트들의 합의 2의 보수이다(이와 같이, 이들 채널비트들은, 본질적으로 적분기 모듈로-2인 1T 프리코더에 의해 정보매체 상의 마크들 및 비마크들을 나타낸 유니폴라(또는 바이폴라) 채널비트들로 계속해서 변환된 차분 채널비트들이라는 것을 주목한다). 그래서, 상기 PCWA특성은, 인코더 경로를 병합하는 조건, p0≠p1에 영향을 끼친다. 코드 시퀀스 양쪽의 극성이 반대이기 때문에, 1T 프 리코더의 작동 후, 2개의 인코더 경로의 병합점 후의 연속적인 채널 비트 시퀀스들의 극성은, 유니폴라 채널 비트스트림에서 반대일 것이다. 잘 알려진 것은, 후자의 특성을 사용하여 (상기에서도 약술하였듯이) DC 제어를 실행할 수 있다. 끝으로, 상기 DC 제어 인코더는, 상기 제 1 코드 변환수단에 의해 발생된 제 1 임시 코드 시퀀스나, 상기 제 2 코드 변환수단에 의해 발생된 제 2 임시 코드 시퀀스 중 어느 한쪽을 선택하기 위한 선택수단을 구비한다. 상기 선택은, 이를테면, 상기 런닝 디지털 합의 변동과 같은 양쪽의 임시 코드 시퀀스에 대한 런닝 디지털 합의 평가에 근거하고; 상기 런닝 디지털 합의 변동이 최저인 코드 시퀀스는, DC 제어의 관점에서 선택되는 것이다.
본 발명에 따른 코드에서, 상기 전체 코드의 특성은, (소정의 사용자 워드의 일부인) DC 제어비트의 2개의 값마다 (유한상태머신의 가능한 임의의 상태에서 시작하는) 동일한 메시지 비트 시퀀스로부터 인코딩된 각각의 채널 비트 시퀀스들이, 시작상태부터 양쪽의 인코더 경로가 병합하는 상태까지 발생된 시퀀스들에 대해 반대의 패리티들을 갖는다는 것이다. 상기 인코더 경로들이 병합하지 않는 경우에 대해, 상기와 같은 제약은 없다.
17PP에 관한 동일한 d=1의 제약을 사용하여, r=2의 감소된 RMTR 제약에 의해, 비트 검출 성능이 보다 좋아질 수 있다. 그 비트 검출 성능은, 상당히 개선되고서, r=6을 이용한 17PP 코딩과 비교하여 용량을 상당히 증가시킬 수 있다(약 5%).
상기와 같은 코드를 구성하려면, 상기 코드를, 상기 전체 코드와 함께 구성 하는 다수의 서브코드로 분할하여도 된다. 그 서브코드들은, 순차적 순서로 사용되고 순환 반복된다. 각 서브코드를 사용하여 수신된 mi비트 정보어를 처리하여, 그 mi비트 정보어를 ni비트 코드어로 변환한다. 이것은, 정보어들의 코드어들로의 시스템적 코딩을 확실하게 한다. 상기 r 제약과 함께 d 제약을 확실히 준수하도록, 상기 ni비트 코드어들은, Tmax개의 서로 다른 코드어 형태의 수로 분할되고 있고, 코딩 상태들의 Tmax개의 코딩 클래스들로 배치되어, 소정의 서브코드에 대해, 형태 t(여기서, t는 1과 Tmax사이의 정수임)의 ni비트 코드어는, 다음 서브코드의 그 다음의 코드어가 지수 Tmax+1-t로 코딩 클래스의 코딩 상태들 중 하나의 상태에 속하는 경우 상기 다음 서브코드의 ni+1비트 코드어와 연결된다. 이와 같이 상기 코드어 형태는, 코딩 클래스를 사용하여 코딩 상태를 선택하는 것을 정의한다. 이러한 코딩 클래스 선택을 규정함으로써, 상기 다음의 서브코드를 사용하여 상기 다음 정보어의 코드어로의 인코딩은, 현재의 코드어에 첨부되는 경우, 코드어가 상기 r 제약과 함게 d 제약을 따르도록 수행될 것이다.
상기 방법의 일 실시예에서, 코드어 형태는, 상기 코드어의 후미비트들의 수에 의해 결정된다.
그 코드어의 후미비트들이 후미비트들을 갖는 코드어와 상기 코드어의 후미비트들에 연결된 다음 코드어의 연결의 d 제약과 r 제약 준수에 실질적인 영향을 미치므로, 상기 코드어의 후미비트들을 사용하여 상기 코드어 형태를 결정할 수 있 다.
상기 방법의 다른 실시예에서, 상기 코드어 형태는, 적어도 하나의 선행하는 코드어의 다수의 비트들과 함께, 상기 코드어의 모든 비트에 의해 결정된다.
그 코드어들의 크기가 r 제약에 영향을 받는 비트들의 수와 비교하여 비교적 짧은 경우에, 단일의 코드어는 더 이상 충분한(후미) 비트들을 갖지 않아 유일하게 코드어 형태를 정의하지 못하기도 한다. 이러한 문제점을 해결하기 위해서, 다수의 코드어는 집합(ensemble)으로서 함께 고려되어도 되어서, 이러한 집합의 후미비트들은, 다음 코드어를 획득하기 위해 사용되는 코딩 클래스를 결정할 목적으로 상기 집합의 코드어 형태를 정의한다.
상기 방법의 다른 실시예에서, 상기 연결된 N비트 코드어들은, dkr 제약을 만족하고, d 및 k는 상기 코딩된 비트스트림에서 2개의 연속적인 1비트들 사이의 제로 비트들의 최소수와 최대수를 각각 말하고, 여기서 r은 1비트만큼 각기 앞에 있는 제로비트들의 연속적인 최소 런의 최대수를 나타낸다.
상기 k 제약의 도입으로, 이를테면, 수신기에서 필요한 적응을 위한 제어루프의 목적을 위해 상기 채널에 대한 상기 코드의 적응이 개량될 수 있고, 마찬가지로 타이밍 복구에도 필요하다.
상기 방법의 다른 실시예에서, 비공백 코딩 클래스의 코딩 상태가 적어도 하나를 갖도록 정의되는 경우의 서로 다른 코드어 형태 T와 비공백 코딩 클래스들의 수는, Tmax=1+(d+1)×(r+1)보다 크지 않다.
상기 방법의 다른 실시예에서, 서로 다른 코드어 형태 및 코딩 클래스의 수 T는, Tmax=1+(d+1)×(r+1)이다.
공백 코딩 클래스를 갖지 않는 코드일 경우에, 코딩 클래스의 최적수 T는, T가 Tmax이도록 1+(d+1)×(r+1)이다.
상기 방법의 다른 실시예에서, 상기 제약 d=1 및 r=2에서, Tmax는 7이다.
본 발명에 따른 제약 d=1 및 r=2의 코드는, 7개의 코딩 클래스의 최대값으로 실현되어서, 코딩 클래스의 수를 인코딩 및 디코딩의 복잡도를 제한하도록 제한한다.
상기 방법의 다른 실시예에서, T=Tmax=7 및 상기 서브코드의 수 S는 1이다.
하나의 서브코드만을 사용하여 7개의 코딩 클래스를 갖게 코드가 구성될 수 있다는 것을 알았다. 이것에 의해 상기 인코딩 및 디코딩의 복잡도를 다시 제한할 수 있다.
상기 방법의 다른 실시예에서, 상기 단일의 서브코드는, m=2 및 n=3으로 매핑을 한다.
m=2 및 n=3으로의 매핑은, 실질적인 복잡도 감소를 이루고, 제한된 하드웨어 복잡도로 연판정 디코딩을 할 수 있다.
상기 방법의 다른 실시예에서, 서브코드마다, 상기 T≤Tmax개의 코딩 상태의 비공백 코딩 클래스들은, p1,p2,...pmax 코딩 상태로 이루어지고, 사소한 공백 코딩 클래스들은 생략되어, 비공백 코딩 클래스 p1≤p2≤...≤pmax의 상태들의 논제로 수를 나타내는 수들에 대해, 그리고 pmax가 상기 고려된 서브코드에 대한 전체 코딩 상태의 수를 나타내고, 소정의 고려된 클래스 "i"의 pi의 코딩 상태 각각도 지수가 "i"보다 큰 모든 클래스의 코딩 상태이다.
상기 방법의 다른 실시예에서, 여기서 d=1 및 r=2일 경우, 서브코드마다, 상기 후미비트들은, 다음의 규칙들의 세트, 즉
제 1 형태의 n 비트 코드어들이 "00"으로 끝나고,
제 2 형태의 n 비트 코드어들이 "0010"로 끝나고,
제 3 형태의 n 비트 코드어들이 "001010"로 끝나고,
제 4 형태의 n 비트 코드어들이 "00101010"로 끝나고,
제 5 형태의 n 비트 코드어들이 "001"로 끝나고,
제 6 형태의 n 비트 코드어들이 "00101"로 끝나고,
제 7 형태의 n 비트 코드어들이 "0010101"로 끝나는 규칙들의 세트에 의해 서로 다른 코드어 형태들에 대해 규정되고,
여기서, 서로 다른 코딩 클래스에 속하는 코드어들의 선행(leading) 비트들은, 다음의 규칙들의 세트, 즉
제 1 클래스의 코딩 상태의 n비트 코드어들이 "00"에서 시작하고,
제 2 클래스의 코딩 상태의 n비트 코드어들이 "00" 또는 "0100"에서 시작하고,
제 3 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100" 또는 "010100"에서 시 작하고,
제 4 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100" 또는 "01010100"에서 시작하고,
제 5 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100" 또는 "100"에서 시작하고,
제 6 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100" 또는 "10100"에서 시작하고,
제 7 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100", "10100" 또는 "1010100"에서 시작하는 규칙들의 세트에 의해 결정된다.
정보어들을, 7개의 코딩 클래스를 갖는 제약 d=1 및 r=2의 코드를 사용하여 코드어들로 변환하는 방법으로, 그 코드어들의 후미비트들에 의해 한정된 코드어 형태들의 세트와, 그 코딩 상태에 의해 생성된 코드어들의 선행 비트들로 한정된 코딩 상태들로 이루어진 코딩 클래스들의 세트가 생긴다.
단일의 서브코드와 2비트 입력 워드를 갖는 상기의 경우에 의한 상기 방법의 다른 실시예에서, 사소하지 않은 코딩 클래스의 수 T는 6이고, 코딩 클래스 번호 4는 공백 클래스이고, p4=0을 산출하고, 여기서 코딩 상태의 6개의 사소하지 않은 코딩 클래스 각각에 대한 코딩 상태의 수는 p1=2, p2=2,p3=3, p5=4, p6=5 및 p7=5가 된다.
이것은, 코딩 상태를 구비하지 않은, 즉 빈 코딩 클래스인 코딩 클래스를 구비한 코딩 방법의 구현이다. 코딩 상태의 표시된 수로 상기 코딩 클래스들의 세트를 선택함으로써 2 대 3 매핑에 의해 효율적인 코드가 구성될 수 있다. 2 대 3 매핑에 의해, 분기의 수가 2m인 유한상태머신의 각 상태로부터 떠나는 분기의 수의 관점에서 복잡도를 감소시키므로 연판정 검출을 효율적으로 구현할 수 있다.
상기 방법의 다른 실시예에서, 유한 k 제약은, 상기 코드의 기본적인 2 대 3 매핑의 유한상태머신에 첨가된 상기 코딩된 비트스트림의 대체를 갖는 여분의 코딩 쉘을 통해 실현된다.
상기 방법의 다른 실시예에서, 원래의 코드어 시퀀스를 대체하는 상기 대체는, 대안의 코드어 시퀀스를 포함한 상기 대체는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 동일한 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는다.
상기 방법의 다른 실시예에서, 원래의 코드어 시퀀스를 대체하는 상기 대체는, 대안의 코드어 시퀀스를 포함한 상기 대체는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 반대인 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는다.
상기 방법의 다른 실시예에서, k=10 제약은, 상기 코딩된 비트스트림의 대체로 상기 여분의 코딩 쉘을 통해 실현된다.
상기 방법의 다른 실시예에서, 단일 서브코드가 사용되고, 그 단일 서브코드 의 코드표는 아래에 나타내어진다.
Figure 112008051616843-PCT00002
상기 방법의 다른 실시예에서, 아래에 나타낸 상기 여분의 코딩 쉘에는 3개의 대체가 있다:
Figure 112008051616843-PCT00003
본 발명에 따른 코더는, 청구항 20 내지 38에 기재되어 있다.
이제, 본 발명을 도면 및 표에 의거하여 설명하겠다.
도 2는 d=1 및 r=2 RLL 제약에 대한 상태 천이도를 도시하고,
도 3은 연판정 비트 검출 및 소프트-입력-소프트-출력 RLL 디코더를 사용한 기록 및 재생 시스템을 도시하고,
도 4는 상기 연관 부울리언 논리와 함께 상기 선택된 코드들(코드 14-02) 중 하나에 대한 슬라이딩 블록 디코더를 도시하며,
도 5는 광 기록시에 연판정 디코딩에 대한 블리스 방식(Bliss-scheme)의 바람직한 구성을 도시한 것이다.
SISO-RLL디코딩을 위한 복잡도 고려사항
런길이 제한(RLL) 코딩과 연판정(SISO) 비트 검출의 조합은, E.Yamada,T.Iwaki 및 T.Yamaguchi에 의해 일본 응용 물리학 저널, Part-1,Vol.41,pp.1753-1756, 2002의 "Turbo Decoding with Run Length Limited Code for Optical Storage"에 개시되어 있다. 먼저, 명백함을 위해서, 별도의 SISO 채널 검출기 및 SISO-RLL 디코더에 의한 2단 접근의 소위 직접 방식은, 도 3에 도시된 것처럼 고려된다. 도 3은 소스 비트들을 받아 이들 소스 비트들을 사용자 비트들로 인코딩하는 LDPC 인코더(90)를 도시한 것이다. 그 후, 사용자 비트들은, LDPC 인코더(90)에 의해 그 사용자 비트들을 NRZ 채널 비트들로 변환하는 RLL 인코더(91)에 제공된다. 그리고, 이들 NRZ 채널 비트는, NRZI 인코더(92)(1T 프리코더)에 제공되어 채널을 통해 송신되거나 기록매체(93)에 저장될 수 있는 NRZI 채널 비트들을 얻는다.
상기 채널이나 기록매체(93)로부터 검색 후, 상기 SISO 채널 검출기는, 이와 같이 검색된 HF 신호를 처리하고, 그 HF 신호를 NRZ 채널 비트들로 변환하여, 그 NRZ 채널비트들을 SISO-RLL 디코더(95)에 제공한다. 상기 SISO RLL 디코더(95)는, 상기 NRZ 채널비트들을 사용자 비트들로 변환하고, 그 후 사용자 비트들을 LDPC 디코더(96)에서 처리하여 소스 비트들을 얻는다.
종래의 PRML 검출기는, NRZ 채널 비트들에 대한 LLR(로그 유사도 비율)을 생성하는 SISO 채널 검출기(94)로 대체된다. 이때, BCJR 알고리즘과 별도로, 또한 다른 알고리즘은, NRZ 채널비트에 LLR 소프트-정보를 생성하기 위해 존재한다: 이러한 의미에서, 도 3의 SISO 채널 검출기(94)에 대한 레퍼런스는, MAP, Max-log-MAP, SOVA 등과 같은 상기 대안의 알고리즘을 나타내는 폭넓은 의미에서 이해되어야 한다(예를 들면, 보다 상세한 설명에 대해 2000년 Kluwer Academic 출판사, Zining Wu, "Coding and Iterative Detection for Magnetic Recording Channels" 참조). 연판정 비트 검출기의 다음 빌딩 블록은, 소위 소프트-인-소프트-아웃(SISO) RLL 디코더(95)이다: 그것은, 입력으로서 NRZ 채널 비트들의 연판정 정보(LLR)와, 출력으로서 사용자 비트들의 연판정 정보(LLR)를 갖는다. 언급된 것과 달리, 상기 SISO-RLL 디코더(95)는, 상기 NRZ 채널 비트스트림 ck에 적용하는 연판정 정보를, 사용자 비트스트림 uk에 적용하는 연판정 정보로 변환한다. 이때, 표준 RLL 디코더는, 입력으로서 NRZ 채널비트 ck의 경(hard)비트 판정과, 출력으로서 현재 검출된(경) 사용자 비트 uk를 갖는다. E.Yamada,T.Iwaki 및 T.Yamaguchi에 의해 일본 응용 물리학 저널, Part-1,Vol.41,pp.1753-1756, 2002의 "Turbo Decoding with Run Length Limited Code for Optical Storage"에 개시된 것과 같은 상기 SISO-RLL 디코더(95)는, RLL 코드의 유한상태 머신(FSM) 설명을 필요로 한다. 주어진 RLL-SISO 디코더의 하드웨어 복잡도에 대한 양호한 표시는, 디코딩 단계에서의 분기의 수에 의해 주어진다.
17PP 코드는, ACH 알고리즘에 의거하여 구성되지 않는다; 그것은, 코드 비율이 모두 R=⅔인 서로 다른 매핑으로 동기적 가변길이 코드이다. 17PP 코드의 실제 매핑은, (사용자 비트들로부터 채널 비트들로)이다: 2대 3, 4대 6, 6대 9 및 8대 12이다. 그것은, 가변 길이 코드 구조로부터 FSM 기반 코드 구조(디코딩 목적만을 위함)로 변환하는 경우, BD 표준에 사용된 것과 같은 17PP RLL코드가 (그 분기들을 따라 2입력 비트 및 3 채널 비트를 갖는 트렐리스의 단마다) 21 상태 및 79분기의 고 상태 복잡도를 갖는, 테크니컬 다이제스트 ISOM 2003(International Symposium on Optical Memory), Nara,Japan, paper We-PP-13,pp.314-315, "Soft-Output Decoding of 17PP Code"에 T.Miyauchi 및 Y.Iida에 의해 지적되었다. 나중에, 상기 트렐리스는, 15 상태 53 분기로서 간략화되었다. 상기 테크니컬 다이제스트 ISOM 2004.T.Miyauchi,Y. Shinohara, Y.Iida, T.Watanabe, Y.Urakawa, H.Yamagishi 및 M.Noda, "Application of Turbo Codes to High-Density Optical Disc Storage using 17PP code"(Tu-C-03). 현재의 발명에서 얻어진 것과 같은 RLL 코드들은, 실질적으로 보다 낮은 하드웨어 복잡도를 갖는다.
광 기록시에 연판정 디코딩에 대한 보다 바람직한 방식은, 블리스 방식의 변경된 형태에 의해 주어진다. 상기와 같은 기본 방식에 대한 원래의 데이터는, 1981sus IBM Techn.Discl.Bul.,Vol.23,pp.4633-4634,1981에, Circuitry for Perfoming Error Correction Calculation on Baseband Encoded Data to Eliminate Error Propagation가 W.G.Bliss에 의해 개시된다. 상기 변경 방식은, 도 5에 도시되어 있다. (도 5의 상부) 송신부를 먼저 설명한다. 사용자 데이터는 RLL 인코딩되 고 그 후 차분 코드 비트스트림은 유니폴라(또는 동일하게, 바이폴라) 코드 비트스트림을 발생하는 1T 프리코더를 통해 공급된다. 이것은, 채널에 들어가는 전체 코드 비트스트림의 대칭적 부분을 나타낸다. 그것의 입력에서 유니폴라 코드 비트스트림에 의해, 시스템적 LDPC 인코더는, 연속적으로 1T 프리코더를 통해 공급된 상기 패리티 부분에 대한 차분 코드 비트스트림에 대한 차분 코드 비트스트림을 발생하도록 RLL 인코딩된 패리티 비트들을 발생하고, 상기 1T 프리코더에 발생된 후, 코드 비트스트림의 유니폴라 패리티 부분은 코드 비트스트림의 유니폴라 패리티 부분은, 코드 비트스트림의 바이폴라 시스셈적 부분은 상기 코드 비트스트림의 유니폴라 시스템 부분과 연결되고, 전체의 유니폴라 코드 비트스트림은, "코딩된 데이터"로서 채널(예를 들면, 마크들과 비마크들을 광 디스크와 같은 정보 보유 장치에 기록하는 기록채널) 채널에 들어간다. 다음에, 수신부(도 5의 하부)를 설명한다. 판독장치에 의해 상기 정보 보유장치에 기록된 데이터의 판독은, 먼저 등화기에 의해 등화된 신호파형을 생성한다. 상기 등화된 신호 파형은, 상기 유니폴라 코드 비트스트림의 시스템적 부분과 패리티 부분 양쪽에 대해, 유니폴라 코드 비트스트림 레벨 상에서 로그 유사도 비율(LLR)의 형태의 연판정 정보를 생성하는, 소프트-인/소프트-아웃(SISO) 채널 검출기의 입력이다. 상기 패리티 부분에 대해, 추가로 SISO RLL 디코더는, 입력으로서 유니폴라 코드 비트스트림의 LLR과, 출력으로서 LDPC 인코더의 패리티 비트의 레벨의 LLR로 적용된다. T상기 시스템 부분의 유니폴라 코드 비트스트림의 LLR과, SISO-RLL 디코딩 후 패리티 부분의 LLR의 양쪽은, 유니폴라 코드 비트스트림의 정정 버전을 생성하고, 그 후 1T 프리코더의 반전을 통 해 공급되는, LDPC 디코더에 대한 입력이고, 끝으로 출력으로서 사용자 데이터의 디코딩된 버전을 갖는 경판정 RLL 디코더를 통해 공급된다.
d 및 r제약의 임의의 조합을 위한 일반적인 구성방법
새로운 코드의 근거는, d 및 r 제약의 임의의 조합에 적용될 수 있다는 의미에서, 일반적인 코드를 얻을 수 있는 새로운 코드 구성방법이다. 아래의 문단에서는, 본 일반적인 코드 구성방법을 설명한다.
이 방법은, 전체 채널 코드를 사용하여 사용자 비트스트림을 코딩된 비트스트림(채널 비트스트림이라고도 알려짐)으로 변환하는 것에 관한 것이다. 이러한 채널 코드는, M 정보비트들의 그룹을 N 코드어 비트들의 그룹으로 변환한다. 상기 비트들의 제 1 그룹은 정보어라고 보통 말하기도 하고, 상기 비트들의 제 2 그룹은 코드어 또는 채널어로서 공지된다. 전체 채널 코드는, 소정의 반복 주기로 순환적으로 반복된 명백한 순서로 서브코드들의 수 S의 연결을 통해 실현되어도 된다: 서브코드 각각은, ni비트 코드어로 변환된 mi비트 정보어를 입력으로서 수신하고, 이때 mi 및 ni는 상기 고려된 서브코드의 각각에 대해 특징적인 정수이다. 또한, 서브코드마다, 제 2 특징 정수 ni는, 제 1 특징적 정수 mi보다 크고; 또한, 전체 코드의 반복주기 내의 모든 서브코드들의 mi 수의 합은 M과 같고, 전체 코드의 반복주기 내의 모든 서브코드들의 ni 수의 합은 N과 같다. 새로운 구성방법에서의 키 특징은, i 번째 서브코드마다 그것의 ni비트 코드어들이 T개의 서로 다른 형태의 수로 분할되고 있는 것이고, 상기 주어진 i번째 서브코드에 대해, 형태 t(여기서 t는 1과 T 사이의 정수)의 ni비트 코드어가 다음 서브코드의 ni+1비트 코드어와, 상기 다음 서브코드의 연속적인 코드어가 지수 T+1-t를 갖는 클래스의 코딩 상태들 중 하나에 속하는 경우에 연결된다. d 및 r 제약을 포함한 RLL 코드 구성에 대해, T=1+(d+1)×(r+1)를 얻을 수 있다.
후자의 설명은, 먼저 서로 다른 코드어 형태의 수에 대해 설명된다. 코드어 형태는, 코드어의 후미비트들의 관점에서 한정된다. 또한, 로우 지수를 갖는 코드어 형태는, 하이 지수를 갖는 코드어 형태보다 상기 연속적인 코드어의 선행비트를 보다 적게 제한한다. 코드어 형태 nr.1에 의해, 임의의 연속적인 코드어와 연결될 수 있다. 코드어 형태 1에 속하는 코드어들은, d+1개의 제로로 모두 끝난다, 즉
Figure 112008051616843-PCT00004
이어서, 코드어 형태 2,3,...,r+2에 속하는 코드어들은, 모두 10d로 끝난다. 이 때, 이러한 최종 런은, 최소 런길이(d+1 채널비트들)를 갖는 런이다. 이러한 최종 런 10d는 앞에서, r+1개의 경우를 구별할 수 있다: 코드어 형태 2는 최소 런길이보다 큰 런을 갖고, 코드어 형태 3은 상기 최종 런 10d 앞의 정확히 하나의 최소 런길이를 갖고, 코드어 형태 4는 상기 최종 런 10d 앞의 정확히 2개의 최소 런길이를 갖고, 코드어 형태 r+2는상기 최종 런 10d 앞의 정확히 r개의 최소 런길이를 갖는다. 이들 r+1개의 서로 다른 경우들은, 아래에 열거되어 있다:
Figure 112008051616843-PCT00005
다음에, 코드어 형태 (r+2)+1,(r+2)+2,...,(r+2)+(r+1)에 속하는 코드어들은, 모두 10d-1로 끝난다. 이때, 상기 최종 런은, 그것의 런길이가 정확히 (길이(d+1 채널 비트)의) 최소 런길이보다 짧은 1비트이므로 완전한 런일 수 없다. 상기 최종 런 10d-1 앞에서, r+1개의 경우를 구별할 수 있다: 코드어 형태(r+2)+1은 최소 런길이보다 큰 런을 갖고, 코드어 형태(r+2)+2는 상기 최종 런 10d-1 앞의 정확히 하나의 최소 런길이를 갖고, 코드어 형태(r+2)+3은 상기 최종 런 10d-1 앞의 정확히 2개의 최소 런길이를 갖고,..., 코드어 형태(r+2)+(r+1)은상기 최종 런 10d-1 앞의 정확히 r개의 최소 런길이를 갖는다. 이들 r+1개의 서로 다른 경우들은, 아래에 열거되어 있다:
Figure 112008051616843-PCT00006
이러한 서로 다른 코드어 형태의 열거는, 상술한 것과 같은 라인을 따라 계속된다: 매시간, 최종 런의 시작에 있어서 채널비트들의 수는, 정확히 1채널비트만큼 감소된다. 주어진 단에서, 10으로 나타낸, 최종 런의 시작부가 정확히 2비트를 포함하는 경우에 도달한다. 서로 다른 코드어 형태의 수(r+1)는 아래에 열거되어 있다:
Figure 112008051616843-PCT00007
끝으로, 상기 서로 다른 코드어 형태의 마지막 단계는, 최종 런의 시작부가 정확히 1로 나타낸 1비트를 포함하는 경우에 도착할 때 도달된다. 서로 다른 코드어 형태(r+1)의 수는, 아래에 열거된다:
Figure 112008051616843-PCT00008
전체로서, (서로 다른 코드어 형태를 열거하는) (d+1)개의 열거단계가 있다: 열거단계마다, r+1개의 서로 다른 코드어 형태가 있다. 전체로서, 이것은, 상기 나타낸 서로 다른 코드어 형태의 수가 된다, T=1+(d+1)×(r+1).
코딩 클래스의 개념을 도입하기 전에, 선행 비트 패턴은, 코드어 형태와 유사한 방식으로 열거된다(하지만 각각의 선행 비트 패턴이 대응한 코드어 형태의 후미비트 패턴의 우측에서 좌측으로의 미러드된(mirrored) 버전으로서 얻어진다.) 이것은, 상기 가능한 선행 비트 패턴의 목록이 된다:
Figure 112008051616843-PCT00009
RLL 채널 코드는, 다수의 코딩 상태를 포함한다. 본 발명에서, 각 코딩 상태 는, 적어도 다수의 코딩 클래스이다. 지수 t를 갖는 코딩 클래스는, 1≤i≤t이도록 지수 i를 갖는 선행 비트 패턴을 갖는 모든 코드어들을 포함한다. 한편에서의 코드어 형태의 구조와, 다른 한편에서의 코딩 클래스들에 의해, 코드어 형태 t에 속하는 코드어가, 그 코드어가 코딩 클래스 T+1-t의 코딩 상태들 중 하나에 속하는 경우, 일 코드어에 후속될 수만 있는 새로운 코드 구성방법에서 사용되듯이, 이하의 특성이 생기게 된다.
상기 언급된 것처럼 코드어 형태와 코딩 상태의 구조로 인해, 주어진 고려된 코딩 클래스 i의 pi개의 코딩 상태 각각이, i보다 큰 지수를 갖는 모든 코딩 클래스의 코딩 상태다는 것을 더욱 언급하기 편하다.
d=1 및 r=2의 경우에, T=7개의 서로 다른 코딩 클래스와 코드어 형태가 있다. 이로부터, 실제의 코드들은, 9비트 배향코드, 바이트 배향코드 및 콤팩트 4 대 6 매핑의 코드에 대해 얻어질 수 있고, 모두 d=1 및 r=2이다.
d=2 및 r=2의 경우에, T=10개의 서로 다른 코딩 클래스와 코드어 형태가 있다.
d=1 및, 콤팩트 2 대 3 매핑의 RMTR 제약 r=2를 갖는 RLL 코드.
경판정 비트 검출에 관련하여, r=2의 RMTR 제약을 갖는 d=1 RLL 코드는, 그 RLL 인코더의 입력에서 9비트 사용자 워드에 대해, 또는 RLL 인코더의 입력에서 8비트 사용자 워드나 바이트들에 대해, 매우 높은 효율을 갖도록 생성될 수 있다. 이들 코드의 복잡도는, 코딩 상태의 수의 관점에서 크고; 또한 그들은 그들의 입력 사용자 워드의 길이가 8 또는 9비트이다. 후자의 2개의 국면에 의해 이들을 매우 효율적으로 하고, d=1 & r=2 RLL 코드는 연판정 RLL 디코딩에 적합하지 않은데, 그 이유는, 이러한 경우에 하드웨어 복잡도를 제한하기 위해서, 코딩 상태의 수를 제한할 수만 있고 사용자 비트들로부터 채널비트들에 매핑하는 간결 코드를 가져야 하기 때문이다. 본 발명에서는, 다음 섹션에서 규정된 것과 같은 모든 특성을 갖고, 연판정 SISO-RLL 디코딩에 훨씬 보다 낳게 적합한 새로운 코드를 발생한다. 현재의 시도는, 가능한 가장 콤팩트한 매핑, 즉 2대 3 매핑의 코드를 포함한다.
연판정 RLL 디코딩에 적합한 d=1 & r=2 RLL 코드
상기 r=2 RLL 제약은, 경판정 비트 검출을 위한 PRML 비트 검출기 및 연판정 비트 검출을 위한 BCJR 채널 검출기 또는 최대-로그-MAP 채널 검출기일 수 있는) 채널 검출기의 성능에 바람직하다. 이를테면, 경판정 비트 검출의 경우, r=2 제약은, r≥6인 경우에 관해 약 5%의 용량 이득을 산출한다. 그러므로, 본 발명의 목적은, 이하의 특성을 갖는 d=1 RLL 코드를 발생하는데 목적이 있다:
· 그것은 RMTR 제약 r=2를 갖고;
· 그것은 코딩 상태의 제한된 수를 갖고;
· 그것은 매우 고효율을 갖지 않아야 하는데, 그 이유는 후자에 대한 선택에 의해, 연판정 SISO-RLL 디코딩에 대해 적절하지 않은 상기 코드의 복잡도가 너무 커지기 때문이고; 그래서 코드 비율 R=⅔가 좋고;
· 그것은, 간결한 매핑, 예를 들면 상기 코드의 코딩 상태들의 각각으로부터 분기의 팬아웃을 22=4로 제한하는, 2 대 3 매핑을 갖고;
· 추가로, 그것은 바람직하게는 k 제약을 가져도 좋고;
· 그것은 고레벨의 DC 제어 가능성을 가져야 하고;
· 그것은 낮은 오류 전달을 가져야 한다.
상기 특성들 모두는, 다음과 같이 코드 구성으로 실현되었다.
일반적인 국면들
본 코드 설계의 목적은, 사용자 비트들을 채널 비트들에 콤팩트하게 매핑하는 채널 코드를 가져서, (분기의 총수의 관점에서) 연판정 SISO-RLL 디코더의 하드웨어 복잡도는 낮게 유지될 수 있도록 하는데 있다. 새로운 코드는, 사용자 비트들의 채널비트비트들에의 2대 3 매핑을 갖는다(그래서 코드 비율 R=⅔). 상기 설명된 것처럼, 상기 조합된 RLL 제약 d=1 및 r=2의 샤논 용량은 C(d=1,k=∞,r=2)=0.679286이 된다. 사용자 비트들의 채널 비트들의 2 대 3 매핑에 의한 코드를 구성하는 것이 가능한데, 그 이유는 그것이 비율 R=0.6667≤C(d=1,k=∞,r=2)을 갖기 때문이다.
슬라이딩 블록 런길이 제한(RLL) 코드의 구성은, 정보이론의 IEEE 트랜잭션, Vol.IT-29,1983,pp.5-22, "Algorithms for Sliding Block Codes. An Application of Symbolic Dynamics to Information Theory"에 R.L.Adler,D.Coppersmith, 및 M.Hassner에 의해 개시된 것과 같은 ACH 알고리즘에 관련된다. 이러한 알고리즘은 근사 고유벡터를 찾고, vi는, (m대 n 매핑의 코드에 대해) RLL 제약을 기재하는 대응한 상태 천이도(STD)의 모든 상태 i에 대한 부등식들의 집합을 만족하는 상기 근사 고유벡터의 i번째 계수를 나타낸다:
Figure 112008051616843-PCT00010
상기 식에서, D는 상기 STD에 대한 소위 인접 매트릭스나 연결 매트릭스를 나타낸다: 그것의 매트릭스 원소들은, 대응한 2개의 STD 상태가 그래프에서 연결되는 경우의 1과 같고, 그들이 연결되지 않은 경우 0과 같다. RLL 제약 d=1 및 r=2를 갖는 새로운 코드의 경우, 그 코드는 파라미터 m=2 및 n=3을 갖는다. 이것이 의미하는 것은, 아래의 부등식이 (RLL 제약을 기술하는 상태천이도에서 상태의 수들이 7이고; 다음의 서브섹션을 참조하는)상기 예상된 새로운 코드에 대해 만족되어야 한다.
Figure 112008051616843-PCT00011
상태 천이도(STD)
상태 천이도는 채널 비트스트림이 만족해야 하는 기본 런길이 제약을 기술하는 것을 주목해야 한다. 이들 런길이 제약을 만족하는 RLL 코드는, 특정 수의 상태로 이루어진 유한상태머신(FSM)에 근거한다. 상기 코드의 FSM의 분기를 따라, RLL 코드의 코드어들이 도시되어 있다. 상기 RLL 인코더가 소정의 FSM 상태에 있다고 하고; 2m=4개의 입력어마다, 상기 FSM 상태를 출발하는 유일한 분기가 있다. 그 분기들의 각각은, 상기 분기의 도착상태인 "다음 상태"와 함께 코드어인 분기-라벨을 유일하게 특징으로 한다. 상기 FSM의 구조에 따라 코드어의 연결에 의해, STD에 도시된 것과 같은 런길이 제약을 만족하는 채널 비트스트림이 생기게 된다.
RLL 제약 d=1 및 r=2에 대해, STD는 도 2에 도시되어 있다: 그 STD는 σ1,σ2,...,σ7로 나타낸 7개의 상태로 이루어진다. 주목해야 하는 것은, k 제약이 본 STD에서는 고려되지 않는다는 것이다.
다음에, 각 STD 상태의 팬아웃을 분석한다. 소정의 STD 상태의 팬아웃은, 그 상태로부터 출발할 수 있는 (소정의 길이의) 코드어들의 콜렉션이다. STD상태 σi의 경우, 팬아웃을 Fσi로 나타낸다. 표 1에는, 7개의 STD 상태에 대한 팬아웃의 채널어들의 선행(leading)비트들이 열거되어 있다. 소정의 STD 상태의 팬아웃에 대한 코드어에서의 특징적 비트 패턴은, 일부의 경우에 3보다 많은 채널비트들을 포함하고; 이러한 경우에도, 소정의 STD 상태의 팬아웃은 상기 고려된 STD 상태로부터 방출된 현재의 3비트 코드어 직후 3비트 코드어의 가능성을 제한하고, 이것은 r=2 제약 때문이다. 표 1에는 리넘버링된 STD상태도 열거되어 있고, 그 상태들은
Figure 112008051616843-PCT00012
로 나타낸다. 끝으로, 후술하는 것처럼 서로 다른 코딩 클래스들도 표 1에 열거되어 있다. 완전함을 기하기 위해서, 연속적인 3비트 코드어들 사이의 워드 경계선을 수 직선 "｜"로 나타낸다.
Figure 112008051616843-PCT00013
표 1로부터 명백한 것은, 아래의 팬아웃의 계층구조를 적용한다는 것이 다(STD 상태 σ3가 가장 큰 팬아웃을 가짐):
Figure 112008051616843-PCT00014
새로운 RLL 코드는, 복수의 코딩 상태에 의해 구성된다. 본 발명에 의하면, 이들 코딩 상태는, 다음과 같이 (d=1 및 r=2일 경우 7인 7개의 클래스(의 최대값)(Tmax=1+(d+1)×(r+1)으로 배치된다:
코딩 상태의 제1 클래스의 n비트 코드어는, Fσ6(또는
Figure 112008051616843-PCT00015
)에 속하고,
코딩 상태의 제2 클래스의 n비트 코드어는, Fσ4(또는
Figure 112008051616843-PCT00016
)에 속하고,
코딩 상태의 제3 클래스의 n비트 코드어는, Fσ1(또는
Figure 112008051616843-PCT00017
)에 속하고,
코딩 상태의 제4 클래스의 n비트 코드어는, Fσ7(또는
Figure 112008051616843-PCT00018
)에 속하고,
코딩 상태의 제5 클래스의 n비트 코드어는, Fσ5(또는
Figure 112008051616843-PCT00019
)에 속하고,
코딩 상태의 제6 클래스의 n비트 코드어는, Fσ2(또는
Figure 112008051616843-PCT00020
)에 속하고,
코딩 상태의 제7 클래스의 n비트 코드어는, Fσ3(또는
Figure 112008051616843-PCT00021
)에 속한다.
본 발명에 따른 코딩 클래스의 상기 특정 오더링에 기인하여, 코딩 클래스 i의 코딩 상태도, i 보다 작지 않은 지수 j, 즉 j≥i인 모든 코딩 클래스의 코딩상태이다. 그래서, 다음과 같은 코드어의 선행 비트들의 가능 패턴을 오더링하는 것이 쉽다(여기서, 일부의 경우에, 그것은 연속적인 코드어들 중 하나 또는 심지어 2개의 관련 비트들을 나타내는데 필요하다)
Figure 112008051616843-PCT00022
또한, 본 발명에 따른 코드 구성에 대해 표 3에 나타낸 것처럼 (STD의 도착 상태가 원래의 상태와 리넘버링된 상태로 나타낸) 후미 비트 패턴의 아래의 오더링을 고려하는 것이 이롭다. 본 발명에 의하면, 코드어들은, 그들의 후미 비트 패턴 으로 특정된 것과 같은 7개의 서로 다른 형태으로 나눌 수 있다. (2대 3 매핑에 대해) 단지 3비트의 짧은 코드어 길이를 갖는 코드어 형태는, 현재의 코드어의 비트들과, 또한 이전에 방출된 코드어의 일부의(전체가 아닌 경우) 비트들에 의존할 것이다.
Figure 112008051616843-PCT00023
주목해야 하는 것은, (표 3의) 상기 오더링된 후미 비트 패턴이 (표 2의) 그에 대응한 오더링된 선행 비트 패턴의 미러드(mirrored) 버전이라는 것이다. 다음에, 이미 설명된 STD 상태의 리넘버링을 설명한다. 표 3에 열거되어 있듯이 상기 후미 비트 패턴의 오더링면에서 STD의 상태들을 리넘버링하는 것이 쉽다. 이러한 새로운 넘버링은, 표 3의 마지막 2열에 기재되어 있다. 그 새로운 리넘버링된 상태들은,
Figure 112008051616843-PCT00024
로 나타낸다. 이러한 새로운 넘버링에 의해, 형태 i의 코드어는, 동일한 지수, 즉
Figure 112008051616843-PCT00025
를 갖는 (리넘버링된) STD 상태에 도달하고, 그에 따라서 형태 i의 코드어들은 후속하는 코드어로서 클래스 8-i의 코딩 상태에 속하는 임의의 코드어와 연결될 수 있다.
주목할 것은, 클래스 8-i의 코딩 상태에 속하는 코드어들이 지수 l를 갖는 (표 2의) 선행 비트 패턴을 갖고, 여기서 1≤l≤8-i이다는 것이다. 일례로서, (후미 비트 패턴...001010｜으로 끝나는) 형태 3의 코드어들은, 클래스 5의 코딩 상태들로부터의 코드어와 연결될 수 있는데, 이것은 후자의 코드어가 선행 비트 패턴(표 2) i=1,i=2,...,i=5에서 시작하여도 된다는 것을 의미한다. 이러한 코드어의 7개의 서로 다른 타입의 코드어로의 분할과, 코딩 상태의 7개의 서로 다른 코딩 클래스로의 배치는, 또 다른 코드 구성의 기본을 형성하고: 이렇게 하여, RLL 제약 d=1 및 r=2는, (코드어의 연결시에도) 항상 만족되고 있다. 표 3으로부터 명백한 것은, 리넘버링된 STD 상태에 대해 아래의 팬아웃에서의 계층 구조를 적용한다는 것이다.
Figure 112008051616843-PCT00026
Figure 112008051616843-PCT00027
로부터
Figure 112008051616843-PCT00028
로 감소하는 팬아웃에 따른 열거하는 랭킹에 따라, 상기 리넘버링된 STD 상태
Figure 112008051616843-PCT00029
는 전체 중에서 가장 큰 팬아웃이고,
Figure 112008051616843-PCT00030
은 가장 작은 팬아웃이다. 상기 리넘버링된 STD 상태와, 그에 따라서
Figure 112008051616843-PCT00031
로 나타낸 재배치된 연결 매트릭스에 의해, ("새로운" 고유벡터
Figure 112008051616843-PCT00032
에 대해) 상기 근사 고유벡터 부등식은, 다음과 같이 재표현된다.
Figure 112008051616843-PCT00033
코딩 클래스마다의 코딩 상태의 수는, 벡터 p로 나타낸다. 근사 고유벡터
Figure 112008051616843-PCT00034
와의 관계는 (i 번째 성분, 1≤i≤7에 대해) 다음식으로 나타낸다.
Figure 112008051616843-PCT00035
이때, 이러한 바람직한 구성에 의해, 코딩 클래스들은, 리넘버링된 STD 상태의 넘버링 시스템에 정확히 상보적인 넘버링 시스템을 갖는다; 이것은 이미 표 1로부터 자명하고, 여기서 STD 상태의 리넘버링은 언급되었지만, 설명하지 않는다. 또한, 서로 다른 코딩 클래스의 특정 구성에 기인하여, 다음의 부등식이 성립한다.
Figure 112008051616843-PCT00036
사소한 코딩 클래스의 개념
상기 논증 과정에서는, RLL 인코더의 FSM코드로부터 코드어를 방출하는 경우 도착상태들로서 모든 STD 상태를 방문한다는 것을 가정하였다. 이것은, 그것의 모 든 성분이 논제로인 근사 고유벡터의 상황에 대응한다. 그러나, 코드 구성에 있어서, 일부의 STD 상태의 근사 고유벡터의 성분은 0인 것이 가능하다. 단지 간단하게 하기 위해서,
Figure 112008051616843-PCT00037
이도록 지수 8-j를 갖는 상기 STD 상태만 있는 경우( 1보다 많은 상기와 같은 STD 상태를 갖는 경우가 사소한 확장임)를 고려한다. 대응한 코딩 클래스는, 코딩 클래스가 비어 있는, 즉 pj=0인 지수 j를 갖는다. 이러한 비어 있는 코딩 클래스를 사소한 코딩 클래스라고 한다. 그러므로, Ncc로 나타낸 사소하지 않은(비어 있지 않은) 코딩 클래스의 실제 수는, Ncc≤Tmax=1+(d+1)×(r+1)의 관계를 만족해야 한다. 식(95)에 나타낸 것과 같은 서로 다른 코딩 클래스들에 대한 코딩 상태의 수에서의 계층 구조는, 사소하지 않은 코딩 클래스에 대해 적용될 뿐이다. 이것은, 코딩 클래스 j가 사소한 코딩 클래스(pj=0)인 경우의 d=1 및 r=2의 실제 예에 대해 설명된다. 그래서, 사소하지 않은 코딩 클래스들의 수 pi의 계층구조는, (코딩 클래스들의 최대 수가 Tmax=1+(d+1)×(r+1)인 일반적인 경우에 대해) 다음과 같이 이해한다:
Figure 112008051616843-PCT00038
실제 설계 선택.
2대 3매핑에 대한 상기 코드 구성의 적용으로 밝혀진 것은, 5폴드(fold) 상 태에서, v={3,5,5,2,4,2,v7}, 0≤v7≤3으로 나타낸 4개의 가능한 근사 고유벡터로 분할하는 것이 필요하다.
적합한 근사 고유벡터로서, v={3,5,5,2,4,2,0} 또는
Figure 112008051616843-PCT00039
={5,5,4,0,3,2,2}를 선택할 수 있다. 코딩 클래스에서 코딩 상태의 수인 수 pj에 대해, p={2,2,3,0,4,5,5}로 한다. 지수 j=4인 하나의 사소한 빈 코딩 클래스가 있다. 그래서, T 또는 Ncc로 나타낸 사소하지 않은 코딩 클래스의 수는 6이다. 코딩 클래스를 CCi로 나타내는 것에 의해, 코딩 클래스에 대해 아래의 코딩 상태의 분포가 된다:
Figure 112008051616843-PCT00040
다음은 코딩 클래스들 각각에 사용될 때의 코드어의 리스팅이다.
코딩 클래스 CC1
Figure 112008051616843-PCT00041
상기 코드의 유한상태 머신의 상태들을 쉽게 표시하기 위해서, 표들에 사용된 것과 같은 ∑1...∑5에 대응한 S1...S5로 나타낸다.
첫 번째 2개의 상태 S1 및 S2에 대해, 000(다음 상태 S1-S5) 및 001(다음 상태 S1-S3)로 나타낸 정확히 8개의 채널워드들이 사용 가능하다. 이제, 워드들을 상태들에 할당하고, 주어진 상태 내에서 워드의 가능한 순열의 수를 폐기하는 많은 방식이 어떻게 가능한지를 고려한다. 상태 S1에 대해 상기 8개의 워드 중에서 4개의 채널워드의
Figure 112008051616843-PCT00042
개가 할당 가능하고, 따라서 나머지 4개의 채널워드를 상태 S2에 할당한다. 상기 상태 S1 및 S2에 채널워드의 할당 후, 그 다음의 코딩 클래스의 그 다음의 상태에서 사용하기 위해 워드가 남아 있지 않다.
코딩 클래스 CC2
이 코딩 클래스는 이전의 코딩 클래스와 동일한 상태를 가지므로, 코딩 클래스 CC1과 비교된 것처럼 추가로 아무것도 없다.
코딩 클래스 CC3
Figure 112008051616843-PCT00043
상태 S3의 경우, 정확히 4개의 채널워드가 있어서, 이들 워드를 상태 S3에 할당하는 하나의 방식만이 가능하다.
코딩 클래스 CC4
사소한 코딩 상태이므로 적용 불가능.
코딩 클래스 CC5
Figure 112008051616843-PCT00044
상태 S4의 경우, 6개의 가능한 채널워드가 있다. 따라서, 상기 6개의 워드들 중 4개의 채널워드를 상태 S4에
Figure 112008051616843-PCT00045
개 할당하는 것이 가능하고, 이에 따라서, 이들 할당 각각에 대해 나머지 2개의 채널워드는, 상태 S5에서 더욱 사용하기 위해 예약된다.
코딩 클래스 CC6
Figure 112008051616843-PCT00046
채널워드를 상태 S4에 할당할 때 남겨진 2개의 워드와 함께, 상태 S5에 대해 정확히 4개의 채널워드가 있다.
코딩 클래스 CC7
이 코딩 클래스는 이전의 코딩 클래스와 동일한 상태를 가지므로, 코딩 클래스 CC6과 비교된 것처럼 추가로 아무것도 없다.
가능한 할당 및 코드 그룹들
채널워드들을 상태들에 할당 가능한 총수는, 70 x 15= 1050이다. 주목해야 하는 것은, 채널워드들의 상태들에의 할당은, 아직 유효 코드가 아니다는 것이다. 추가의 평가시에, 실제로 코드가 되는 이들 할당들 중 14이다. 주목해야 하는 것은, 코드 그룹이라고 하는 이들 나머지 할당 각각에 있어서, 주어진 코드표 내에 상기 워드들의 24개의 순열이 가능하다. 상기 코드의 FSM에는 5개의 상태가 있고, 또 서로 다른 상태들 사이에 공통으로 코드어들(비트 3개조 + 다음 상태)이 없으므로, 이것은, 이들 14개의 코드 그룹의 각각에서 총 245=7962624개의 가능한 코드들을 산출한다. 이들 14개의 가능한 코드 그룹 각각에 대한 하나의 코드는, 아래의 표에 도시되고 CodeTabled1kinfr2Nr14.txt를 통해 CodeTabled1kinfr2Nr01를 참조한다.
각 표에서 엔트리마다, 우리는 먼저 사용자 심볼(사용자 디비트 00에 대해 0, 사용자 디비트 01에 대해 1, 사용자 디비트 10에 대해 2 및 사용자 디비트 11에 대해 3)을 열거하고, 상기 3개의 비트 3개조 뒤에 채널워드의 다음 상태가 온다.
Figure 112008051616843-PCT00047
Figure 112008051616843-PCT00048
Figure 112008051616843-PCT00049
Figure 112008051616843-PCT00050
Figure 112008051616843-PCT00051
주목해야 하는 것은, 상기 열거된 것과 같은 이들 14개의 코드 그룹들이 상태 S1 및 S2에서 워드들의 할당에 대해 달라야만 한다는 것이다. 더욱이, 신중한 검사로 드러난 것은, 코드 그룹 i와 15-i(i=1,...8)가 상태 S1과 S2의 간단한 교환에 의해 하나에서 다른 것으로 변환될 수 있으므로동등한다는 것이다. 그래서, 끝으로, 본질적으로 7개의 서로 다른 코드 그룹만이 있다.
PCWA 매핑에 의한 코드들
다음에, 상기 7개의 코드 그룹 각각에 대해, 모두 245=7962624 코드 매핑 중에서, 상기 PCWA 코드 매핑만이 보유되고, 후보 코드들에 대한 가능한 소스로서 2개의 코드 그룹, nrs.8 및 14(또는, 동등하게 nrs.1 및 7)만이 남는다. 이어서, PCWA 매핑은, DC 제어비트의 상기 2개의 가능한 값들에 대한 대안의 코딩 경로의 병합을 하는 PCWA 관련 확률 pc를 최대화하도록 검색된다. 일반성의 손실없이, 사용자 디비트의 제 1 비트는, DC 제어비트로서 선택된다. L=5 채널워드들의 코딩 경로에 대해, 상기 최대화된 확률은 pc(L=5)=0.9804이다.
본질적으로 서로 다른 8개의 코드
이들의 PCWA 기반 기준에서는, 가능한 양쪽의 코딩 그룹 nrs.8과 14 각각에 대해 16개의 코드가 있고, (그룹마다 다른 코드들이 사용자 디비트의 제 1 비트의 비트 플리핑(bit-flipping)에 의해서, 또는 사용자 디비트의 제 2 비트의 플리핑에 의해서, 또는 사용자 디비트의 양쪽의 비트의 플리핑에 의해 간단히 얻어질 수 있으므로) 이 중에서 또 16개 중 4개만이 실제로 관계없다. 간단히 표시하기 위해서, 본질적으로 서로 다른 이들 8개의 코드들은, 코드 그룹 nr.8에 대해 08-01, 08-02, 08-03 및 08-04로, 코드 그룹 nr.14에 대해 14-01, 14-02, 14-03 및 14-04로 나타낸다.
코드 14-02의 PCWA매핑의 예
상기하는 것은, 패리티 상보적 워드 할당(PCWA)에 의한 RLL 코드가, (주어진 사용자 워드의 일부인) DC 제어비트의 2개의 값 각각에 대해 (상기 코드의 FSM의 임의의 가능한 상태에서 시작하는) 동일한 메시지 비트 시퀀스로부터 인코딩된 각각의 채널 비트 시퀀스들이 시작상태로부터 양쪽의 인코더 경로들이 병합하는 상태까지 발생된 시퀀스들에 대한 반대의 패리티들을 갖는다는 것이다. 인코더 경로들이 병합하지 않는 경우에 대해, 상기와 같은 제약이 없다. 코드 14-02의 일례로서, 사용자 비트 시퀀스 c0 00 11 ...는, 제 1 디비트에서 c개의 DC 제어비트를 갖는 상태 S4로부터 인코딩되도록 취해진다. c=0의 경우, 인코딩 경로는,
Figure 112008051616843-PCT00052
이다.
c=1의 경우, 상기 인코딩 경로는, 3개의 채널워드에 대해 서로 다르고, 그 후 양쪽의 경로는 상태 S2에서 병합한다:
Figure 112008051616843-PCT00053
상기 인코딩된 시퀀스는, 실제로 반대인 각각의 패리티들(홀수 및 짝수)을 갖는다. DC 제어비트의 2개의 가능한 값에 대한 대안의 코딩 경로에 대해 병합할 확률은, DC 제어 성능의 레벨과 상관시킨다. 5비트 3개조의 길이를 갖는 코딩 경로에 대해, 평가할 수 있는 것은, 표 5의 코드에 대해, 고 병합 확률은, pc(L=5)=0.9804로 주어지게 얻어진다.
상기 5 상태 FSM에 대해, k 제약은, 너무 많은 제로들이 일어나자마자 효과적으로 되는 다수의 대체(또한 그들은 코드 트렐리스를 통한 표준 인코딩 경로들로부터의 실제로 우회를 나타내므로 "우회"락 불림)를 통해 실현된다. 이들 대체는, 상기 코드의 FSM의 표준 사용시에 일어나지 않는 특징적 패턴을 필요로 한다. 이러한 패턴은, 2개의 연속적인 비트 3개 조 101 010으로 주어진다. 주목해야 하는 것은, 워드 101은, 다음 상태 S1 및 S2가 가능한 상태 S5에서 사용되기만 하고, 이로부터 워드들은 적어도 2개의 제로에서 항상 시작하도록 남아 있다. r=2 제약의 관점에서, 상기 6비트 특징적 패턴에 선행하는 2개의 비트와 그 특징적 패턴 뒤의 1개의 비트는 모두 제로와 같아야 한다. 이들 채널 대체는, 그들이 대체하는 모든 제로 시퀀스와 비교하여 동일하거나 반대의 패리티를 가질 수 있다. 동일한 패리티는, 아래의 방식으로 대체되어서 실현된다(여기서 * 비트는 0 또는 1일 수 있다):
*00 000 000 000(원래 것)
⇒
*00 101 010 010(대체된 것)
이 패리티는 4개의 연속적인 3개 조를 포함한다. 원래의 시퀀스와 대체하는 시퀀스간에 반대의 패리티일 경우, k 제약을 보다 낮게 실현할 수 있다, 즉 k=10으로 다음의 방식으로 3개의 연속적인 비트 3개 조를 포함하는 대체를 통해 실현할 수 있다:
*00 000 000(원래의 것)
⇒
*00 101 010(대체된 것).
원래 시퀀스와 대체된 시퀀스의 비트 패턴들이 반대의 패리티들을 가지므로, DC 제어비트의 위치에서 상기 대체의 적용은 DC 관리를 국소적으로 무효로 만들기도 한다는 것을 주목해야 한다.
k=10 제약을 갖는 (본질적으로 서로 다른 8개의 코드 중의) 일 코드에 대해, 8개의 대체, 상태 S1로부터 출발하는 4개와 상태 S5로부터 출발하는 또 다른 4개가 이다. 코드 14-02는, 비트 오류율 성능의 관점에서 이들 8개의 코드 중 최상의 코드이다. 그것의 코드표는 표 5로 나타내어지고:
Figure 112008051616843-PCT00054
그리고, 8개의 대체가 있다:
Figure 112008051616843-PCT00055
이때, 표 6의 이들 대체 중 2개에 대해, 4번째 심볼값도 필요하다(사용자 비트들이 괄호안에 나타내어짐); 다른 모든 6개의 대체에 대해, 4번째 심볼값의 비트들은 (**)로 나타내어지고, 이것이 의미하는 것은, 그들이 "돈 캐어 비트(don't care bits)"이라는 것이다. 유사하게, 모든 다른 7개의 코드들에 대한 대체(또는 우회)를 얻어질 수도 있고, 이러한 형태의 정보는 상기 대체들을 포함한 아래의 8개의 코드표에 함께 모여져 있다. 아래의 표에는 사용자 디비트 대신에 사용자 심볼들이 나타내어져 있다는 것을 주목해야 한다(4번째 사용자 심볼은, 문제가 되는 괄호안 거기에만 나타내어진다). 또한, DC 제어는, 삽입된 DC 제어비트들을 통해 행해지고, 메시지 비트스트림에 삽입되고, 이들 DC 제어비트들은, 제 1 비트로서 사용자 디비트에 위치된다는 것을 주목해야 한다.
Figure 112008051616843-PCT00056
Figure 112008051616843-PCT00057
Figure 112008051616843-PCT00058
Figure 112008051616843-PCT00059
Figure 112008051616843-PCT00060
Figure 112008051616843-PCT00061
Figure 112008051616843-PCT00062
Figure 112008051616843-PCT00063
경판정 RLL 디코딩
상기 k 제약을 위한 대체를 포함한 상기 코드들 08-01 내지 08-04와 14-01 내지 14-04에 대해, 경판정 RLL 디코딩은, 2가지 방식으로 행해질 수 있다.
(i) 먼저 *00 101 010(대체된 것)
⇒
*00 000 000(원래의 것)
에 이어서 (상기 코드의 기본 5상태 FSM으로부터 얻어진 것과 같은) k 제약 없이 상기 코드에 대한 슬라이딩 블록 디코더가 후속되는 것을 통해 역방향 대체를 수행하는 방식이나,
(ii) 양쪽의 상기 동작(역방향 대체 + RLL 슬라이딩 블록 디코딩)을 하나의 단일의 변경된 슬라이딩 블록 디코더에 통합하는 방식; 상기 코드들에 대해 상기 디코더의 슬라이딩 블록 길이는 5이었다. 코드 14-02에 대해, 부울리언 논리와 함께 상기 통합된 슬라이딩 블록 디코더는, 도 4에 도시되어 있다.

Claims (40)

  1. 전체 채널코드에 의해 사용자 비트스트림을 코딩된 비트스트림으로 변환하는 방법으로서,
    - M 비트 정보어들을 N비트 코드어들로 변환하는 단계와,
    - 상기 전체 채널 코드가 소정의 반복 주기를 갖는 순환 반복 순서로 다수 S의 서브코드의 연결로써 실현하는 단계 - 여기서 서브코드 각각은 mi 비트 정보어들을 수신하고, 여기서 mi는 ni비트 코드어들로 변환되는 상기 서브코드 각각에 대해 특징적인 정수이고, ni는 서브코드 각각에 대해 특징적인 정수이고, 서브코드마다, 상기 특징적 정수 ni는, 상기 반복 주기 내의 모든 서브코드의 mi개의 수의 합이 M이고 상기 반복 주기 내의 모든 서브코드의 ni개의 수의 합이 N이도록 상기 특징적 정수 mi보다 크고 -와,
    - 서브코드마다, 그것의 ni비트 코드어들은, 다수의 Tmax개의 서로 다른 코드어 형태로 분할하고, 그리고 주어진 서브코드에 대해, 형태 t의 ni비트 코드어(여기서 t는 1과 Tmax사이의 정수임)가 다음 서브코드의 그 다음의 코드어가 지수 Tmax+1-t를 갖는 코딩 클래스의 코딩 상태들 중 하나에 속하는 경우 상기 다음 서브코드의 ni+1비트 코드어로, 상기 코딩된 비트스트림을 발생하는 상기 전체 채널코드의 상기 N 비트 코드어들을 실현하는 코드어들의 연결된 세트에 연결되도록 코딩 상태들의 Tmax코딩 클래스들에 그것의 ni비트 코드어들을 배치하는 단계를 포함하고,
    - - 제 1 DC 제어 비트를 소정의 간격으로 입력정보 시퀀스에 삽입함으로써 제 1 출력 정보 시퀀스를 발생하는 단계와,
    - 상기 제 1 DC 제어비트와 다른 제 2 DC 제어비트를 상기 소정의 간격으로 상기 입력 정보 시퀀스에 삽입함으로써 제 2 출력 정보 시퀀스를 발생하는 단계로 이루어진 출력 정보 시퀀스를 발생하는 단계와, 상기 출력 정보 시퀀스 발생단계에 뒤이어
    - - 상기 전체 코드에 따라 정보 시퀀스 발생수단에 의해 발생된 상기 제 1 출력정보 시퀀스의 코드 변환을 수행하여서 제 1 임시 코드 시퀀스를 발생하는 것과,
    - 상기 전체 코드에 따라 상기 정보 시퀀스 발생수단에 의해 발생된 상기 제 2 출력 정보 시퀀스의 코드 변환을 수행하여서 제 2 임시 코드 시퀀스를 발생하는 것으로 이루어진 상기 전체 채널 코드에 의해 실현된 제 1 코드 변환단계를 수행하는 변환방법에 있어서,
    - 상기 제 1 임시 코드 시퀀스를 발생하는 단계와 상기 제 2 임시 코드 시퀀스를 발생하는 단계는, 유한상태 코드 변환 표에 의해 코딩 규칙을 나타낼 때, 코드어들이 정보어들에 할당되는 코딩 규칙을 적용하여, 상기 제 1 임시 코드 시퀀스에 포함된 코딩 비트들의 합의 2의 보수는, 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 1 임시 코드 시퀀스의 제 1 코드 상태가 상기 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 2 임시 코드 시퀀스의 제 2 코드 상태와 동일한 경우, 상기 제 2 임시 코드 시퀀스에 포함된 상기코딩 비트들의 합의 2의 보수와 항상 서로 다르고, 상기 제 1 임시 코드 시퀀스를 발생하는 단계와 상기 제 2 임시 코드 시퀀스를 발생하는 단계에 뒤이어,
    - 상기 코딩된 비트스트림의 DC 콘텐트와 상관시키는 적어도 하나의 파라미터의 값에 따라 상기 제 1 코드 변환수단에서 발생된 상기 제 1 임시 코드 시퀀스, 또는 상기 제 2 코드 변환수단에서 발생된 상기 제 2 임시 코드 시퀀스 중 어느 한 쪽을 선택하는 것을 행하는 것을 특징으로 하는 변환방법.
  2. 제 1 항에 있어서,
    상기 코드어 형태는, 상기 코드어의 후미비트들의 수에 의해 결정되는 것을 특징으로 하는 변환방법.
  3. 제 1 항에 있어서,
    상기 코드어 형태는, 선행하는 코드어의 적어도 하나의 비트와 함께, 상기 코드어의 모든 비트에 의해 결정되는 것을 특징으로 하는 변환방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 코딩된 비트스트림을 실현하는 상기 연결된 N비트 코드어들의 세트는 dkr 제약을 만족하고, 여기서 d는 상기 코딩된 비트스트림에서 2개의 연속적인 1비트들 사이의 0 비트들의 최소수를 말하고, k는 상기 코딩된 비트스트림에서 2개의 연속적인 1비트들 사이의 0 비트들의 최대수를 말하고, 여기서 r은 1비트만큼 각기 앞에 있는 0비트들의 연속적인 최소 런의 최대수를 나타내는 것을 특징으로 하는 변환방법.
  5. 제 4 항에 있어서,
    비공백 코딩 클래스의 코딩 상태가 적어도 하나를 갖도록 정의되는 경우의 서로 다른 코드어 형태 T와 비공백 코딩 클래스들의 수는, Tmax=1+(d+1)×(r+1)보다 크지 않은 것을 특징으로 하는 변환방법.
  6. 제 4 항에 있어서,
    서로 다른 코드어 형태의 수 T 및 서로 다른 비공백 코딩 클래스의 수 T는, Tmax=1+(d+1)×(r+1)인 것을 특징으로 하는 변환방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 d=1 및 r=2, Tmax는 7인 것을 특징으로 하는 변환방법.
  8. 제 7 항에 있어서,
    T=Tmax=7 및 상기 서브코드의 수 S는 1인 것을 특징으로 하는 변환방법.
  9. 제 8 항에 있어서,
    상기 단일의 서브코드는, m=2 및 n=3으로 매핑을 하는 것을 특징으로 하는 변환방법.
  10. 제 5 항 또는 제 6 항에 있어서,
    서브코드마다, 상기 T≤Tmax개의 코딩 상태의 비공백 코딩 클래스들은, p1,p2,...pmax 코딩 상태로 이루어지고, 사소한 공백 코딩 클래스들은 생략되어, 비공백 코딩 클래스 p1≤p2≤...≤pmax의 상태들의 논제로 수를 나타내는 수들에 대해, 그리고 pmax가 상기 고려된 서브코드에 대한 전체 코딩 상태의 수를 나타내고, 소정의 고려된 클래스 "i"의 pi의 코딩 상태 각각도 지수가 "i"보다 큰 모든 클래스의 코딩 상태인 것을 특징으로 하는 변환방법.
  11. 제 7 항에 있어서,
    서브코드마다, 후미비트들은, 다음의 규칙들의 세트, 즉
    제 1 형태의 n 비트 코드어들이 "00"으로 끝나고,
    제 2 형태의 n 비트 코드어들이 "0010"로 끝나고,
    제 3 형태의 n 비트 코드어들이 "001010"로 끝나고,
    제 4 형태의 n 비트 코드어들이 "00101010"로 끝나고,
    제 5 형태의 n 비트 코드어들이 "001"로 끝나고,
    제 6 형태의 n 비트 코드어들이 "00101"로 끝나고,
    제 7 형태의 n 비트 코드어들이 "0010101"로 끝나는 규칙들의 세트에 의해 서로 다른 코드어 형태들에 대해 규정되고,
    여기서, 서로 다른 코딩 클래스에 속하는 코드어들의 선행비트들은, 다음의 규칙들의 세트, 즉
    제 1 클래스의 코딩 상태의 n비트 코드어들이 "00"에서 시작하고,
    제 2 클래스의 코딩 상태의 n비트 코드어들이 "00" 또는 "0100"에서 시작하고,
    제 3 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100" 또는 "010100"에서 시작하고,
    제 4 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100" 또는 "01010100"에서 시작하고,
    제 5 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100" 또는 "100"에서 시작하고,
    제 6 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100" 또는 "10100"에서 시작하고,
    제 7 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100", "10100" 또는 "1010100"에서 시작하는 규칙들의 세트에 의해 결정되는 것을 특징으로 하는 변환방법.
  12. 제 10 항 및 제 11 항에 있어서,
    사소하지 않은 코딩 클래스의 수 T는 6이고, 코딩 클래스 번호 4는 공백 클래스이고, p4=0을 산출하고, 여기서 코딩 상태의 6개의 사소하지 않은 코딩 클래스들 T의 각각에 대한 코딩 상태의 수 p1, p2,p3, p5, p6 및 p7는 p1=2, p2=2,p3=3, p5=4, p6=5 및 p7=5가 되는 것을 특징으로 하는 변환방법.
  13. 제 12 항에 있어서,
    유한 k 제약은, 상기 코드의 기본적인 2 대 3 매핑의 유한상태머신에 첨가된 상기 코딩된 비트스트림의 대체를 갖는 여분의 코딩 쉘을 통해 실현되는 것을 특징으로 하는 변환방법.
  14. 제 13 항에 있어서,
    원래의 코드어 시퀀스를 대체하는 대안의 코드어 시퀀스를 포함한 상기 대체는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 동일한 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는 것을 특징으로 하는 변환방법.
  15. 제 13 항에 있어서,
    원래의 코드어 시퀀스를 대체하는 대안의 코드어 시퀀스를 포함한 상기 대체는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 반대인 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는 것을 특징으로 하는 변환방법.
  16. 제 15 항에 있어서,
    k=10 제약은, 상기 코딩된 비트스트림의 대체로 상기 여분의 코딩 쉘을 통해 실현되는 것을 특징으로 하는 변환방법.
  17. 제 12 항에 있어서,
    단일 서브코드가 사용되고, 그 단일 서브코드의 코드표는 아래에 나타내어진 것을 특징으로 하는 변환방법:
    Figure 112008051616843-PCT00064
  18. 제 16 항 및 제 17 항에 있어서,
    상기 여분의 코딩 쉘에서의 대체는 아래와 같이 나타내는 것을 특징으로 하는 변환방법:
    Figure 112008051616843-PCT00065
  19. 청구항 18의 방법에 의해 얻어진 코드를 사용하여 변환된 코딩된 비트스트림을 사용자 비트스트림으로 변환하는 방법으로서, 슬라이딩 블록 디코더를 적용하는 단계를 포함하고, 채널 대체를 갖는 여분의 코딩 쉘을 포함한 상기 코드의 상기 슬라이딩 블록 디코더에 대한 부울리언식은 아래와 같이 나타내는 것을 특징으로 하는 변환방법:
    Figure 112008051616843-PCT00066
  20. M 비트 정보어들을 N비트 코드어들로 변환함으로써 전체 채널코드에 의해 사용자 비트스트림을 코딩된 비트스트림으로 변환하는 코더로서, 상기 코더는, 소정의 반복 주기를 갖는 순환 순서로 반복된 서브코더를 구비하고, 각 서브코더는 하나의 서브코드를 사용하고, 상기 각 서브코더는 mi (mi는 서브코드 각각에 대해 특징적인 정수)비트 정보어들을 수신하도록 구성되고, 상기 각 서브코더는 상기 수신된 mi 비트 정보어들을 ni(ni는 서브코드 각각에 대해 특징적인 정수)비트 코드어들로 변환하도록 구성되며, 서브코드마다, 상기 특징적 정수 ni는 상기 반복 주기 내 의 모든 서브코드의 mi개의 수의 합이 M이고 상기 반복 주기 내의 모든 서브코드의 ni개의 수의 합이 N이도록 상기 특징적 정수 mi보다 크고, 여기서, 서브코드마다, 그것의 ni비트 코드어들은, 다수의 Tmax개의 서로 다른 코드어 형태로 분할되고, 그리고 주어진 서브코드에 대해, 형태 t의 ni비트 코드어(여기서 t는 1과 Tmax사이의 정수임)가 코드어들의 연결된 세트에 연결되어서, 다음 서브코드의 그 다음의 코드어가 지수 Tmax+1-t를 갖는 코딩 클래스의 코딩 상태들 중 하나에 속하는 경우 상기 다음 서브코드의 ni+1비트 코드어로, 상기 코딩된 비트스트림을 발생하고 상기 전체 채널코드의 상기 N비트 코드어들을 실현하도록 코딩 상태들의 Tmax코딩 클래스들에 그것의 ni비트 코드어들을 배치하고,
    - 제 1 DC 제어 비트를 소정의 간격으로 입력정보 시퀀스에 삽입함으로써 제 1 출력 정보 시퀀스를 발생하고, 상기 제 1 DC 제어비트와 다른 제 2 DC 제어비트를 상기 소정의 간격으로 상기 입력 정보 시퀀스에 삽입함으로써 제 2 출력 정보 시퀀스를 발생하는 출력 정보 시퀀스 발생수단과,
    - 상기 전체 채널 코드에 의해 실현되되, 서브코드들을 갖는 상기 전체 코드에 따라 상기 정보 시퀀스 발생수단에 의해 발생된 상기 제 1 출력정보 시퀀스의 코드 변환을 하여서 제 1 임시 코드 시퀀스를 발생하는 제 1 코드 변환수단과, 아울러, 상기 전체 채널 코드에 의해 실현되되, 서브코드들을 갖는 상기 전체 코드에 따라 상기 정보 시퀀스 발생수단에 의해 발생된 상기 제 2 출력 정보 시퀀스의 코드 변 환을 하여서 제 2 임시 코드 시퀀스를 발생하는 제 2 코드 변환수단을 더 구비한 코더에 있어서,
    - 상기 제 1 및 제 2 코드 변환수단은, 유한상태 코드 변환표에 의해 코딩 규칙을 나타내는 경우에, 코드어들이 정보어들에 할당되는 코딩 규칙을 사용하여, 상기 제 1 임시 코드 시퀀스에 포함된 코딩 비트들의 합의 2의 보수는, 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 1 임시 코드 시퀀스의 제 1 코드 상태가 상기 소정의 원래의 상태에서 시작하여 인코딩된 상기 제 2 임시 코드 시퀀스의 제 2 코드 상태와 동일하다는 조건에서, 상기 제 2 임시 코드 시퀀스에 포함된 상기 코딩 비트들의 또 다른 합의 2의 보수와 항상 서로 다르고,
    - 상기 코딩된 비트스트림의 DC 콘텐트와 상관시키는 적어도 하나의 파라미터의 값에 따라 상기 제 1 코드 변환수단에서 발생된 상기 제 1 임시 코드 시퀀스, 또는 상기 제 2 코드 변환수단에서 발생된 상기 제 2 임시 코드 시퀀스 중 어느 한 쪽을 선택하는 선택수단을 더 구비한 것을 특징으로 하는 코더.
  21. 제 20 항에 있어서,
    상기 코드어 형태는, 상기 코드어의 후미비트들의 수에 의해 결정되는 것을 특징으로 하는 코더.
  22. 제 20 항에 있어서,
    상기 코드어 형태는, 선행하는 코드어의 적어도 하나의 비트와 함께, 상기 코드어의 모든 비트에 의해 결정되는 것을 특징으로 하는 코더.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 코딩된 비트스트림을 실현하는 상기 연결된 N비트 코드어들의 세트는 dkr 제약을 만족하고, 여기서 d는 상기 코딩된 비트스트림에서 2개의 연속적인 1비트들 사이의 0 비트들의 최소수를 말하고, k는 상기 코딩된 비트스트림에서 2개의 연속적인 1비트들 사이의 0 비트들의 최대수를 말하고, 여기서 r은 1비트만큼 각기 앞에 있는 0비트들의 연속적인 최소 런의 최대수를 나타내는 것을 특징으로 하는 코더.
  24. 제 23 항에 있어서,
    비공백 코딩 클래스의 코딩 상태가 적어도 하나를 갖도록 정의되는 경우의 서로 다른 코드어 형태 T와 비공백 코딩 클래스들의 수는, Tmax=1+(d+1)×(r+1)보다 크지 않은 것을 특징으로 하는 코더.
  25. 제 23 항에 있어서,
    서로 다른 코드어 형태의 수 T 및 서로 다른 비공백 코딩 클래스의 수 T는, Tmax=1+(d+1)×(r+1)인 것을 특징으로 하는 코더.
  26. 제 24 항 또는 제 25 항에 있어서,
    상기 d=1 및 r=2, Tmax는 7인 것을 특징으로 하는 코더.
  27. 제 26 항에 있어서,
    T=Tmax=7 및 상기 서브코더의 수 S는 1인 것을 특징으로 하는 코더.
  28. 제 27 항에 있어서,
    상기 단일의 서브코더는, m=2 및 n=3의 매핑을 사용하는 것을 특징으로 하는 코더.
  29. 제 24 항 또는 제 25 항에 있어서,
    서브코더마다, 상기 T≤Tmax개의 코딩 상태의 비공백 코딩 클래스들은, p1,p2,...pmax 코딩 상태로 이루어지고, 사소한 공백 코딩 클래스들은 생략되어, 비공백 코딩 클래스 p1≤p2≤...≤pmax의 상태들의 논제로 수를 나타내는 수들에 대해, 그리고 pmax가 상기 고려된 서브코드에 대한 전체 코딩 상태의 수를 나타내고, 소정의 고려된 클래스 "i"의 pi의 코딩 상태 각각도 지수가 "i"보다 큰 모든 클래스의 코딩 상태인 것을 특징으로 하는 코더.
  30. 제 26 항에 있어서,
    서브코더마다, 후미비트들은, 다음의 규칙들의 세트, 즉
    제 1 형태의 n 비트 코드어들이 "00"으로 끝나고,
    제 2 형태의 n 비트 코드어들이 "0010"로 끝나고,
    제 3 형태의 n 비트 코드어들이 "001010"로 끝나고,
    제 4 형태의 n 비트 코드어들이 "00101010"로 끝나고,
    제 5 형태의 n 비트 코드어들이 "001"로 끝나고,
    제 6 형태의 n 비트 코드어들이 "00101"로 끝나고,
    제 7 형태의 n 비트 코드어들이 "0010101"로 끝나는 규칙들의 세트에 의해 서로 다 른 코드어 형태들에 대해 규정되고,
    여기서, 서로 다른 코딩 클래스에 속하는 코드어들의 선행비트들은, 다음의 규칙들의 세트, 즉
    제 1 클래스의 코딩 상태의 n비트 코드어들이 "00"에서 시작하고,
    제 2 클래스의 코딩 상태의 n비트 코드어들이 "00" 또는 "0100"에서 시작하고,
    제 3 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100" 또는 "010100"에서 시작하고,
    제 4 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100" 또는 "01010100"에서 시작하고,
    제 5 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100" 또는 "100"에서 시작하고,
    제 6 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100" 또는 "10100"에서 시작하고,
    제 7 클래스의 코딩 상태의 n비트 코드어들이 "00", "0100", "010100", "01010100", "100", "10100" 또는 "1010100"에서 시작하는 규칙들의 세트에 의해 결정되는 것을 특징으로 하는 코더.
  31. 제 30 항에 있어서,
    사소하지 않은 코딩 클래스의 수 T는 6이고, 코딩 클래스 번호 4는 공백 클 래스이고, p4=0을 산출하고, 여기서 코딩 상태의 6개의 사소하지 않은 코딩 클래스들 T의 각각에 대한 코딩 상태의 수 p1, p2,p3, p5, p6 및 p7는 p1=2, p2=2,p3=3, p5=4, p6=5 및 p7=5가 되는 것을 특징으로 하는 코더.
  32. 제 31 항에 있어서,
    상기 서브코더는 상기 코드의 기본적인 2 대 3 매핑의 유한상태머신을 포함하고, 유한 k 제약은 상기 유한상태머신의 상부에 여분의 코딩 쉘을 통해 실현되는 것을 특징으로 하는 코더.
  33. 제 32 항에 있어서,
    상기 코드의 (기본적인) 2 대 3 매핑의 유한상태머신에 첨가된 상기 코딩된 비트스트림 상에서의 대체를 갖는 여분의 코딩 쉘를 통해 유한 k-제약을 실현하는 수단을 구비한 것을 특징으로 하는 코더.
  34. 제 33 항에 있어서,
    원래의 코드어 시퀀스를 대체하는 대안의 코드어 시퀀스를 포함한 상기 대체 는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 동일한 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는 것을 특징으로 하는 코더.
  35. 제 33 항에 있어서,
    원래의 코드어 시퀀스를 대체하는 대안의 코드어 시퀀스를 포함한 상기 대체는, 상기 원래의 코드어 시퀀스의 코딩 비트들의 합의 패리티나 2의 보수와 반대인 상기 코딩 비트들의 합의 패리티나 2의 보수를 갖는 것을 특징으로 하는 코더.
  36. 제 34 항 또는 제 35 항에 있어서,
    상기 유한 k-제약은, k=10 제약을 갖는 것을 특징으로 하는 코더.
  37. 제 32 항에 있어서,
    상기 코더는 단일 서브코드를 사용하기 위한 단일 서브코더를 구비하고, 상기 단일 서브코드의 코드표는 아래에 나타내어진 것을 특징으로 하는 코더:
    Figure 112008051616843-PCT00067
  38. 제 36 항 및 제 37 항에 있어서,
    상기 여분의 코딩 쉘에서의 대체는 아래와 같이 나타내는 것을 특징으로 하는 코더:
    Figure 112008051616843-PCT00068
  39. 청구항 1 내지 19 중 하나에 기재된 방법을 사용하여 코딩된 코딩된 비트스트림으로 이루어진 신호를 포함한 것을 특징으로 하는 기록매체.
  40. 청구항 20 내지 38 중 어느 한 항에 기재된 코더를 구비한 것을 특징으로 하는 레코더.
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