KR20080085244A - 이미지 센서 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 이미지 센서는, 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되고 복수의 금속배선을 포함하는 층간절연막; 상기 금속배선과 연결되며 하부전극 및 제1 도전형 전도층으로 구성된 복수의 픽셀 패턴; 상기 복수의 픽셀 패턴 사이에 형성된 더미픽셀 패턴을 포함하는 것을 특징으로 한다.
이미지센서, 씨모스 이미지 센서, 포토다이오드,

Description

이미지 센서 및 그의 제조 방법{Image Sensor and Method for Fabrication of the Same}
도 1 내지 도 6은 본 발명의 실시예에 따른 이미지 센서의 제조공정을 도시한 단면도이다.
본 발명의 실시예는 이미지 센서 및 그의 제조방법에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상((optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
한편, CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있으므로, 최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
씨모스 이미지센서는 단위화소 내에 포토 다이오드와 모스 트랜지스터를 형 성시키는 스위칭 방식으로 각 단위화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
이러한 다양한 이미지 센서를 제조함에 있어서, 이미지 센서의 광감도(photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있고 그중 하나가 집광기술이다.
예컨대, CMOS 이미지 센서는 빛을 감지하는 광감지 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로 부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지 센서 면적에서 광 감지부분의 면적이 차지하는 비율(이를 통상 "Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있지만, 근복적으로 로직회로 부분을 제거할 수 없기 때문에 제한된 면적 하에서 이러한 노력에는 한계가 있다.
현재 휴대폰이나 기타 휴대용 기기에 사용되는 고화소의 씨모스 이미지 센서의 경우 대부분 빛을 받아 전기적 신호를 바꾸어주는 역할을 하는 포토다이오드가 씨모스 이미지 센서 소자 내의 금속배선 하부에 위치함으로써 입사 빛에 대한 투과율이 낮아진다.
이러한 시모스 이미지 센서는 기판에 형성된 수광소자 상에 층간절연막이 순차적으로 형성되어 있고 각 층간절연막의 사이사이에는 금속배선이 형성되어 있으며, 그 상부로 패시베이션층, 컬러필터, 평탄화층 및 마이크로 렌즈가 형성된 구조로 이루어져 있다.
상기와 같은 이미지 센서는 고화소의 씨모스 이미지 센서의 수요가 필요함에 따라 단위화소의 크기가 더욱 작아지고 있으며 이에 수광소자인 포토다이오드에 입사되는 빛의 양은 더욱 작아질 밖에 없다.
또한, 포토다이오드의 상부에는 다층의 절연막들이 적층되어 있으므로 마이크로렌즈를 통과하여 집광되는 빛이 다층 절연막 계면에서 반사 및 흡수되어 손실되므로써 광감도가 떨어지는 문제점이 있다.
또한, 마이크로 렌즈의 가장자리를 통과한 빛이 수광소자로 도달하지 못하고 주변의 금속배선이나 또는 이웃한 픽셀로 전달되어 픽셀간의 크로스 토크를 발생시켜 광감도를 감소시키는 문제점이 있다.
본 발명의 실시예는 금속배선 상에 포토다이오드를 형성하여 빛 투과율을 향상시킬 수 있는 이미지 센서 및 그의 제조방법을 제공하는 데 있다.
또한 본 발명의 실시예는 상기 픽셀 패턴 사이에 더미픽셀을 형성하여 단위화소 사이를 분리시킬 수 있는 이미지 센서 및 그의 제조방법을 제공하는데 있다.
본 발명의 실시예에 따른 이미지 센서는, 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되고 복수의 금속배선을 포함하는 층간절연막; 상기 금속배선과 연결되며 하부전극 및 제1 도전형 전도층으로 구성된 복수의 픽셀 패턴; 상기 복수의 픽셀 패턴 사이에 형성된 더미픽셀 패턴을 포함한다.
또한 본 발명의 실시예에 따른 이미지 센서의 제조방법은, 회로영역이 형성된 반도체 기판 상에 복수의 금속배선을 포함하는 층간절연막을 형성하는 단계; 상 기 층간절연막 상에 하부전극층 및 제1 도전형 전도층을 형성하는 단계; 상기 하부전극층 및 제1 도전형 전도층을 식각하여 상기 금속배선과 연결되는 복수의 픽셀 패턴을 형성하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 이미지 센서 및 그의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 6은 본 발명의 실시예에 따른 이미지 센서를 도시한 단면도이다.
본 발명의 실시예에 따른 이미지 센서는 회로영역(미도시)이 형성된 반도체 기판(10) 상에 복수의 하부배선(21)이 형성된 하부배선 구조물(20)이 형성되어 있다.
상기 하부배선 구조물(20) 상에는 금속배선(31)을 포함하는 층간절연막(30)이 형성되어 있다.
상기 층간절연막(30) 상에는 상기 금속배선(31)과 연결되고 하부전극(41)과 제1 도전형 전도층 패턴(51)이 적층된 구조로 이루어진 픽셀 패턴(A)이 형성되어 있다.
상기 하부전극(41)은 예를 들어, Cr, Ti, Ta, TiW 및 Al 중 어느 하나로 형성될 수 있고, 100~5,000Å의 두께로 형성될 수 있다.
상기 제1 도전형 전도층 패턴(51)은 예를 들어, n 도핑된 비정질 실리콘이 10~1,000Å 의 두께로 형성될 수 있다.
상기 픽셀 패턴(A) 사이에는 금속배선(31)과 연결되지 않고 절연된 상태인 더미픽셀 패턴(B)이 형성되어 있다. 상기 더미픽셀 패턴(B)은 상기 픽셀 패턴(A)과 동일한 물질 및 구조로 형성될 수 있다.
상기 픽셀 패턴(A) 및 더미픽셀 패턴(B)이 형성된 층간절연막(30) 상에는 진성층(61) 및 제2 도전형 전도층(70)이 형성되어 있다. 특히, 상기 진성층(61)의 형성시 상기 픽셀 패턴(A)과 더미픽셀 패턴(B) 사이에 공기층을 갖는 에어갭(100)이 형성될 수 있다.
상기 진성층(61)은 예를 들어, 비정질 실리콘층이 1,000~20,000Å으로 형성될 수 있다. 상기 제2 도전형 전도층(70)은 예를 들어, p 도핑된 비정질 실리콘이 50~5,000Å의 두께로 형성될 수 있다.
그리고, 상기 제2 도전형 전도층(70) 상에 상부전극(80)으로 예를 들어 ITO가 형성되어 있다.
본 발명의 실시예에 따른 이미지 센서는 금속배선의 상부에 포토다이오드가 형성되므로써 광투과율을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 이미지 센서는 픽셀 패턴 사이에 금속배선과 절연된 더미픽셀 패턴을 형성함으로써 픽셀 패턴 사이를 분리하고 또한 픽셀 패턴과 더미픽셀 패턴 사이에 에어갭이 형성되어 픽셀 사이를 분리함으로써 크로스 토크 노이즈를 최소화 할 수 있다.
상술된 본 발명의 실시예에 따른 이미지 센서의 제조공정을 도 1 내지 도 6 을 참조로 하여 설명하도록 한다.
도 1을 참조하여, 반도체 기판(10)에는 회로영역(미도시)과 복수의 하부배선(21)이 형성된 하부배선 구조물(20)이 형성되어 있다.
상기 반도체 기판(10)에는 액티브 영역과 필드 영역을 정의하는 소자분리막(미도시)이 형성되어 있으며, 단위화소를 형성하기 위해 후술되는 포토다이오드에 연결되어 수광된 광전하를 전기신호로 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터로 이루어진 트랜지스터 구조물(미도시)로 이루어진 회로영역 형성되어 있다.
상기 트랜지스터 구조물이 형성된 반도체 기판(10) 상부에는 전원라인 또는 신호라인과 회로영역을 접속시키기 위하여 적층 구조를 이루는 복수의 하부배선(21)과 하부배선(21) 사이의 절연막으로 이루어진 하부배선 구조물(20)이 형성되어 있다.
상기 하부배선 구조물(20) 상에는 층간절연막(30)이 형성되고 상기 층간절연막(30)에는 층간절연막(30)을 관통하여 상기 하부배선 구조물(20)의 하부배선(21)과 연결되는 복수의 금속배선(31)이 형성되어 있다.
상기 금속배선(31)은 구리 또는 텅스텐과 같은 금속물질로 형성될 수 있다.
상기 층간절연막(30)에 상기 반도체 기판(10)의 회로영역과 연결되는 금속배선(31)을 형성한 후 CMP 공정으로 상기 층간절연막(30)과 금속배선(31)을 평탄화시킬 수 있다.
상기 층간절연막(30) 상에 상기 금속배선(31)과 전기적으로 연결되도록 하부 전극(41) 및 포토다이오드를 형성한다.
상기 포토다이오드는 상기 하부전극(41) 및 층간절연막(30) 상부에 형성되어 외부에서 입사되는 빛을 받아 전기적 형태로 전환 및 보관하기 위한 것으로 본 발명에서는 핀 다이오드(PIN diode)를 사용한다.
상기 핀 다이오드는 n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다. 포토다이오드의 성능은 외부의 빛을 받아 전기적 형태로 전환하는 효율과 총 보관 가능 전기량(charge capacitance)에 따라 결정되는 것으로 기존의 포토다이오드는 PN, NP, NPN, PNP 등의 이종접합시 생성되는 공핍영역(Depletion region)이 전하의 생성 보관하였으나, 상기 핀 다이오드는 p형 실리콘층과 n형 실리콘층 사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 n형 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다.
이와 같이 본 발명의 실시예에서는 포토다이오드로서 핀 다이오드를 사용하며 핀 다이오드의 구조는 PIN 또는 NIP의 구조로 형성될 수 있다. 특히, 본 발명의 실시예에서는 PIN 구조의 핀 다이오드가 사용되는 것을 예로 하며, 상기 n형 비정질 실리콘층(n-type amorphous silicon)은 제1 도전형 전도층(50), 상기 진성 비정질 실리콘층(intrinsic amorphous silicon)은 진성층(60), 상기 p형 비정질 실리콘층(p-type amorphous silicon)은 제2 도전형 전도층(70)이라 칭하도록 한다.
상기 하부전극(41) 및 핀 다이오드를 이용한 포토다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 금속배선(31)이 형성된 층간절연막(30) 상에 하부전극층(40)을 형성한다. 상기 하부전극층(40)은 Cr, Ti, TiW 및 Ta과 같은 금속 중 어느 하나를 물리적기상증착(PVD) 의하여 증착할 수 있다. 예를 들어, 상기 하부전극층(40)으로 Cr을 PVD 방법에 의하여 100~5,000Å의 두께로 형성할 수 있다.
그리고, 상기 하부전극층(40) 상에 제1 도전형 전도층(50)을 형성한다. 상기 제1 도전형 전도층(50)은 n 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나 이에 한정하는 것은 아니다. 즉, 상기 제1 도전형 전도층(50)은 비정질 실리콘에 게르마늄, 탄소, 질소, 또는 산소 등을 첨가하여 a-Si:H, a-SiC, a-SiN:H, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제1 도전형 전도층(50)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(50)은 실란가스(SiH4)에 PH3 또는 P2H5 가스를 혼합하여 100~400℃의 온도에서 PECVD 방법으로 10~1,000Å의 두께로 비정질 실리콘으로 형성할 수 있다.
그 다음 도 2에 도시된 바와 같이 소자의 픽셀영역을 구분하기 위하여 상기 제1 도전형 전도층(50) 상에 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴은 금속배선(31)과 연결되는 픽셀 패턴(A)을 형성하기 위한 픽셀 패턴 마스크(210)와 픽셀 패턴 마스크(210) 사이에 형성되어 픽셀 간 의 분리를 위한 더미픽셀 마스크(220)로 이루어진다.
그 다음 도 3에 도시된 바와 같이, 상기 픽셀 패턴 마스크(210) 및 상기 더미픽셀 마스크(220)를 식각 마스크로 하여 상기 제1 도전형 전도층(50) 및 상기 하부전극층(40)을 식각하면 상기 층간절연막(30) 상부에는 금속배선(31)과 연결되는 하부전극(41) 및 제1 도전형 전도층 패턴(51)으로 이루어지는 픽셀 패턴(A)과 금속배선(31)과 연결되지 않고 상기 층간절연막(30) 상부에 형성된 하부전극(43) 및 제1 도전형 전도층 패턴(53)으로 이루어지는 더미픽셀 패턴(B)이 형성된다.
상기와 같이 픽셀 패턴(A)이 형성되어 하부의 트랜지스터 구조물과 연결되는 단위화소 영역을 정의할 수 있다.
특히 상기 픽셀 패턴(A) 사이에 더미픽셀 패턴(B)이 형성되어 단위화소 간의 분리가 더욱 확실하게 구분되어 픽셀 패턴(A)으로 입사되는 광이 인접 픽셀 패턴(A)으로 전달되지 않게 되어 크로스 토크 현상이 발생되는 것을 방지할 수 있게 된다.
또한, 상기 픽셀 패턴(A)과 상기 더미픽셀 패턴(B) 사이의 거리(d)는 상기 픽셀 패턴(A) 두께의 1/2보다 작게 형성되는 것이 바람직하다.
그 다음 도 4에 도시된 바와 같이, 상기 픽셀 패턴(A) 및 더미픽셀 패턴(B)이 형성된 층간절연막(30) 상으로 진성층(60)을 형성한다. 상기 진성층(60)은 본 발명의 실시예에서 채용하는 핀 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(60)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(60)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형 성될 수 있다. 예를 들어 진성층(60)은 실란가스(SiH4) 등을 이용항 PECVD에 의해 비정질 실리콘으로 형성될 수 있다. 상기 진성층(60)은 약 1,000~20,000Å의 두께로 형성하여 전하가 보관 생성되는 공핍영역을 형성한다.
한편, 상기 픽셀 패턴(A)과 더미픽셀 패턴(B) 사이의 영역인 d의 거리는 매우 좁은 상태이므로 상기 진성층(60)의 증착시 d영역에는 상기 진성층(60) 물질이 채워지기 어려우므로 보이드와 같은 에어갭(100)이 형성될 수 있다.
상기 픽셀 패턴(A)과 더미픽셀 패턴(B) 사이에 에어갭(100)이 형성됨으로써 상기 더미픽셀 패턴(B)과 더불어 상기 진성층(60)을 최대한 분리시키게 되어 픽셀간의 크로스 토크 현상을 더욱 방지할 수 있게 된다.
도 5를 참조하여, 상기 층간절연막(30) 상에 진성층(60)이 형성되면 CMP 공정을 진행하여 상기 진성층(60)을 평탄화시켜 최종적으로 형성되는 상기 진성층(61)의 두께는 약 1,000~10,000이 적절하다.
그 다음, 도 6에 도시된 바와 같이 상기 진성층(61) 상에 제2 도전형 전도층(70)을 형성한다. 상기 제2 도전형 전도층(70)은 상기 진성층(60)의 형성과 연속하여 형성될 수 있다. 상기 제2 도전형 전도층(70)은 본 발명의 실시에서 채용하는 핀 다이오드(PIN diode)의 P층의 역할을 할 수 있다. 즉 상기 제2 도전형 전도층(70)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(70)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형 성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(70)은 실란가스(SiH4)에 BH3 또는 B2H6 가스를 혼합하여 100~400℃의 온도에서 PECVD에 의해 50~5,000Å의 두께의 비정질 실리콘으로 형성될 수 있다.
상기와 같이 금속배선(31) 상에 제1 도전형 전도층(50), 진성층(60) 및 제2 도전형 전도층(70)으로 이루어진 포토다이오드를 형성함으로써 입사되는 광의 투과율 및 집속율을 향상시킬 수 있게 된다.
그 다음 상기 제2 도전형 전도층(70) 상으로 포토다이오드의 상부전극(80)으로 빛의 투과성이 높고 전도성이 높은 투명전극층을 형성한다. 예를 들어, 상기 투명전극층은 ITO(Indium Tin Oxide) 또는 CTO(Cardium Tin Oxide)를 증착하여 형성하며 10~1,000Å의 두께로 형성할 수 있다.
그리고, 도면에 도시하지는 않았지만 상기 상부전극(80)이 형성된 후 컬러필터 어레이, 평탄화층 및 마이크로 렌즈를 형성하여 공정을 완료한다.
본 발명의 실시예에 따른 이미지 센서의 제조방법에 의하며 상기 포토다이오드가 금속배선 상부에 형성됨으로써 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한 본 발명의 실시예에 의하면 각 단위 픽셀은 센서티비티의 감소없이 보다 복잡한 회로를 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 실시예에 따른 이미지 센서 및 그 제조방법에 의하면 금속배선 위에 포토다이오드를 형성함으로써 광 투과율을 극대화할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 의하면 회로영역과 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 본 발명의 실시예에 의하면 상기 픽셀간의 분리를 위하여 픽셀 패턴 사이에 더미픽셀 패턴이 형성되어 단위화소간의 소자분리가 이루어지고 또한 픽셀 패턴과 더미픽셀 패턴 사이에 에어갭이 형성되어 빛이 최대한 원하는 픽셀 영역으로 조사되도록 함으로써 광감도를 향상시킬 수 있다.

Claims (9)

  1. 회로영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성되고 복수의 금속배선을 포함하는 층간절연막;
    상기 금속배선과 연결되며 하부전극 및 제1 도전형 전도층으로 구성된 복수의 픽셀 패턴;
    상기 복수의 픽셀 패턴 사이에 형성된 더미픽셀 패턴을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 픽셀 패턴과 더미픽셀 패턴을 포함하는 층간절연막 상에 형성되는 진성층(intrinsic) 및 제2 도전형 전도층, 및
    상기 제2 도전형 전도층 상에 형성되는 상부전극층을 포함하는 이미지 센서.
  3. 제1항에 있어서,
    상기 더미픽셀 패턴은 상기 하부전극 물질 또는 하부전극 물질과 제1 도전형 전도층이 적층된 구조로 형성된 것을 특징으로 하는 이미지 센서.
  4. 제1항에 있어서,
    상기 픽셀 패턴과 더미픽셀 패턴 사이에 에어갭이 형성된 것을 특징으로 하 는 이미지 센서.
  5. 제1항에 있어서,
    상기 상부전극은 투명전극 물질인 것을 특징으로 하는 이미지 센서.
  6. 회로영역이 형성된 반도체 기판 상에 복수의 금속배선을 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 하부전극층 및 제1 도전형 전도층을 형성하는 단계;
    상기 하부전극층 및 제1 도전형 전도층을 식각하여 상기 금속배선과 연결되는 복수의 픽셀 패턴을 형성하는 단계를 포함하며,
    상기 픽셀 패턴 형성과 동시에 픽셀 패턴 사이에 더미픽셀 패턴을 형성하는 단계를 더욱 포함하는 이미지 센서의 제조방법.
  7. 제6항에 있어서,
    상기 픽셀 패턴과 더미픽셀 패턴을 포함하는 상기 층간절연막 상에 진성층(intrinsic) 및 제2 도전형 전도층을 적층하는 단계; 및
    상기 제2 도전형 전도층 상에 상부전극을 형성하는 단계를 더욱 포함하는 이미지 센서의 제조방법.
  8. 제6항 또는 제7항에 있어서,
    상기 진성층의 형성할 때 상기 픽셀 패턴과 더미픽셀 패턴 사이에 에어갭이 형성되는 단계를 더욱 포함하는 이미지 센서의 제조방법.
  9. 제6항에 있어서,
    상기 픽셀패턴과 더미픽셀 패턴 사이의 거리는 픽셀패턴 두께의 1/2보다 작은 것을 특징으로 하는 이미지 센서의 제조방법.
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