KR20080083970A - 이미지 센서 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 이미지 센서 및 그의 제조방법에 관한 것으로서, 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연막을 포함하는 금속배선층; 상기 층간절연막 위에 형성된 복수의 제1 픽셀분리막; 및 상기 제1 픽셀분리막 사이에 형성되어 금속배선과 접촉하는 수광부를 포함한다
이미지 센서, 단위화소, 포토다이오드

Description

이미지 센서 및 그의 제조방법{Image Sensor and Method for Manufactruingg thereof}
도 1 내지 도 7은 본 발명의 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
본 발명의 실시예는 이미지 센서 및 그의 제조방법에 관한 것이다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)로 구분된다.
CCD 이미지 센서는 구동방식이 복잡하고, 전력소비가 클 뿐만 아니라, 다단계의 포토공정이 요구되므로 제조공정이 복잡한 단점을 갖고 있으므로, 최근에는 상기 전하결합소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
이러한 씨모스 이미지 센서는 종래 이미지 센서로 널리 사용되고 있는 CCD 이미지 센서에 비하여 구동방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 씨모스 기술을 사용하므로 제조단가를 낮출 수 있고,전력 소모 또한 낮다는 장점을 지니고 있다.
종래기술에 의한 씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역(미도시)과 이 전기 신호를 처리하는 트랜지스터 영역(미도시)으로 구분할 수 있다.
그런데 종래기술에 따른 씨모스 이미지 센서는 포토다이오드와 트랜지스터가 반도체 기판에 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형 씨모스 이미지 센서에 의해 CCD 이미지 센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형 씨모스 이미지 센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 정션(shllow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 정션(shllow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지 센서에 부가되면서 단위화소의 크기가 이미지 센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 감소되어야 한다. 그런데, 픽셀사이즈가 증가되면 이미지 센서의 레졀루션(Resolution)이 감소하게 되며, 또한 포토다이오드의 면적이 이미지 센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
본 발명의 실시예는 트랜지스터 회로와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지 센서 및 그의 제조방법을 제공하고자 한다.
또한, 본 발명의 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그의 제조방법을 제공하고자 한다.
또한, 본 발명의 실시예는 포토다이오드 단위픽셀의 사이를 분리하여 픽셀 간의 크로스 토크등을 방지할 수 있는 이미지 센서 및 그의 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 이미지 센서는 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연막을 포함하는 금속배선 층; 상기 층간절연막 위에 형성된 복수의 제1 픽셀분리막; 및 상기 제1 픽셀분리막 사이에 형성되어 금속배선과 접촉하는 수광부를 포함한다.
본 발명의 실시예에 따른 이미지 센서의 제조방법은 회로영역이 형성된 반도체 기판 상에 복수의 금속배선 및 층간절연막을 포함하는 금속배선층을 형성하는 단계; 상기 층간절연막 위에 제1 픽셀분리막을 형성하는 단계; 상기 제1 픽셀분리막 사이에 금속배선과 접촉하는 수광부를 형성하는 단계; 및 상기 수광부 상에 제1 상부전극을 형성하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 이미지 센서 및 그의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 7은 본 발명의 실시예에 따른 이미지 센서의 단면도이다.
본 발명의 이미지 센서는 회로영역이 형성된 반도체 기판(100); 상기 반도체 기판(100) 상에 형성된 복수의 금속배선(122) 및 층간절연막(121)을 포함하는 금속배선층(120); 상기 층간절연막(122) 위에 형성된 제1 픽셀분리막(132); 및 상기 제1 픽셀분리막(132) 사이에 형성되어 금속배선(122)과 접촉하는 수광부를 포함하여 이루어진다.
상기 제1 픽셀분리막(132)은 산화막 또는 질화막으로 형성된다.
상기 수광부는, 상기 제1 픽셀분리막(131) 사이에 형성되는 제1 도전형 전도층(141); 상기 제1 도전형 전도층(141) 상에 형성되는 진성층(151); 상기 진성층(151) 상에 형성되는 제2 도전형 전도층(161)으로 이루어진다.
상기 제1 픽셀분리막(132) 사이의 상기 제2 도전형 전도층(171) 위에는 제1 상부전극(171)이 형성된다. 상기 제1 상부전극(171)은 상기 수광부의 하드마스크 역할을 하는 것으로 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제1 상부전극(171)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
그리고, 상기 제1 픽셀분리막(132) 및 상기 수광부가 형성된 반도체 기판(100) 상으로 제2 픽셀분리막(181)이 형성된다. 특히, 상기 제2 픽셀분리막(181)은 개방부(185)가 형성되어 상기 제1 상부전극(171)은 노출시키고 상기 제1 픽셀분리막(132) 주변영역을 덮도록 형성된다.
상기 제2 픽셀분리막(181)은 산화막 또는 질화막으로 형성된다.
그리고, 상기 제2 픽셀분리막(181) 및 제1 상부전극(171)을 포함하는 반도체 기판(100) 상으로 제2 상부전극(175)이 형성된다. 상기 제2 상부전극(175)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제2 상부전극(175)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 회로영역(미도시)이 형성된 반도체 기판(100) 상에 금속배선(122) 및 층간절연막(121)을 포함하는 금속배선층(120)이 형성되어 있다.
상기 반도체 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자분리막(미도시)이 형성되어 있으며, 단위화소를 형성하기 위해 후술되는 포토다이오드에 연결되어 수광된 광전하를 전기신호를 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터 등으로 이루어진 회로영역(미도시)이 형성되어 있을 수 있다.
상기와 같이 트랜지스터 구조물로 이루어진 회로영역이 형성된 반도체 기판(100) 상부에는 전원라인 또는 신호라인과 회로영역을 접속시키기 위하여 복수의 층으로 이루어지는 금속배선층(120)이 형성되어 있다. 상기 금속배선층(120)은 반도체 기판(100) 상에 복수의 층간절연막(121)과 상기 층간절연막(121) 사이에 형성되는 복수의 금속배선(122)으로 형성되어 있다.
상기 금속배선(122)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질로 형성될 수 있다. 예를 들어 상기 금속배선(122)은 알루미늄, 구리, 코발트 또는 텅스텐 등으로 형성할 수 있다.
상기 층간절연막(121)에 상기 반도체 기판(100)의 회로영역과 연결되는 금속배선(122)을 형성한 후 상기 층간절연막(121) 상에 제1 픽셀분리막(131)을 형성하여 상기 금속배선(122)을 후술하는 포토다이오드 단위픽셀 별로 패턴할 수 있다.
도 1에 도시된 바와 같이, 상기 제1 픽셀분리막(131)을 형성하기 위하여 상기 금속배선층(120) 상으로 절연층(130)을 형성한다. 예컨대, 상기 절연층(130)은 산화막 또는 질화막으로 형성할 수 있다.
그리고, 도 2에 도시된 바와 같이 상기 절연층(130) 상에 패터닝된 포토레지스트 패턴(미도시)을 형성하고 식각공정에 의해 상기 층간절연막(121) 위로 돌출된 제1 픽셀분리막(131)을 형성한다.
상기 제1 픽셀분리막(131)은 상기 금속배선(122)과 연결되지 않도록 금속배선(122) 사이의 층간절연막(121) 위에 하나씩 형성되어 상기 금속배선(122)과 연결되는 포토다이오드를 단위픽셀 별로 분리할 수 있게 된다.
상기와 같이 상기 금속배선층(120)의 층간절연막(121) 위에 제1 픽셀분리막(131)이 형성되면 상기 금속배선층(120)의 금속배선(122)과 전기적으로 연결되도록 수광부인 포토다이오드를 형성한다.
상기 포토다이오드를 형성하기 전에 상기 금속배선(122) 상에 포토다이오드의 하부전극(미도시)을 형성할 수도 있다. 예를 들어 상기 하부전극은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성할 수 있다. 물론 상기 하부전극은 형성되지 않을 수 있다.
그 다음 상기 제1 픽셀분리막(131)이 형성된 금속배선층(120) 상에 포토다이오드를 형성한다. 상기 포토다이오드는 금속배선층(120) 상부에 형성되어 외부에서 입사되는 빛을 받아 전기적 형태로 전환 및 보관하기 위한 것으로 본 발명의 실시예에서는 핀 다이오드(PIN diode)를 사용한다.
상기 핀 다이오드는 n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다. 포토다이오드의 성능은 외부의 빛을 받아 전기적 형태로 전환하는 효율과 총 보관 가능 전기량(charge capacitance)에 따라 결정되는 것으로 기존의 포토다이오드는 P-N, N-P, N-P-N, P-N-P 등의 이종접합시 생성되는 공핍영역(Depletion region)에 전하를 생성 및 보관하였으나, 상기 핀 다이오드는 p형 실리콘층과 n형 실리콘층 사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 n형 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다.
이와 같이 본 발명의 실시예에서는 포토다이오드로서 핀 다이오드를 사용하며 핀 다이오드의 구조는 P-I-N 또는 N-I-P의 구조로 형성될 수 있다. 특히, 본 발명의 실시예에서는 P-I-N 구조의 핀 다이오드가 사용되는 것을 예로 하며, N층인 n형 비정질 실리콘층(n-type amorphous silicon)은 제1 도전형 전도층(141), I층인 진성 비정질 실리콘층(intrinsic amorphous silicon)은 진성층(151), P층인 p형 비정질 실리콘층(p-type amorphous silicon)은 제2 도전형 전도층(161)이라 칭하도록 한다.
도 3을 참조하여 상기 핀 다이오드를 이용한 포토다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 제1 픽셀분리막(131)이 형성된 금속배선층(120) 상에 제1 도전형 전도 층 물질(140)을 형성한다.
상기 제1 도전형 전도층 물질(140)은 본 발명의 실시에에서 채용하는 P-I-N 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층 물질(140)은 N타입 도전형 전도층 일수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층 물질(140)은 N 도핑된 비정질 실리질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
즉, 상기 제1 도전형 전도층 물질(140)은 비정질 실리콘에 게르마늄, 탄소,질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제1 도전형 전도층 물질(140)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층 물질(140)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 다음, 상기 제1 도전형 전도층 물질(140) 상으로 진성층(intrinsic layer) 물질(150)을 형성한다. 상기 진성층 물질(150)은 본 발명의 실시예에서 채용하는 I층의 역할을 할 수 있다.
상기 진성층 물질(150)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층 물질(150)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층 물질(150)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
여기서, 상기 진성층 물질(150)은 상기 제1 도전형 전도층(141)의 두께 보다 약 10~1,000배 정도의 두꺼운 두께로 형성하는 것이 바람직하다. 이는 상기 진성층(151)의 두께가 두꺼울수록 핀 다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다.
그 다음, 상기 진성층 물질(150) 상으로 제2 도전형 전도층 물질(160)을 형성한다.
상기 제2 도전형 전도층 물질(160)은 본 발명의 실시예에서 채용하는 P-I-N 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층 물질(160)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 제2 도전형 전도층 물질(160)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층 물질(160)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층 물질(160)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 다음, 상기 제2 도전형 전도층 물질(160) 상으로 상기 포토다이오드의 하 드마스크 역할을 하는 제1 상부전극 물질(170)을 형성한다.
상기 제1 상부전극 물질(170)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제1 상부전극 물질(170)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
그러면, 상기 제1 픽셀분리막(131)의 돌출된 구조에 의해 상기 제1 픽셀분리막(131) 상부에 형성된 제1 도전형 전도층 물질(140), 진성층 물질(150), 제2 도전형 전도층 물질(160) 및 제1 상부전극 물질(170)도 금속배선층(120) 상으로 돌출된 구조룰 가지게 된다.
그 다음 도 4에 도시된 바와 같이, 상기 제1 픽셀분리막(131)의 상부영역을 식각하여 상기 제1 픽셀분리막(132)의 상부 표면을 노출시킨다. 상기 제1 픽셀분리막(1312의 식각은 상기 제1 상부전극 물질(170)이 형성된 금속배선층(120) 상으로 포토레지스트 패턴(미도시)을 형성하여 상기 제1 픽셀분리막(132)의 상부영역만을 노출시켜 제거함으로써 상기 제1 픽셀분리막(132) 사이의 포토다이오드 및 제1 상부전극(171)이 단차를 가지도록 형성할 수 있다.
그러면 상기 제1 픽셀분리막(132) 사이에는 각각의 금속배선(122)과 연결되는 제1 도전형 전도층(141), 진성층(151), 제2 도전형 전도층(161)으로 이루어지는 포토다이오드가 단위픽셀 별로 분리되고 상기 포토다이오드 위에 형성된 제1 상부전극(171)도 상기 제1 픽셀분리막(131)에 의해 단위픽셀 별로 분리된 상태가 된다.
따라서, 본 발명의 실시예와 같이 P-I-N 구조의 포토다이오드를 반도체 기판 상에 형성함으로써 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있 고 이에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
그리고, 상기 포토다이오드를 제1 픽셀분리막에 의해 단위픽셀 별로 분리되어 단위 픽셀 간의 절연성을 확보함으로써 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
또한, 상기 포토다이오드가 단차를 가진 형태로 형성됨으로서 수광영역을 더 확보할 수 있다.
또한, 단위픽셀 별로 P-I-N 구조의 포토다이오드 형성을 위한 제1 픽셀분리막을 식각할 때 상기 제1 상부전극 물질이 상기 포토다이오드의 단위픽셀 영역 상부에 형성되어 있으므로 포토다이오드층의 계면손상을 최소화함으로써 누설전류를 감소시킬 수 있다.
그 다음, 도 5에 도시된 바와 같이, 상기 포토다이오드, 제1 상부전극(171) 및 제1 픽셀분리막(132)을 포함하는 반도체 기판(100) 상으로 절연층(180)을 증착한다. 예를 들어, 상기 절연층(180)은 질화막 또는 산화막으로 형성할 수 있다.
그 다음 도 6에 도시된 바와 같이, 상기 절연층(180) 상으로 상기 금속배선(122)에 대응되는 위치의 상기 제1 상부전극((171)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고 상기 포토레지스트 패턴을 마스크로 하여 상기 절연층(180)을 식각한다.
그러면 상기 절연층(180)은 상기 제1 픽셀분리막(132)을 포함하는 돌출된 포토다이오드 영역 및 제1 상부전극(171) 상부를 덮도록 잔존하여 제2 픽셀분리막(181)을 형성하게 되고 상기 금속배선(122)에 대응하는 영역의 제1 상부전 극(171)은 노출시키는 개구부(185)가 형성된다. 이때, 상기 제2 픽셀분리막(181) 형성시 상기 제1 상부전극(171)이 포토다이오드를 구성하는 물질층의 하드마스크 역할을 하게 되어 상기 포토다이오드의 계면의 손상을 최소화할 수 있게 된다.
상기와 같이 형성된 제2 픽셀분리막(181)은 상기 금속배선층(120) 상에서 돌출된 영역, 즉 제1 픽셀분리막(132) 주변의 포토다이오드 영역, 및 제1 상부전극(171)을 덮는 형태로 이루어져 단위픽셀 간의 절연성을 확보하여 소자분리를 할 수 있게 된다.
그 다음, 도 7에 도시된 바와 같이 상기 제1 상부전극 (171) 및 제2 픽셀분리막(181)을 포함하는 반도체 기판(100) 상으로 제2 상부전극(175)을 형성한다. 그러면, 상기 제2 상부전극(175)은 상기 개구부(185)에 의해 상기 제1 상부전극(171)과 접촉된 상태가 된다.
상기 제2 상부전극(175)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제2 상부전극(175)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다. 이후, 제2 상부전극(175)에 대한 패턴공정이 진행될 수 있다.
도면에 도시하지는 않았지만 추가적으로 상기 제2 상부전극(175) 상에 컬러필터 및 마이크로렌즈를 형성하는 공정을 진행할 수 있다.
이상에서 설명한 본 발명의 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가 진자에게 있어 명백할 것이다.
본 발명의 실시예에 따른 이미지 센서 및 그의 제조방법에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 본 발명의 실시예에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 본 발명의 실시예에 의하면 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 본 발명의 실시예에 의하면 종래기술보다 같은 레졀루션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 본 발명의 실시예에 의하면 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 본 발명의 실시예에 의하면 수직형 포토다이오드를 채용하면서 단위 픽셀 간의 절연성을 확보함으로써 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 의하면 포토다이오드의 단위픽셀을 구현함에 있어 상기 포토다이오드의 상부에 하드마스크를 사용하여 포토다이오드 계면의 손상을 최대한 방지하여 이미지 특성을 향상시킬 수 있다.

Claims (13)

  1. 회로영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연막을 포함하는 금속배선층;
    상기 층간절연막 위에 형성된 복수의 제1 픽셀분리막; 및
    상기 제1 픽셀분리막 사이에 형성되어 금속배선과 접촉하는 수광부를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 수광부는,
    상기 제1 픽셀분리막 사이에 형성되는 제1 도전형 전도층;
    상기 제1 도전형 전도층 상에 형성되는 진성층;
    상기 진성층 상에 형성되는 제2 도전형 전도층; 및
    상기 제2 도전형 전도층 상에 형성된 제1 상부전극을 포함하는 이미지 센서.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 픽셀분리막 및 상기 수광부 상으로 형성된 제2 픽셀분리막을 포함하며,
    상기 제2 픽셀분리막은 상기 제1 상부전극을 노출하도록 상호 이격된 것을 특징으로 하는 이미지 센서.
  4. 제3항에 있어서,
    상기 제2 픽셀분리막 및 제1 상부전극을 포함하는 반도체 기판 상으로 제2 상부전극이 형성된 것을 특징으로 하는 이미지 센서
  5. 제4항에 있어서,
    상기 제1 및 제2 상부전극은 동일한 물질로 형성된 것을 특징으로 하는 이미지 센서.
  6. 제5항에 있어서,
    상기 제1 및 제2 상부전극은 ITO(induim tin oxide)인 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 제1 픽셀분리막과 제2 픽셀분리막은 산화막 또는 질화막인 것을 특징으로 하는 이미지 센서.
  8. 회로영역이 형성된 반도체 기판 상에 복수의 금속배선 및 층간절연막을 포함하는 금속배선층을 형성하는 단계;
    상기 층간절연막 위에 제1 픽셀분리막을 형성하는 단계;
    상기 제1 픽셀분리막 사이에 금속배선과 접촉하는 수광부를 형성하는 단계; 및
    상기 수광부 상에 제1 상부전극을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  9. 제8항에 있어서,
    상기 수광부를 형성하는 단계는,
    상기 제1 픽셀분리막을 포함하는 금속배선층 상에 제1 도전형 전도층 물질을 형성하는 단계;
    상기 제1 도전형 전도층 상에 진성층 물질을 형성하는 단계;
    상기 진성층 상에 제2 도전형 전도층 물질을 형성하는 단계를 포함하며,
    상기 제2 도전형 전도층 물질 상에 제1 상부전극 물질을 형성한 다음 상기 제1 픽셀분리막 상의 제1 도전형 전도층 물질, 진성층 물질, 제2 도전형 전도층 물질 및 제1 상부전극 물질을 식각하여 상기 제1 픽셀분리막의 표면을 노출시키는 단계를 포함하는 이미지 센서의 제조방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 픽셀분리막의 표면을 노출시킬 때 상기 제1 픽셀분리막의 상부를 식각하여 상기 수광부는 단차를 가지도록 형성되는 것을 특징으로 하는 이미지 센 서의 제조방법.
  11. 제8항에 있어서,
    상기 제1 픽셀분리막, 수광부 및 제1 상부전극을 포함하는 반도체 기판 상에 상기 제1 상부전극을 노출하는 개구부를 갖는 제2 픽셀분리막을 형성하는 단계; 및
    상기 제2 픽셀분리막을 포함하는 반도체 기판 상에 제2 상부전극을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  12. 제8항 또는 제11항에 있어서,
    상기 제1 픽셀분리막과 제2 픽셀분리막은 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 이미지 센서의 제조방법.
  13. 제8항 또는 제11항에 있어서,
    상기 제1 및 제2 상부전극은 ITO(indium tin oxide)로 형성되는 것을 특징으로 하는 이미지 센서의 제조방법.
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