KR20080078998A - Circuit of repairing for non volatile memory device - Google Patents

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Abstract

A repair circuit of a non-volatile memory device is provided to reduce a size of a memory device by decreasing the number of fuses included in the repair circuit. A repair circuit of a non-volatile memory device includes a repair address latch circuit block(270a) and a repair latch address comparator(270b). The repair address latch circuit block includes a storage unit and a latch unit. The storage unit stores repair address information. The latch unit latches the repair address information on the storage unit. The repair latch address comparator compares a repair address, which is outputted from the repair address latch circuit block, with an input address, and outputs a repair signal according to the compared result. The repair address latch circuit block includes a switching unit, which disconnects the storage unit from the latch, after a power-on process.

Description

불휘발성 메모리 소자의 리페어 회로{Circuit of repairing for non volatile memory device}Repair circuit for nonvolatile memory device {Circuit of repairing for non volatile memory device}

도 1a는 종래의 플래시 메모리 소자의 리페어 제어 블록을 나타낸 블록도이다.1A is a block diagram illustrating a repair control block of a conventional flash memory device.

도 1b는 도 1a의 리페어 어드레스 비교 회로도이다.FIG. 1B is a repair address comparison circuit diagram of FIG. 1A.

도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.2A is a block diagram of a flash memory device according to an embodiment of the present invention.

도 2b는 도 2a의 리페어 래치 및 어드레스 비교 블록을 나타낸 블록도이다.FIG. 2B is a block diagram illustrating the repair latch and address comparison block of FIG. 2A.

도 2c는 도 2b의 리페어 어드레스 래치 회로도이다.FIG. 2C is a repair address latch circuit diagram of FIG. 2B.

도 2d는 도 2b의 리페어 어드레스 비교부의 회로도이다.FIG. 2D is a circuit diagram of the repair address comparison unit of FIG. 2B.

도 3은 본 발명의 실시 예에 따른 플래시 메모리의 동작 방법의 순서도이다.3 is a flowchart illustrating a method of operating a flash memory according to an exemplary embodiment of the present invention.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

200 : 플래시 메모리 소자 210 : 메인 셀 어레이200: flash memory device 210: main cell array

230 : 리던던시 셀 어레이 231 : 리페어 정보부230: redundancy cell array 231: repair information unit

250 : 페이지 버퍼부250: page buffer unit

270 : 리페어 래치 및 어드레스 비교 블록270 repair latch and address comparison block

271 내지 282 : 제 1 내지 제 12 리페어 어드레스 비교부271 to 282: First to 12th repair address comparison unit

290 : 데이터 입출력 제어부290: data input and output control unit

본 발명은 불휘발성 메모리 소자의 리던던시에 관한 것으로, 특히 퓨즈를 줄여 리던던시를 위한 회로의 공간을 최소화한 불휘발성 메모리 소자의 리페어 회로 에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to redundancy of nonvolatile memory devices, and more particularly, to repair circuits of nonvolatile memory devices in which fuses are reduced to minimize circuit space for redundancy.

일반적으로 낸드(NAND) 플래시 메모리 장치는 수율(yield)을 향상시키기 위해 메인 메모리 셀(Main memory Cell)에 리던던시 셀(Redundancy Cell)을 부가하여 결함(Fail)이 발생한 메모리 셀이 존재하는 경우 이 결함 셀을 리던던시 셀로 대체하는 리페어(Repair) 방식을 적용하고 있다.In general, a NAND flash memory device adds a redundancy cell to a main memory cell in order to improve yield. The repair method of replacing a cell with a redundancy cell is applied.

메모리 소자의 리던던시는 어드레스 신호가 입력되면, 이를 리던던시 검지 회로가 어드레스 신호를 검지하여 리페어 여부를 나타내는 리페어 제어신호를 출력한다. 상기 리던던시 검지 회로는 퓨즈 소자에 의해 프로그램된 리페어 어드레스 정보를 저장하고 있다.When the redundancy of the memory element is input, the redundancy detection circuit detects the address signal and outputs a repair control signal indicating whether the redundancy is repaired. The redundancy detection circuit stores repair address information programmed by the fuse element.

상기 리페어 제어신호에 의해 결함셀은 리던던시 메모리 셀로 리페어 된다.By the repair control signal, the defective cell is repaired to the redundant memory cell.

도 1a는 종래의 플래시 메모리 소자의 리페어 제어 블록을 나타낸 블록도이다.1A is a block diagram illustrating a repair control block of a conventional flash memory device.

도 1a를 참조하면, 플래시 메모리 소자는 리던던시를 위한 리페어 어드레스 비교 블록(130)과, 데이터 출력 제어부(150)를 포함한다. 상기 도 1a는 플래시 메모리 소자의 구성 중 리페어 어드레스 비교 블록(130)과 데이터 출력 제어부(150) 만을 간략화 하여 도시한 도면이다.Referring to FIG. 1A, a flash memory device includes a repair address comparison block 130 for redundancy and a data output controller 150. FIG. 1A is a diagram schematically illustrating only the repair address comparison block 130 and the data output controller 150 in the configuration of a flash memory device.

리페어 어드레스 비교 블록(130)은 제 1 내지 제 12 리페어 어드레스 비교부(101 내지 112)를 포함한다. 제 1 내지 제 12 리페어 어드레스 비교부(101 내지 112)는 각각 퓨즈 컷팅으로 저장된 리페어 어드레스 정보를 가지고 있으며, 상기 리페어 어드레스 정보와 입력되는 어드레스를 비교한다. 입력된 어드레스가 각각 저장하고 있는 리페어 어드레스 정보와 일치하면 리페어 신호(REP)를 출력한다.The repair address comparison block 130 includes first to twelfth repair address comparison units 101 to 112. Each of the first to twelfth repair address comparison units 101 to 112 has repair address information stored by fuse cutting, and compares the repair address information to an input address. If the input addresses correspond to the repair address information stored respectively, the repair signal REP is output.

상기 리페어 신호(REP)는 데이터 출력 제어부(150)로 전송된다. 데이터 출력 제어부(150)는 플래시 메모리 소자의 메인 셀 어레이(미도시)와, 리던던시 셀 어레이(미도시)로부터 출력되는 데이터를 상기 리페어 신호(REP)에 따라 선택하여 입출력한다.The repair signal REP is transmitted to the data output controller 150. The data output controller 150 selects and inputs and outputs data output from the main cell array (not shown) of the flash memory device and the redundancy cell array (not shown) according to the repair signal REP.

즉, 리페어 신호(REP)가 입력되면 데이터 출력 제어부(150)는 리던던시 셀 어레이로부터 입력되는 데이터를 출력하며, 리페어 신호(REP)가 입력되지 않으면 메인 셀 어레이로부터 입력되는 데이터를 출력한다. 상기의 출력과 동일하게 입력되는 데이터도 제어한다.That is, when the repair signal REP is input, the data output controller 150 outputs data input from the redundant cell array. If the repair signal REP is not input, the data output controller 150 outputs data input from the main cell array. Data inputted in the same manner as the above output is also controlled.

도 1b는 도 1a의 리페어 어드레스 비교 회로도이다.FIG. 1B is a repair address comparison circuit diagram of FIG. 1A.

도 1b는 상기 도 1a에 나타낸 제 1 내지 제 12 리페어 어드레스 비교부(101 내지 112)에 포함되는 리페어 어드레스 비교 회로를 나타낸 도면이다.FIG. 1B is a diagram illustrating a repair address comparison circuit included in the first to twelfth repair address comparison units 101 to 112 shown in FIG. 1A.

도 1b를 참조하면, 리페어 어드레스 비교 회로는 제 1 PMOS 트랜지스터(P1)와, 제 1 내지 제 17 NMOS 트랜지스터(N1 내지 N17)와 제 1 내지 제 16 퓨즈(F1 내지 F16)를 포함한다. 상기 리페어 어드레스 비교 회로는 8비트의 리페어 어드레 스(AX<1:8>) 정보를 저장한다. 어드레스 정보를 저장하는 방법은 제 1 내지 제 16 퓨즈(F1 내지 F16)를 컷팅함으로써 구현한다.Referring to FIG. 1B, the repair address comparison circuit includes a first PMOS transistor P1, first to seventeenth NMOS transistors N1 to N17, and first to sixteenth fuses F1 to F16. The repair address comparison circuit stores 8-bit repair address (AX <1: 8>) information. The method of storing the address information is implemented by cutting the first to sixteenth fuses F1 to F16.

입력 어드레스(AX<1:8>)가 상기 리페어 어드레스 비교 회로가 저장하고 있는 리페어 어드레스와 일치하면 제 1 PMOS 트랜지스터(P1)로부터 제 17 NMOS 트랜지스터(N17)로의 전류 패스가 생성되어 접지로 연결되며, 이로 인해 리페어 신호가 출력된다.If the input address AX <1: 8> matches the repair address stored in the repair address comparison circuit, a current path is generated from the first PMOS transistor P1 to the seventeenth NMOS transistor N17 and connected to ground. This causes a repair signal to be output.

상술한 바와 같은 리페어 어드레스 비교 회로는 도 1a의 제 1 내지 제 12 리페어 어드레스 비교부(101 내지 112)가 각각의 리페어 어드레스 정보를 저장하기 위해 가지고 있으며, 이로 인해 많은 개수의 퓨즈가 필요하다.In the repair address comparison circuit as described above, the first to twelfth repair address comparison units 101 to 112 of FIG. 1A have respective repair address information for storing the repair address information, which requires a large number of fuses.

퓨즈 회로는 트랜지스터에 비해 많은 영역을 차지하고 있으며, 이로 인해 고집적화되고 있는 메모리 칩의 축소에 영향을 미친다. 이는 기술의 변화에도 불구하고 퓨즈 회로가 차지하는 영역을 줄이는 것이 어렵기 때문이다. 따라서 셀의 밀도가 증가하고 칩의 크기를 줄이기 위해서는 퓨즈의 개수를 줄이면서 효과적으로 리페어 어드레스를 저장하고, 리페어 신호를 출력하는 방식이 요구된다.Fuse circuits occupy a larger area than transistors, which affects the shrinking of highly integrated memory chips. This is because despite the change in technology, it is difficult to reduce the area occupied by the fuse circuit. Therefore, in order to increase cell density and reduce chip size, a method of effectively storing a repair address and outputting a repair signal while reducing the number of fuses is required.

따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 리던던시를 위한 리페어 어드레스 비교 회로의 퓨즈를 대신하여 트랜지스터를 이용할 수 있도록 하고, 리던던시 셀 어레이에 별도의 리페어 주소를 저장할 수 있도록 하는 불휘발성 메모리 소자의 리페어 회로를 제공하는데 있다.Accordingly, a technical problem of the present invention is to provide a transistor in place of a fuse of a repair address comparison circuit for redundancy of a nonvolatile memory device, and to store a separate repair address in a redundant cell array. To provide a repair circuit.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 불휘발성 메모리 소자의 리페어 회로는, Repair circuit of a nonvolatile memory device according to an aspect of the present invention for achieving the above technical problem,

리페어 어드레스 정보를 저장하기 위한 저장부 및 상기 저장부에 상기 리페어 어드레스 정보를 래치하기 위한 래치부를 포함하는 리페어 어드레스 래치 회로 블록; 및 상기 리페어 어드레스 래치 회로 블록으로부터 출력되는 리페어 어드레스와, 입력되는 어드레스를 비교하고, 그 결과에 따라 리페어 신호를 출력하는 리페어 래치 어드레스 비교부를 포함한다.A repair address latch circuit block including a storage unit for storing repair address information and a latch unit for latching the repair address information in the storage unit; And a repair latch address comparison unit for comparing the repair address output from the repair address latch circuit block with the input address, and outputting a repair signal according to the result.

상기 리페어 어드레스 래치 회로 블록은, 파워온 동작 이후, 상기 저장부와 상기 래치부의 연결을 차단하기 위한 스위칭 수단을 더 포함하는 것을 특징으로 한다.The repair address latch circuit block may further include switching means for disconnecting the storage unit from the latch unit after a power-on operation.

상기 저장부는, 퓨즈 컷팅을 이용하여 데이터를 저장하는 것을 특징으로 한다.The storage unit is characterized in that for storing data by using a fuse cutting.

상기 리페어 래치 어드레스 비교부는, 전원전압과 연결되는 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 다수의 어드레스 신호와 상기 리페어 어드레스 래치 블록으로부터의 리페어 어드레스 신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 1 스위칭 소자부; 및 상기 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 상기 다수의 어드레스 신호의 반전신호 및 리페어 어드레스 신호의 반전신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 2 스위칭 소자부를 포함한다.The repair latch address comparison unit may include a plurality of switching units connected in series between a first node and a second node connected to a power supply voltage and operated by a plurality of address signals and a repair address signal from the repair address latch block. A first switching element unit; And a second switching device unit including a plurality of switching units connected in series between the first node and the second node in parallel and respectively operated by an inversion signal of the plurality of address signals and an inversion signal of the repair address signal.

상기 스위칭부는 각각, 상기 다수의 어드레스 및 그에 대응되는 반전신호에 의해 각각 동작되는 제 1 트랜지스터와; 상기 트랜지스터각각 직렬로 연결되어 리페어 어드레스 신호와, 그에 대응되는 반전신호에 의해 각각 동작하는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.The switching unit may include: a first transistor operated by the plurality of addresses and an inverted signal corresponding thereto; Each of the transistors may be connected in series and include a second transistor configured to operate according to a repair address signal and an inverted signal corresponding thereto.

상기 제 2 노드에 연결되어, 상기 제 1 및 제 2 스위칭 소자부에 의해 생성되는 커런트 패스를 접지전압으로 연결하는 제 3 스위칭 소자를 포함하는 것을 특징으로 한다.And a third switching element connected to the second node to connect current paths generated by the first and second switching element units to a ground voltage.

본 발명의 특징에 따른 불휘발성 메모리 소자는,Nonvolatile memory device according to a feature of the present invention,

데이터 저장을 위한 다수의 셀을 포함하는 메인 셀 어레이; 상기 메인 셀 어레이와 별도로 결함이 발생한 셀을 리페어하기 위해 다수의 셀들을 포함하여 구성되는 리던던시 셀 어레이; 상기 메인 셀 어레이 및 리던던시 셀 어레이에 대해 데이터의 프로그램, 검증 및 독출 동작을 수행하도록 하는 페이지 버퍼부; 상기 결함이 발생한 셀의 어드레스 정보를 저장하고, 입력 어드레스와 비교하여 리페어 여부를 판단할 수 있는 리페어 신호를 출력하는 리페어 래치 및 어드레스 비교 블록; 및 상기 리페어 래치 및 어드레스 비교 블록에서 출력하는 리페어 신호에 따라 상기 메인 메모리 셀 또는 리던던시 메모리 셀로부터의 데이터 입출력을 제어하는 데이터 입출력 제어부를 포함한다.A main cell array comprising a plurality of cells for data storage; A redundancy cell array configured to include a plurality of cells for repairing a defective cell separately from the main cell array; A page buffer unit configured to program, verify, and read data of the main cell array and the redundant cell array; A repair latch and an address comparison block which stores address information of the cell where the defect occurs and outputs a repair signal for determining whether to repair the repair by comparing with an input address; And a data input / output controller configured to control data input / output from the main memory cell or the redundant memory cell according to a repair signal output from the repair latch and the address comparison block.

상기 리페어 래치 및 어드레스 비교 블록은, 결함이 있는 메인 셀 어레이의 어드레스를 저장하기 위한 다수의 리페어 어드레스 래치 회로 블록; 및 상기 리페어 어드레스 래치 회로 블록으로부터 출력되는 리페어 어드레스와, 입력되는 어드레스를 비교하고, 그 결과에 따라 리페어 신호를 출력하는 리페어 래치 어드레스 비교부를 포함한다.The repair latch and address comparison block includes: a plurality of repair address latch circuit blocks for storing an address of a defective main cell array; And a repair latch address comparison unit for comparing the repair address output from the repair address latch circuit block with the input address, and outputting a repair signal according to the result.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.2A is a block diagram of a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자들 중 하나인 플래시 메모리 소자(200)는 메인 셀 어레이(210)와, 리던던시 셀 어레이(230)와, 페이지 버퍼부(250)와, 제어부(260)와, 리페어 래치 및 어드레스 비교블록(270) 및 데이터 입출력 제어부(290)를 포함한다.Referring to FIG. 2A, a flash memory device 200, which is one of nonvolatile memory devices according to an embodiment of the present invention, includes a main cell array 210, a redundancy cell array 230, and a page buffer unit 250. And a control unit 260, a repair latch and address comparison block 270, and a data input / output control unit 290.

메인 셀 어레이(210)는 데이터 저장을 위한 다수의 셀들로 구성되며, 리던던시 셀 어레이(230)는 메인 셀 어레이(210)의 셀들과 동일한 셀들로 구성되며, 메인 셀 어레이(210)에 페일이 발생되는 부분에 대신하여 메모리 기능을 제공하도록 하는 여분의 메모리 셀 어레이 부분이다.The main cell array 210 is composed of a plurality of cells for data storage, the redundancy cell array 230 is composed of the same cells as the cells of the main cell array 210, and a failure occurs in the main cell array 210. A spare memory cell array portion that provides memory functionality in place of the portion that is made.

페이지 버퍼부(250)는 메인 셀 어레이(210)와 리던던시 셀 어레이(230)의 비트라인 쌍에 각각 연결되어 데이터의 프로그램과, 저장된 데이터의 독출 동작을 수행하도록 하는 다수의 페이지 버퍼 회로들을 포함한다.The page buffer 250 includes a plurality of page buffer circuits connected to the bit line pairs of the main cell array 210 and the redundancy cell array 230 to perform a program of data and a read operation of stored data. .

리페어 래치 및 어드레스 비교 블록(270)은 퓨즈를 이용하여 리페어 어드레스가 저장되는 리페어 어드레스 래치부(270a; 미도시)와, 상기 리페어 어드레스 래 치부(270a)가 출력하는 리페어 어드레스 정보와 입력 어드레스 정보를 비교하여 리페어 신호(REP)를 출력하는 리페어 어드레스 비교부(270b; 미도시)를 포함하여 입력되는 어드레스 신호가 리페어 어드레스인 경우 리페어 신호(REP)를 출력한다.The repair latch and address comparison block 270 stores a repair address latch unit 270a (not shown) in which a repair address is stored using a fuse, and repair address information and input address information output from the repair address latch unit 270a. The repair signal REP is output when the input address signal including the repair address comparator 270b (not shown) which compares and outputs the repair signal REP is a repair address.

데이터 입출력 제어부(290)는 메인 셀 어레이(210)와 리던던시 셀 어레이(230)로부터 입출력되는 데이터를 입력받는다. 그리고 리페어 래치 및 어드레스 비교 블록(270)으로부터의 리페어 신호(REP)에 따라 선택하여 출력한다.The data input / output controller 290 receives data input / output from the main cell array 210 and the redundancy cell array 230. The signal is selected and output according to the repair signal REP from the repair latch and address comparison block 270.

제어부(260)는 플래시 메모리 소자(200)의 동작을 제어하며 리페어 래치 및 어드레스 비교 블록(270)의 리페어 어드레스 래치부(270a)로 제어신호를 출력하여, 리페어 어드레스 래치부(270a)가 퓨즈 컷팅에 의해 리페어 어드레스를 래치한 이후 래치 데이터가 변경되지 않도록 한다. 본 발명의 실시 예에 따라 상기 리페어 어드레스를 로딩하여 래치시키는 과정을 POR(Power On AutoRead) 과정이라 정의한다.The controller 260 controls the operation of the flash memory device 200 and outputs a control signal to the repair address latch unit 270a of the repair latch and address comparison block 270 so that the repair address latch unit 270a fuses the fuse. The latch data does not change after latching the repair address. According to an embodiment of the present invention, the process of loading and latching the repair address is defined as a POR process.

상기와 같이 구성되는 플래시 메모리 소자(200)의 리페어 래치 및 어드레스 비교 블록(270)은 다음과 같은 회로를 포함한다.The repair latch and address comparison block 270 of the flash memory device 200 configured as described above includes the following circuit.

도 2b는 도 2a의 리페어 래치 및 어드레스 비교 블록을 나타낸 블록도이다.FIG. 2B is a block diagram illustrating the repair latch and address comparison block of FIG. 2A.

도 2b를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(200)의 리페어 래치 및 어드레스 비교 블록(270)은 리페어 어드레스 래치부(270a)와, 리페어 어드레스 비교부(270b)를 포함한다.Referring to FIG. 2B, the repair latch and address comparison block 270 of the flash memory device 200 according to the embodiment of the present invention includes a repair address latch unit 270a and a repair address comparison unit 270b.

리페어 어드레스 래치부(270a)는 퓨즈컷팅을 이용하여 리페어 되는 어드레스를 래치하여 리페어 어드레스 정보(RI<1:8>)로 리페어 래치 어드레스 비교부(270b)에 출력한다. 그리고 리페어 래치 어드레스 비교부(270b)는 리페어 어드레스 래치 부(270a)가 출력하는 리페어 어드레스 정보(RI<1:8>)와 입력되는 어드레스(AX<1:8>)를 비교하여 리페어 신호(REP)를 출력한다.The repair address latch unit 270a latches the repaired address using fuse cutting and outputs the repair address information RI <1: 8> to the repair latch address comparison unit 270b. The repair latch address comparison unit 270b compares the repair address information RI <1: 8> output by the repair address latch unit 270a with the input address AX <1: 8> and repairs the signal REP. )

리페어 어드레스 비교부(270a)는 제 1 내지 제 12 리페어 어드레스 비교부(271 내지 282)를 포함하며, 각각이 저장된 리페어 어드레스와 입력 어드레스를 비교한다. 즉, 본 발명의 실시 예에 따른 도 2b에서는 12개의 주소에 대한 리페어가 된다고 할 수 있으며, 리페어 어드레스 비교부의 개수가 늘어나면 리페어 어드레스의 개수를 늘릴 수 있다.The repair address comparison unit 270a includes first to twelfth repair address comparison units 271 to 282, and each of the repair address comparison unit 270a compares the repair address and the input address. That is, in FIG. 2B according to an exemplary embodiment of the present invention, the repair of 12 addresses may be performed. When the number of repair address comparison units increases, the number of repair addresses may be increased.

또한, 제 1 내지 제 12 리페어 어드레스 비교부(271 내지 282)는 각각 리페어 어드레스를 출력할 수 있도록 하는 리페어 어드레스 래치 회로블록(미도시)과 연결되는 상기 리페어 어드레스 래치 회로블록은 리페어 어드레스 래치부(270a)에 포함된다.In addition, the repair address latch circuit blocks connected to the repair address latch circuit blocks (not shown) for outputting repair addresses to the first to twelfth repair address comparison units 271 to 282 may be repair address latch units ( 270a).

리페어 어드레스 래치 회로 블록은 어드레스가 8비트인 경우 각각의 어드레스 비트에 해당하는 리페어 정보를 저장할 수 있는 리페어 어드레스 래치 회로로 구성된다. 따라서 본 발명의 실시 예와 같이 8비트의 리페어 어드레스(RI<1:8>)를 저장하기 위해서는 8개의 리페어 어드레스 래치 회로가 하나의 리페어 어드레스 래치 회로 블록이 된다. 그리고 각각의 리페어 어드레스 래치 회로 블록이 제 1 내지 제 12 리페어 어드레스 비교부(271 내지 282)에 각각 연결된다. 따라서 본 발명의 실시 예에 따르면 12개의 리페어 어드레스 비교부(271 내지 282)에 대응되는 8개의 리페어 어드레스 래치 회로블록이 구성되며, 64개의 리페어 어드레스 래치 회로가 구성된다.The repair address latch circuit block is composed of a repair address latch circuit capable of storing repair information corresponding to each address bit when the address is 8 bits. Accordingly, in order to store 8-bit repair addresses RI <1: 8> as in an exemplary embodiment of the present invention, eight repair address latch circuits become one repair address latch circuit block. Each repair address latch circuit block is connected to the first to twelfth repair address comparison units 271 to 282, respectively. Therefore, according to the exemplary embodiment of the present invention, eight repair address latch circuit blocks corresponding to the 12 repair address comparison units 271 to 282 are configured, and 64 repair address latch circuits are configured.

앞서 언급한 POR의 과정을 수행하면, 리페어 어드레스 래치부(270a)의 리페어 어드레스 래치 회로 블록은 각각 퓨즈 커팅에 따른 리페어 어드레스 정보를 래치에 저장하고, 제어부(260)가 전송하는 제어신호에 의해 래치에 저장된 정보가 변경되지 않도록 한다. 상기 래치에 저장된 리페어 어드레스 정보(RI<1:8>)는 각각 연결되는 제 1 내지 제 12 리페어 어드레스 비교부(271 내지 282)에 전송된다.When the above-described POR process is performed, the repair address latch circuit blocks of the repair address latch unit 270a store the repair address information according to the fuse cutting in the latch and latch the repair address by the control signal transmitted from the control unit 260. Do not change the information stored in. The repair address information RI <1: 8> stored in the latch is transmitted to the first to twelfth repair address comparison units 271 to 282 to be connected, respectively.

이후 프로그램 또는 독출을 위한 어드레스가 입력되면 해당 어드레스(AX<1:8>)가 제 1 내지 제 12 리페어 어드레스 비교부(271 내지 282)로 입력되고, 리페어 어드레스 정보(RI<1:8>)와 비교하고 리페어 신호를 출력하도록 한다.Thereafter, when an address for program or read is input, the corresponding address AX <1: 8> is input to the first to twelfth repair address comparison units 271 to 282 and repair address information RI <1: 8>. Compare with and output the repair signal.

도 2c는 도 2b의 리페어 어드레스 래치 회로도이다.FIG. 2C is a repair address latch circuit diagram of FIG. 2B.

도 2c를 참조하면, 리페어 어드레스 래치 회로는 제 1 퓨즈(F10)와, 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)와, 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.Referring to FIG. 2C, the repair address latch circuit includes a first fuse F10, first and second NMOS transistors MN1 and MN2, and first to fourth inverters IN1 to IN4.

제 1 퓨즈(F10)는 전원전압과 제 1 노드(1) 사이에 연결되며, 제 1 NMOS 트랜지스터(MN1)의 게이트에 제 1 노드(1)가 연결되고, 제 1 NMOS 트랜지스터(MN1)는 드레인과 소오스가 제 5 노드(5)에 공통 연결된다.The first fuse F10 is connected between the power supply voltage and the first node 1, the first node 1 is connected to the gate of the first NMOS transistor MN1, and the first NMOS transistor MN1 is drained. And the source are commonly connected to the fifth node 5.

제 2 NMOS 트랜지스터(MN2)는 제 1 노드(1)와 제 5 노드(5) 사이에 연결되고, 제 2 NMOS 트랜지스터(MN2)의 게이트는 제 2 노드(2)에 연결된다.The second NMOS transistor MN2 is connected between the first node 1 and the fifth node 5, and the gate of the second NMOS transistor MN2 is connected to the second node 2.

제 1 인버터(IN1)는 제 1 노드(1)와 제 2 노드(2)의 사이에 연결되고, 제 2 인버터(IN2)는 제 2 노드(2)와 제 3 노드(3) 사이에 연결된다. 제 2 인버터(IN2)는 제어신호에 의해 동작이 제어된다. 제어 신호가 입력되면 제 2 인버터(IN2)는 동작 을 정지한다. 따라서 제어신호가 입력되면 제 2 인버터(IN2)의 입력신호가 변경되어도 제 3 노드(3)의 데이터는 변경되지 않는다.The first inverter IN1 is connected between the first node 1 and the second node 2, and the second inverter IN2 is connected between the second node 2 and the third node 3. . The operation of the second inverter IN2 is controlled by a control signal. When the control signal is input, the second inverter IN2 stops operating. Therefore, when the control signal is input, the data of the third node 3 is not changed even if the input signal of the second inverter IN2 is changed.

제 3 및 제 4 인버터(IN3, IN4)는 래치 회로로 구성되어 제 3 노드(3)와 제 4 노드(4)의 사이에 연결된다. 제 3 노드(3)는 리페어 어드레스 반전신호(RI<1>)를 출력하고, 제 4 노드(4)는 리페어 어드레스(RI<1>)를 출력한다.The third and fourth inverters IN3 and IN4 are composed of latch circuits and are connected between the third node 3 and the fourth node 4. The third node 3 outputs the repair address inversion signal RI <1>, and the fourth node 4 outputs the repair address RI <1>.

상기 도 2c는 리페어 어드레스(RI<1:8>)들 중에서 처음 비트(RI<1>)를 출력하는 리페어 어드레스 래치회로를 나타낸 것으로, 각각의 어드레스 비트에 대해 8개의 회로가 하나의 리페어 어드레스 래치 회로블록으로 구성되어 리페어 어드레스(RI<1:8>)를 출력한다.FIG. 2C illustrates a repair address latch circuit that outputs the first bits RI <1> among the repair addresses RI <1: 8>, wherein eight circuits have one repair address latch for each address bit. It is composed of a circuit block and outputs a repair address (RI <1: 8>).

상기 제 3 내지 제 4 인버터(IN3, IN4)는 리페어 어드레스를 래치하는 래치수단이고, 상기 제 1 퓨즈(F10)와, 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2) 및 제 1 인버터(IN1)는 리페어 어드레스의 정보를 저장하는 저장부이고, 제 2 인버터(IN2)는 제어신호에 따라 상기 저장부에 저장된 리페어 어드레스 정보가 래치된 이후에 래치의 데이터가 변경되지 않도록 저장부와 래치를 분류하는 역할을 하는 스위칭 수단으로 이용된다.The third to fourth inverters IN3 and IN4 are latching means for latching a repair address, and include the first fuse F10, the first and second NMOS transistors MN1 and MN2, and the first inverter IN1. Is a storage unit for storing repair address information, and the second inverter IN2 classifies the storage unit and the latch so that the data of the latch is not changed after the repair address information stored in the storage unit is latched according to a control signal. It is used as a switching means to play a role.

상기 리페어 어드레스 래치 회로는 제 1 퓨즈(F10)를 컷팅하여 데이터를 저장한다. 예를 들어 제 1 퓨즈(F10)를 컷팅하면, 플래시 메모리가 파워온 되면 제 1 노드(1)가 로우 레벨이 되고, 제 2 노드(2)가 하이 레벨이 되며, 제 3 노드(3)가 로우 레벨, 제 4 노드(4)가 하이 레벨로 된다.The repair address latch circuit cuts the first fuse F10 and stores data. For example, when the first fuse F10 is cut, when the flash memory is powered on, the first node 1 is at a low level, the second node 2 is at a high level, and the third node 3 is At the low level, the fourth node 4 is at the high level.

이후에 제어신호가 제 2 인버터(IN2)에 입력되면, 제 3 및 제 4 노드(3, 4) 에 래치된 데이터가 변경되지 않고 유지한다. 그리고 리페어 어드레스(RI<1>)는 하이 레벨로 출력되고, 리페어 어드레스 반전(RI_b<1>)은 로우 레벨로 출력된다.After that, when the control signal is input to the second inverter IN2, the data latched to the third and fourth nodes 3 and 4 is kept unchanged. The repair address RI <1> is output at a high level, and the repair address inversion RI_b <1> is output at a low level.

반면에 제 1 퓨즈(F10)가 컷팅되지 않으면 제 1 노드(1)는 하이 레벨, 제 2 노드(2)는 로우 레벨, 제 3 노드(3)는 하이 레벨, 제 4 노드(4)는 로우 레벨로 설정되고, 제어신호가 입력되면 제 3 및 제 4 노드(3, 4)의 데이터가 유지된다.On the other hand, if the first fuse F10 is not cut, the first node 1 is at a high level, the second node 2 is at a low level, the third node 3 is at a high level, and the fourth node 4 is at a low level. It is set at the level, and when the control signal is input, the data of the third and fourth nodes 3, 4 are maintained.

상기와 같이 출력되는 리페어 어드레스(RI<1:8>)는 리페어 래치 어드레스 비교부(270b)로 전송된다.The repair addresses RI <1: 8> output as described above are transmitted to the repair latch address comparison unit 270b.

도 2d는 도 2b의 리페어 어드레스 비교부의 회로도이다.FIG. 2D is a circuit diagram of the repair address comparison unit of FIG. 2B.

도 2d를 참조하면, 제 1 PMOS 트랜지스터(MP10)와, 제 1 내지 제 33 NMOS 트랜지스터(MN1 내지 MN33)를 포함한다.Referring to FIG. 2D, a first PMOS transistor MP10 and first to thirty-third NMOS transistors MN1 to MN33 are included.

제 1 PMOS 트랜지스터(MP10)는 전원전압과 제 1 노드(11) 사이에 연결되어 게이트가 전원전압에 연결된다. 제 1 노드(11)로부터 출력되는 신호가 리페어 신호(REP)로 출력된다.The first PMOS transistor MP10 is connected between the power supply voltage and the first node 11 so that the gate is connected to the power supply voltage. The signal output from the first node 11 is output as a repair signal REP.

제 1 및 제 17 NMOS 트랜지스터(MN1, MN17)가 직렬로 제 1 노드 및 제 2 노드(11, 12)의 사이에 연결되고, 또한 제 9 및 제 25 NMOS 트랜지스터(MN9, MN25)가 직렬로 상기 제 1 및 제 2 노드(11, 12)의 사이에 연결된다.The first and seventeenth NMOS transistors MN1 and MN17 are connected in series between the first node and the second nodes 11 and 12, and the ninth and twenty-fifth NMOS transistors MN9 and MN25 are connected in series. It is connected between the first and second nodes 11, 12.

제 2 및 제 18 NMOS 트랜지스터(MN2, MN18)가 직렬로 제 2 및 제 3 노드(12, 13)사이에 연결되고, 또한 제 10 및 제 26 NMOS 트랜지스터(MN10, MN26)가 직렬로 상기 제 2 및 제 3 노드(12, 13)의 사이에 연결된다.Second and eighteenth NMOS transistors MN2 and MN18 are connected in series between second and third nodes 12 and 13, and tenth and sixteenth NMOS transistors MN10 and MN26 are connected in series to the second. And between third nodes 12, 13.

제 3 및 제 19 NMOS 트랜지스터(MN3, MN19)가 직렬로 제 3 및 제 4 노드(13, 14)사이에 연결되고, 또한 제 11 및 제 27 NMOS 트랜지스터(MN11, MN27)가 직렬로 상기 제 3 및 제 4 노드(13, 14)의 사이에 연결된다.Third and 19th NMOS transistors MN3 and MN19 are connected in series between third and fourth nodes 13 and 14, and 11th and 27th NMOS transistors MN11 and MN27 are connected in series to the third. And between the fourth nodes 13, 14.

제 4 및 제 20 NMOS 트랜지스터(MN4, MN20)가 직렬로 제 4 및 제 5 노드(14, 15)사이에 연결되고, 또한 제 12 및 제 28 NMOS 트랜지스터(MN12, MN28)가 직렬로 상기 제 4 및 제 5 노드(14, 15)의 사이에 연결된다.The fourth and twentieth NMOS transistors MN4 and MN20 are connected in series between the fourth and fifth nodes 14 and 15, and the twelfth and 28th NMOS transistors MN12 and MN28 are connected in series to the fourth. And a fifth node 14, 15.

제 5 및 제 21 NMOS 트랜지스터(MN5, MN21)가 직렬로 제 5 및 제 6 노드(15, 16)사이에 연결되고, 또한 제 13 및 제 29 NMOS 트랜지스터(MN13, MN29)가 직렬로 상기 제 5 및 제 6 노드(15, 16)의 사이에 연결된다.Fifth and twenty-first NMOS transistors MN5 and MN21 are connected in series between fifth and sixth nodes 15 and 16, and thirteenth and twenty-ninth NMOS transistors MN13 and MN29 are connected in series to the fifth. And the sixth node 15, 16.

제 6 및 제 22 NMOS 트랜지스터(MN6, MN22)가 직렬로 제 6 및 제 7 노드(16, 17)사이에 연결되고, 또한 제 14 및 제 30 NMOS 트랜지스터(MN14, MN30)가 직렬로 상기 제 6 및 제 7 노드(16, 17)의 사이에 연결된다.The sixth and twenty-second NMOS transistors MN6 and MN22 are connected in series between the sixth and seventh nodes 16 and 17, and the sixteenth and thirty NMOS transistors MN14 and MN30 are connected in series to the sixth. And a seventh node (16, 17).

제 7 및 제 23 NMOS 트랜지스터(MN7, MN23)가 직렬로 제 7 및 제 8 노드(17, 18)사이에 연결되고, 또한 제 15 및 제 31 NMOS 트랜지스터(MN15, MN31)가 직렬로 상기 제 7 및 제 8 노드(17, 18)의 사이에 연결된다.The seventh and twenty-third NMOS transistors MN7 and MN23 are connected in series between the seventh and eighth nodes 17 and 18, and the fifteenth and thirteenth NMOS transistors MN15 and MN31 are connected in series to the seventh. And between eighth nodes 17, 18.

그리고 제 8 및 제 24 NMOS 트랜지스터(MN8, MN24)가 직렬로 제 8 및 제 9 노드(18, 19)사이에 연결되고, 또한 제 16 및 제 32 NMOS 트랜지스터(MN16, MN32)가 직렬로 상기 제 8 및 제 9 노드(18, 19)의 사이에 연결된다.And the eighth and twenty-fourth NMOS transistors MN8 and MN24 are connected in series between the eighth and ninth nodes 18 and 19, and the sixteenth and thirty-second NMOS transistors MN16 and MN32 are connected in series. It is connected between the eighth and ninth nodes 18, 19.

그리고 제 33 NMOS 트랜지스터(MN33)는 제 9 노드(19)와 접지전압 사이에 연결되어 동작을 수행하도록 하는 마스터 신호(Master)에 의해 동작한다.The 33rd NMOS transistor MN33 is operated by a master signal Master connected between the ninth node 19 and the ground voltage to perform an operation.

상기 제 1 내지 제 8 NMOS 트랜지스터(MN1 내지 MN8)는 각각 어드레스 신 호(AX<1:8>)를 게이트로 입력받아 동작하고, 제 9 내지 제 16 NMOS 트랜지스터(MN9 내지 MN16)는 어드레스 반전신호(AX_b<1:8>)를 게이트로 입력받아 동작한다.The first to eighth NMOS transistors MN1 to MN8 receive the address signals AX <1: 8> through gates, respectively, and the ninth to sixteenth NMOS transistors MN9 to MN16 operate at address inversion signals. It operates by receiving (AX_b <1: 8>) as a gate.

또한 제 17 내지 제 24 NMOS 트랜지스터(MN17 내지 MN24)는 도 2c의 리페어 어드레스 래치 회로로부터 입력되는 리페어 어드레스 신호(RI<1:8>)를 게이트로 입력받아 동작하고, 제 25 내지 제 32 NMOS 트랜지스터(MN25 내지 MN32)는 리페어 어드레스 반전신호(RI_b<1:8>)를 게이트로 입력받아 동작한다.In addition, the seventeenth through twenty-fourth NMOS transistors MN17 through MN24 operate by receiving a repair address signal RI <1: 8> input from the repair address latch circuit of FIG. The MN25 to MN32 operate by receiving the repair address inversion signal RI_b <1: 8> as a gate.

따라서 도 2c 및 도 2d를 참조하면 도 2c의 제 3 노드(3) 노드의 신호(RI_b<1>)는 도 2d의 제 25 NMOS 트랜지스터(MN25)의 게이트에 입력되고, 도 2c의 제 4 노드(4)의 신호(RI<1>)는 도 2d의 제 17 NMOS 트랜지스터(MN17)의 게이트로 입력된다.Therefore, referring to FIGS. 2C and 2D, the signal RI_b <1> of the third node 3 node of FIG. 2C is input to the gate of the 25 th NMOS transistor MN25 of FIG. 2D, and the fourth node of FIG. 2C. The signal RI <1> of (4) is input to the gate of the seventeenth NMOS transistor MN17 of FIG. 2D.

본 발명의 실시 예에 따르면, 일반적으로 퓨즈로 구성되었던 부분을 제 17 내지 제 32 NMOS 트랜지스터(MN17 내지 MN32)로 대체하고, 리페어 어드레스 래치 회로부(270a)에서 하나의 퓨즈로 하나의 어드레스 비트를 표현하도록 함으로써 퓨즈의 개수는 16개에서 8개로 줄어들게 된다.According to an exemplary embodiment of the present invention, a portion, which is generally composed of a fuse, is replaced by the seventeenth through thirty-second NMOS transistors MN17 through MN32, and one address bit is represented by one fuse in the repair address latch circuit 270a. By doing so, the number of fuses is reduced from 16 to eight.

상기와 같이 구성되는 리페어 래치 및 어드레스 비교 블록(270)의 블록을 예를 들어 설명하면 다음과 같다.Referring to the block of the repair latch and the address comparison block 270 configured as described above as an example.

먼저, 리페어 주소(RI<1:8>)를 [10100101]로 정의하면, 리페어 어드레스 래치부(270a)에서 해당 리페어 주소를 담당하는 회로 블록은 각각 퓨즈가 데이터 '1'에 대해서는 컷팅하고, 데이터 '0'에 대해서는 퓨즈 컷팅을 하지 않는다.First, if the repair address (RI <1: 8>) is defined as [10100101], each of the circuit blocks that are responsible for the repair address in the repair address latch unit 270a cuts the fuse for the data '1', and the data For '0' no fuse cutting is done.

상기의 퓨즈 컷팅 상태에서 전원이 온 되면, 퓨즈 컷팅 여부에 따라 리페어 어드레스(RI<1:8>)가 래치되어 리페어 어드레스 비교부로 입력된다.When the power is turned on in the fuse cutting state, the repair addresses RI <1: 8> are latched and input to the repair address comparison unit according to whether the fuse is cut.

상기 리페어 어드레스가 [10100101] 이므로, 도 2d에서 제 17, 제 26, 제 19, 제 28, 제 29, 제 22, 제 31 및 제 24 NMOS 트랜지스터(MN17, MN26, MN19, MN28, MN29, MN22, MN31, MN24)는 턴 온된다.Since the repair address is [10100101], the 17th, 26th, 19th, 28th, 29th, 22nd, 31st and 24th NMOS transistors MN17, MN26, MN19, MN28, MN29, MN22, MN31 and MN24 are turned on.

그리고 제 25, 제 28, 제 27, 제 20, 제 21, 제 30, 제 23, 제 32 NMOS 트랜지스터(MN25, MN28, MN27, MN20, MN21, MN30, MN23, MN32)는 턴오프 된다.The 25th, 28th, 27th, 20th, 21st, 30th, 23rd, 32nd NMOS transistors MN25, MN28, MN27, MN20, MN21, MN30, MN23, and MN32 are turned off.

이후 입력되는 어드레스(AX<1:8>)에 따라 제 1 노드(11)와 제 9 노드(19) 사이에 전류 패스가 생성된다. 만약 입력되는 어드레스가 [10000000] 라면, 제 1 및 제 8 NMOS 트랜지스터(MN1, MN8)와, 제 10 내지 제 15 NMOS 트랜지스터(MN10 내지 MN15)가 턴온 되어 전류 패스는 생기지 않는다. 따라서 리페어 신호는 하이 레벨로 출력된다.Thereafter, a current path is generated between the first node 11 and the ninth node 19 according to the input address AX <1: 8>. If the input address is [10000000], the first and eighth NMOS transistors MN1 and MN8 and the tenth to fifteenth NMOS transistors MN10 to MN15 are turned on so that no current path is generated. Therefore, the repair signal is output at a high level.

그러나 입력되는 어드레스(AX<1:8>)가 [10100101]라면, 제 1, 제 10, 제 3, 제 12, 제 13, 제 6, 제 15 및 제 8 NMOS 트랜지스터(MN1, MN10, MN3, MN12, MN13, MN6, MN15 및 MN8)가 턴온 되어 전류 패스가 생성되고, 리페어 신호는 로우 레벨로 출력된다.However, if the input address AX <1: 8> is [10100101], the first, tenth, third, twelfth, thirteenth, sixth, fifteenth and eighth NMOS transistors MN1, MN10, MN3, MN12, MN13, MN6, MN15 and MN8) are turned on to generate a current path, and the repair signal is output at a low level.

상기의 리페어 신호가 하이 레벨이면, 데이터 입출력 제어부(290)는 메인 셀 어레이(210)로부터 입출력되는 데이터를 외부로 입출력하고, 리페어 신호가 로우레벨이면 데이터 입출력 제어부(290)는 리던던시 셀 어레이(230)로부터 입출력되는 데이터를 외부로 입출력한다.If the repair signal is at the high level, the data input / output controller 290 inputs and outputs data input and output from the main cell array 210 to the outside, and if the repair signal is the low level, the data input / output controller 290 is the redundant cell array 230. Input / output data from and to the external device.

이상과 같은 본 발명의 실시 예에 따른 플래시 메모리 소자의 동작은 다음과 같이 수행된다.The operation of the flash memory device according to the embodiment of the present invention as described above is performed as follows.

도 3은 본 발명의 실시 예에 따른 플래시 메모리의 동작 방법의 순서도이다.3 is a flowchart illustrating a method of operating a flash memory according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자는 동작을 시동하여 전원이 온 되면, 제어부(260)가 플래시 메모리 소자의 동작을 위한 제어를 시작하고 POR(Power On AutoRead) 동작을 시작한다(S301). 먼저 리페어 래치 및 어드레스 비교 블록(270)의 리페어 어드레스 래치 회로블록이 퓨즈 컷팅 여부에 따라 리페어 어드레스 정보를 래치한다(S302, 303).Referring to FIG. 3, when the flash memory device according to an embodiment of the present invention starts up and is powered on, the controller 260 starts control for the operation of the flash memory device and performs a POR operation. Start (S301). First, the repair address latch circuit block of the repair latch and the address comparison block 270 latches the repair address information according to whether the fuse is cut (S302 and 303).

제어부(260)는 상기 리페어 어드레스 래치 회로 블록에 제어신호를 제공하여 래치된 리페어 어드레스 정보가 변경되지 않도록 한 후, POR 수행을 종료한다(S304).The controller 260 provides a control signal to the repair address latch circuit block to prevent the latched repair address information from being changed, and then terminates the POR (S304).

상기의 POR 수행으로 인해 리페어 어드레스 래치 회로 블록은 리페어 어드레스를 래치하고 있으며, 리페어 어드레스 비교부에 래치한 리페어 어드레스(RI<1:8>)를 전달한다.Due to the POR, the repair address latch circuit block latches the repair address, and transfers the repair address (RI <1: 8>) latched to the repair address comparison unit.

이후에 플래시 메모리 소자가 동작 중에 명령이 입력되면, 명령의 종류에 따라 동작을 수행한다(S305). 플래시 메모리 소자는 프로그램 및 검증 동작과, 독출 동작 및 소거 동작을 수행한다.Subsequently, when a command is input while the flash memory device is operating, an operation is performed according to the type of command (S305). The flash memory device performs program and verify operations, and read and erase operations.

독출 명령은 독출을 수행할 주소와, 실행 명령이 입력되어 실행된다(S310 내지 S312). 상기 입력된 주소(AX<1:8>)는 리페어 래치 및 어드레스 비교블록(270)에 입력된다. 입력된 주소(AX<1:8>)가 리페어 어드레스와 일치하면 리페어 래치 및 어드레스 비교 블록(270)은 리페어 신호(REP)를 로우 레벨로 출력하고, 데이터 입출 력 제어부(290)는 리페어 신호(REP)에 따라 리던던시 셀 어레이(230)로부터 출력되는 데이터를 외부로 출력한다(S313).The read command is executed by inputting an address to perform a read and an execution command (S310 to S312). The input address AX <1: 8> is input to the repair latch and address comparison block 270. If the input address AX <1: 8> matches the repair address, the repair latch and address comparison block 270 outputs the repair signal REP at a low level, and the data input / output control unit 290 receives the repair signal ( According to REP, data output from the redundancy cell array 230 is output to the outside (S313).

그리고 프로그램 명령인 경우는 프로그램을 수행할 주소와, 데이터가 입력되고 실행 명령이 입력되면 동작을 시작한다(S320 내지 S323).In the case of a program command, when an address to execute a program and data are input and an execution command is input, an operation is started (S320 to S323).

프로그램 명령에서 입력되는 주소정보(AX<1:8>)도 리페어 래치 및 어드레스 비교 블록(270)으로 입력되어 리페어 신호가 생성되며, 리페어 신호에 따라 데이터입출력 제어부(290)는 입력된 데이터를 리던던시 셀 어레이(230)에 프로그램하고, 검증할 수 있도록 한다(S324).The address information AX <1: 8> input from the program command is also input to the repair latch and the address comparison block 270 to generate a repair signal. The data input / output control unit 290 redundates the input data according to the repair signal. The cell array 230 is programmed and verified (S324).

소거 명령은 블록단위로 수행되므로, 리페어 동작을 수행하지 않는다(S330).Since the erase command is performed in units of blocks, the repair operation is not performed (S330).

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 리페어 회로는 플래시 메모리 소자와 같은 불휘발성 메모리 소자의 리페어를 수행하기 위한 리페어 회로에 퓨즈의 개수를 줄임으로써 리페어 회로가 차지하는 면적을 줄여 메모리 소자의 사이즈를 줄일 수 있다.As described above, the repair circuit of the nonvolatile memory device according to the present invention reduces the area occupied by the repair circuit by reducing the number of fuses in the repair circuit for performing repair of the nonvolatile memory device such as a flash memory device. The size of the device can be reduced.

Claims (13)

리페어 어드레스 정보를 저장하기 위한 저장부 및 상기 저장부에 상기 리페어 어드레스 정보를 래치하기 위한 래치부를 포함하는 리페어 어드레스 래치 회로 블록; 및A repair address latch circuit block including a storage unit for storing repair address information and a latch unit for latching the repair address information in the storage unit; And 상기 리페어 어드레스 래치 회로 블록으로부터 출력되는 리페어 어드레스와, 입력되는 어드레스를 비교하고, 그 결과에 따라 리페어 신호를 출력하는 리페어 래치 어드레스 비교부A repair latch address comparison unit for comparing a repair address output from the repair address latch circuit block with an input address and outputting a repair signal according to the result. 를 포함하는 불휘발성 메모리 소자의 리페어 회로.Repair circuit of a nonvolatile memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 리페어 어드레스 래치 회로 블록은,The repair address latch circuit block, 파워온 동작 이후, 상기 저장부와 상기 래치부의 연결을 차단하기 위한 스위칭 수단을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 리페어 회로.And a switching means for cutting off the connection between the storage unit and the latch unit after the power-on operation. 제 1항에 있어서,The method of claim 1, 상기 저장부는,The storage unit, 퓨즈 컷팅을 이용하여 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모리 소자의 리페어 회로.Repair circuit of a nonvolatile memory device, characterized in that for storing data using fuse cutting. 제 1항에 있어서,The method of claim 1, 상기 리페어 래치 어드레스 비교부는,The repair latch address comparison unit, 전원전압과 연결되는 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 다수의 어드레스 신호와 상기 리페어 어드레스 래치 블록으로부터의 리페어 어드레스 신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 1 스위칭 소자부; 및A first switching element unit including a plurality of switching units connected in series between a first node and a second node connected to a power supply voltage and respectively operated by a plurality of address signals and a repair address signal from the repair address latch block; And 상기 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 상기 다수의 어드레스 신호의 반전신호 및 리페어 어드레스 신호의 반전신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 2 스위칭 소자부;A second switching element unit including a plurality of switching units connected in series between the first node and the second node in parallel to each other and operated by an inversion signal of the plurality of address signals and an inversion signal of a repair address signal; 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 리페어 회로.Repair circuit of a nonvolatile memory device comprising a. 제 4항에 있어서,The method of claim 4, wherein 상기 스위칭부는 각각The switching unit respectively 상기 다수의 어드레스 및 그에 대응되는 반전신호에 의해 각각 동작되는 제 1 트랜지스터와; A first transistor operated by the plurality of addresses and the inverted signal corresponding thereto; 상기 트랜지스터각각 직렬로 연결되어 리페어 어드레스 신호와, 그에 대응되는 반전신호에 의해 각각 동작하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 리페어 회로.And a second transistor connected in series with each other, the second transistor being operated by a repair address signal and an inverting signal corresponding to the transistor, respectively. 제 4항에 있어서,The method of claim 4, wherein 상기 제 2 노드에 연결되어, 상기 제 1 및 제 2 스위칭 소자부에 의해 생성되는 커런트 패스를 접지전압으로 연결하는 제 3 스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 리페어 회로.And a third switching element connected to the second node and connecting the current paths generated by the first and second switching element units to a ground voltage. 데이터 저장을 위한 다수의 셀을 포함하는 메인 셀 어레이;A main cell array comprising a plurality of cells for data storage; 상기 메인 셀 어레이와 별도로 결함이 발생한 셀을 리페어하기 위해 다수의 셀들을 포함하여 구성되는 리던던시 셀 어레이;A redundancy cell array configured to include a plurality of cells for repairing a defective cell separately from the main cell array; 상기 메인 셀 어레이 및 리던던시 셀 어레이에 대해 데이터의 프로그램, 검증 및 독출 동작을 수행하도록 하는 페이지 버퍼부;A page buffer unit configured to program, verify, and read data of the main cell array and the redundant cell array; 상기 결함이 발생한 셀의 어드레스 정보를 저장하고, 입력 어드레스와 비교하여 리페어 여부를 판단할 수 있는 리페어 신호를 출력하는 리페어 래치 및 어드레스 비교 블록; 및A repair latch and an address comparison block which stores address information of the cell where the defect occurs and outputs a repair signal for determining whether to repair the repair by comparing with an input address; And 상기 리페어 래치 및 어드레스 비교 블록에서 출력하는 리페어 신호에 따라 상기 메인 메모리 셀 또는 리던던시 메모리 셀로부터의 데이터 입출력을 제어하는 데이터 입출력 제어부A data input / output controller configured to control data input / output from the main memory cell or the redundant memory cell according to a repair signal output from the repair latch and the address comparison block 를 포함하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 제 7항에 있어서,The method of claim 7, wherein 상기 리페어 래치 및 어드레스 비교 블록은,The repair latch and the address comparison block, 결함이 있는 메인 셀 어레이의 어드레스를 저장하기 위한 다수의 리페어 어 드레스 래치 회로 블록; 및A plurality of repair dress latch circuit blocks for storing an address of a defective main cell array; And 상기 리페어 어드레스 래치 회로 블록으로부터 출력되는 리페어 어드레스와, 입력되는 어드레스를 비교하고, 그 결과에 따라 리페어 신호를 출력하는 리페어 래치 어드레스 비교부A repair latch address comparison unit for comparing a repair address output from the repair address latch circuit block with an input address and outputting a repair signal according to the result. 를 포함하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 제 8항에 있어서,The method of claim 8, 상기 리페어 어드레스 래치 회로 블록은,The repair address latch circuit block, 리페어 어드레스 정보를 저장하는 저장부;A storage unit which stores repair address information; 상기 저장부에 저장된 리페어 어드레스 정보를 래치하여 출력하는 래치부; 및A latch unit for latching and outputting repair address information stored in the storage unit; And 상기 저장부와 래치부의 사이에 연결되어, 제어 신호에 따라 상기 저장부와 래치부의 연결을 차단하는 스위칭 수단을 포함하고,A switching means connected between the storage unit and the latch unit to block the connection of the storage unit and the latch unit according to a control signal, 상기 저장부와, 래치부 및 스위칭 수단으로 구성되는 리페어 어드레스 래치 회로는 하나의 어드레스 비트에 대해 각각 구성되는 것을 특징으로 하는 불휘발성 메모리 소자.And a repair address latch circuit composed of the storage section, the latch section, and the switching means is configured for one address bit, respectively. 제 9항에 있어서,The method of claim 9, 상기 저장부는,The storage unit, 퓨즈 컷팅을 이용하여 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모 리 소자.Nonvolatile memory device, characterized in that for storing data by using fuse cutting. 제 8항에 있어서,The method of claim 8, 상기 리페어 래치 어드레스 비교부는,The repair latch address comparison unit, 전원전압과 연결되는 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 다수의 어드레스 신호와 상기 리페어 어드레스 래치 블록으로부터의 리페어 어드레스 신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 1 스위칭 소자부; 및A first switching element unit including a plurality of switching units connected in series between a first node and a second node connected to a power supply voltage and respectively operated by a plurality of address signals and a repair address signal from the repair address latch block; And 상기 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 상기 다수의 어드레스 신호의 반전신호 및 리페어 어드레스 신호의 반전신호에 의해 각각 동작하는 다수의 스위칭부를 포함하는 제 2 스위칭 소자부;A second switching element unit including a plurality of switching units connected in series between the first node and the second node in parallel to each other and operated by an inversion signal of the plurality of address signals and an inversion signal of a repair address signal; 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 제 11항에 있어서,The method of claim 11, 상기 스위칭부는 각각The switching unit respectively 상기 다수의 어드레스 및 그에 대응되는 반전신호에 의해 각각 동작되는 제 1 트랜지스터와; A first transistor operated by the plurality of addresses and the inverted signal corresponding thereto; 상기 트랜지스터각각 직렬로 연결되어 리페어 어드레스 신호와, 그에 대응되는 반전신호에 의해 각각 동작하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.And second transistors connected in series to each other, the second transistors being operated by a repair address signal and an inverted signal corresponding thereto. 제 11항에 있어서,The method of claim 11, 상기 제 2 노드에 연결되어, 상기 제 1 및 제 2 스위칭 소자부에 의해 생성되는 커런트 패스를 접지전압으로 연결하는 제 3 스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.And a third switching device connected to the second node and connecting the current paths generated by the first and second switching device units to a ground voltage.
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