KR20080078954A - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20080078954A
KR20080078954A KR1020070018838A KR20070018838A KR20080078954A KR 20080078954 A KR20080078954 A KR 20080078954A KR 1020070018838 A KR1020070018838 A KR 1020070018838A KR 20070018838 A KR20070018838 A KR 20070018838A KR 20080078954 A KR20080078954 A KR 20080078954A
Authority
KR
South Korea
Prior art keywords
forming
pattern
bulb
film
type recess
Prior art date
Application number
KR1020070018838A
Other languages
English (en)
Inventor
최기범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070018838A priority Critical patent/KR20080078954A/ko
Publication of KR20080078954A publication Critical patent/KR20080078954A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은 반도체 기판을 등방성 식각하여 벌브형 리세스의 벌브패턴을 형성하는 단계; 상기 벌브패턴을 매립하는 제1 도전막을 형성하는 단계; 상기 제1 도전막이 매립된 상기 벌브패턴을 포함하는 결과물 상에 벌브형 리세스의 넥패턴 형성을 위한 질화막 패턴을 형성하는 단계; 상기 질화막 패턴이 형성된 부분 이외의 부분에 선택적 단결정 성장법에 의한 반도체층을 형성하는 단계; 상기 질화막 패턴을 제거하여 상기 벌브형 리세스의 넥패턴을 형성하는 단계; 및 상기 넥패턴을 매립하는 제2 도전막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법은 벌브형 리세스 형성 공정을 먼저 수행한 후 소자 분리막 형성 공정을 나중에 수행함으로써 소자분리막 및 반도체 기판 활성 영역의 손실을 방지할 수 있고, 아울러 벌브형 리세스 형성시 벌브 패턴을 먼저 형성하고 선택적 단결정 성장법에 의해 넥패턴을 나중에 형성함으로써 벌브형 리세스에 게이트 전극용 도전막 매립시 벌브패턴에 발생되는 도전막의 심 현상을 방지할 수 있다.
벌브형 리세스 게이트, 심(seam), 선택적 단결정 성장법

Description

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE}
도1은 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 단면도.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하는 공정 단면도.
도3a 및 도3b는 도2a 내지 도2e 이후의 반도체 소자의 제조 방법을 설명하는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 벌브형 리세스
23 : 제1 포토레지스트 패턴 24 : 게이트 절연막
25 : 게이트 전극용 폴리실리콘막 26 : 질화막
27 : 제2 포토레지스트 패턴 28 : 실리콘막
31 : 제3 포토레지스트 패턴 32 : 트렌치
33 : 측벽 산화막 34 : 라이너 질화막
35 : 소자 분리막
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스 게이트(bulb type recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화되면서 셀 트랜지스터의 채널 길이를 증가시킬 수 있는 다양한 기술이 개발되고 있다. 이러한 기술 중 하나가 벌브형 리세스 게이트의 제조 공정이다.
도1은 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 단면도로 이하, 도1을 참조하여 벌브형 리세스 게이트 공정 과정을 설명하기로 한다.
우선, 반도체 기판(11)에 활성 영역과 필드 영역을 구분하기 위한 소자 분리막(14)을 형성한다. 좀더 상세하게는, 반도체 기판(11)에 소정 깊이로 식각된 트렌치를 형성하고, 트렌치 형성을 위한 식각시 트렌치 표면에 발생할 수 있는 데미지(damage)를 제거하기 위해 트렌치 표면에 측벽 산화막(12)을 형성한다. 이어서, 후속 공정에서 측벽 산화막(12)이 더 이상 산화되지 않도록 하고 최종적으로 형성된 소자 분리막(14)의 절연 특성을 강화시키기 위해 측벽 산화막(12) 표면에 라이너 질화막(13)을 형성한다. 이어서, 트렌치에 절연막(예를 들어, 산화막)을 매립함으로써 소자분리막(14)을 형성한다.
이어서, 반도체 기판(11)의 활성 영역의 리세스 게이트가 형성될 영역을 식각하되, 2단계의 식각을 수행하여 벌브형 리세스(15)를 형성한다. 좀더 상세하게는, 반도체 기판(11) 상에 리세스 게이트가 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 노출된 반도체 기판(11)을 식각하여 수직 프로파일을 갖는 넥패턴(15a)을 형성한다. 이어서, 넥패턴(15a) 측벽에 스페이서 절연막(미도시됨)을 형성한 후 이 스페이서 절연막을 식각 베리어로 넥패턴(15a) 하부의 반도체 기판(11)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(15b)을 형성한다. 즉, 벌브형 리세스(15)는 2단계의 식각에 의해 넥패턴(15a) 및 벌브패턴(15b)으로 이루어진다.
이어서, 벌브형 리세스(15)의 내벽에 게이트 절연막(16)을 형성하고, 벌브형 리세스(15)를 매립하는 게이트 전극용 폴리실리콘막(17)을 형성한다.
전술한 종래 기술에 따른 벌브형 리세스 게이트 공정은 다음과 같은 문제점을 갖는다.
첫째, 벌브형 리세스(15) 형성을 위해 2단계의 식각이 진행되면서 먼저 형성된 소자 분리막(14)이 손실(loss)되고(A 참조), 이에 더하여 활성 영역의 탑(top) 부분의 손실이(B 참조) 발생한다. 후속 공정으로 게이트 전극용 폴리실리콘막(17)의 증착시 이러한 손실 부분(A, B)에 폴리실리콘이 매립되어 후속 공정으로 형성되는 SNC(storage node contact)와 패싱(passing) 게이트 사이의 SAC(self aligned contact) 불량 등을 초래하여 소자의 특성을 열화시키는 문제점이 있다.
둘째, 벌브형 리세스(15)를 매립하는 게이트 전극용 폴리실리콘막(17)의 형 성시 상부의 넥패턴(15a)이 하부의 벌브패턴(15b)보다 더 좁은 벌브형 리세스(15) 구조의 특성 때문에 벌브패턴(15b)에 폴리실리콘이 완전히 매립되지 못한 부분 즉, 폴리실리콘 심(seam)(C 참조)이 발생한다. 이러한 심은 후속 열공정을 거치면서 벌브패턴(15b)의 내부를 이동하게 되어 트랜지스터의 동작 불량으로 인한 tWR 불량 등의 문제를 발생시킨다.
따라서, 벌브형 리세스(15) 형성을 위한 2단계 식각시 소자 분리막(14) 및 반도체 기판(11) 활성 영역의 손실을 막고, 아울러 벌브형 리세스(15)에 게이트 전극용 폴리실리콘막(17)의 매립시 폴리실리콘 심 발생을 방지할 수 있는 반도체 소자의 제조 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스 형성 공정을 먼저 수행한 후 소자 분리막 형성 공정을 나중에 수행함으로써 소자분리막 및 반도체 기판 활성 영역의 손실을 방지할 수 있고, 아울러 벌브형 리세스 형성시 벌브 패턴을 먼저 형성하고 선택적 단결정 성장법에 의해 넥패턴을 나중에 형성함으로써 벌브형 리세스에 게이트 전극용 도전막 매립시 벌브패턴에 발생되는 도전막의 심 현상을 방지할 수 있는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판을 등방성 식각하여 벌브형 리세스의 벌브패턴을 형성하는 단계; 상기 벌브패턴을 매립하는 제1 도전막을 형성하는 단계; 상기 제1 도전막이 매립된 상기 벌브패턴을 포함하는 결과물 상에 벌브형 리세스의 넥패턴 형성을 위한 질화막 패턴을 형성하는 단계; 상기 질화막 패턴이 형성된 부분 이외의 부분에 선택적 단결정 성장법에 의한 반도체층을 형성하는 단계; 상기 질화막 패턴을 제거하여 상기 벌브형 리세스의 넥패턴을 형성하는 단계; 및 상기 넥패턴을 매립하는 제2 도전막을 형성하는 단계를 포함한다.
또한, 본 발명의 반도체 소자의 제조 방법은, 반도체 기판에 벌브형 리세스를 형성하는 단계; 상기 벌브형 리세스를 포함하는 상기 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 벌브형 리세스를 매립하는 도전막을 형성하는 단계; 및 상기 도전막이 매립된 상기 벌브형 리세스를 포함하는 기판에 소자 분리막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하는 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(21) 상에 벌브형 리세스(22)의 벌브 패턴(22a) 형성을 위한 제1 포토레지스트 패턴(23)을 형성한다.
이어서, 제1 포토레지스트 패턴(23)을 식각 베리어로 반도체 기판(21)을 등방성 식각하여 실질적으로 구형 프로파일을 갖는 벌브패턴(22a)을 형성한다.
도2b에 도시된 바와 같이, 제1 포토레지스트 패턴(23)을 제거한 후, 벌브패턴(22a)을 포함하는 반도체 기판(21)의 전면에 제1 게이트 절연막(24a)을 형성한다.
이어서, 제1 게이트 절연막(24a) 상에 게이트 전극용 도전막으로 폴리실리콘막을 형성한 후, 제1 게이트 절연막(24a)이 드러날 때까지 폴리실리콘막에 대한 평탄화 공정(예를 들어, CMP 공정)을 수행하여 벌브패턴(22a) 내에 매립된 제1 폴리실리콘막(25a)을 형성한다.
종래 기술에서 벌브형 리세스 형성을 완료한 후 게이트 전극용 폴리실리콘막을 매립하는 경우 벌브형 리세스의 넥패턴이 하부의 벌브패턴보다 더 좁은 구조적 특성 때문에 벌브패턴에 폴리실리콘이 완전히 매립되지 못하였으나, 이와 같이 벌브형 리세스(22)의 벌브패턴(22a)을 먼저 형성한 후 이 벌브패턴(22a)에 게이트 전극용 도전막으로서 제1 폴리실리콘막(25a)을 매립하는 경우에는 상부에 넥패턴이 형성되기 전이므로 벌브패턴(22a)에 제1 폴리실리콘막(25a)을 완전히 매립하는 것이 가능하여 벌브패턴(22a) 내의 폴리실리콘 심 발생을 억제할 수 있다.
도2c에 도시된 바와 같이, 제1 폴리실리콘막(25a)이 매립된 벌브패턴(22a)을 포함하는 결과물 상에 질화막(26)을 형성하고, 질화막(26) 상에 벌브형 리세스(22)의 넥패턴(22b) 형성을 위한 제2 포토레지스트 패턴(27)을 형성한다. 이때, 질화 막(26)의 두께는 원하는 넥패턴(22b)의 높이 정도가 되도록 한다.
이어서, 제2 포토레지스트 패턴(27)을 식각 베리어로 질화막(26)을 식각하되, 반도체 기판(21)이 드러날 때까지 식각을 수행한다. 그 결과, 제1 폴리실리콘막(25a)이 매립된 벌브패턴(22a) 상부의 넥패턴(22b)이 형성될 부분에 질화막(26) 패턴이 형성된다.
도2d에 도시된 바와 같이, 제2 포토레지스트 패턴(27)을 제거한 후, 드러난 반도체 기판(21) 상에 선택적 단결정 성장법에 의한 실리콘막(28)을 형성한다. 이때, 실리콘막(28)은 질화막(26) 패턴이 형성된 부분 이외의 부분에 질화막(26) 패턴의 높이 정도까지 성장된다.
이어서, 질화막(26) 패턴을 제거하여 벌브형 리세스(22)의 넥패턴(22b)을 형성한다. 그 결과, 벌브패턴(22a) 및 넥패턴(22b)으로 이루어진 벌브형 리세스(22)가 완성된다.
이어서, 노출된 실리콘막(28)의 표면에 제2 게이트 절연막(24b)을 형성한다. 제1 및 제2 게이트 절연막(24a, 24b) 형성 공정을 통하여 벌브형 리세스(22)를 포함하는 반도체 기판(21)의 전면에 게이트 절연막(24)이 형성된다.
도2e에 도시된 바와 같이, 제1 폴리실리콘막(25a)이 매립된 벌브패턴(22a) 및 제2 게이트 절연막(24b) 상에 게이트 전극용 도전막으로 폴리실리콘막을 형성한 후, 제2 게이트 절연막(24b)이 드러날 때까지 폴리실리콘막에 대한 평탄화 공정(예를 들어, CMP 공정)을 수행하여 넥패턴(22b) 내에 매립된 제2 폴리실리콘막(25b)을 형성한다. 그 결과, 벌브패턴(22a) 내에 매립된 제1 폴리실리콘막(25a)(도2b 참조) 및 넥패턴(22b) 내에 매립된 제2 폴리실리콘막(25b)으로 이루어진 게이트 전극용 폴리실리콘막(25)이 형성된다.
도3a 및 도3b는 도2a 내지 도2e 이후의 반도체 소자의 제조 방법을 설명하는 공정 단면도이다. 이하, 도2a 내지 도2e와 대응하는 부분의 도면 부호는 동일하게 표시하기로 한다.
도3a에 도시된 바와 같이, 벌브형 리세스(22)에 게이트 전극용 폴리실리콘막(25)이 심 없이 매립된 구조를 갖는 반도체 기판(21)(도2e 참조) 상에 소자 분리 영역을 노출시키는 제3 포토레지스트 패턴(31)을 형성한다.
이어서, 제3 포토레지스트 패턴(31)을 식각 베리어로 노출된 반도체 기판(21)을 소정 깊이 식각하여 트렌치(32)를 형성한다.
도3b에 도시된 바와 같이, 제3 포토레지스트 패턴(31)을 제거한 후, 트렌치(32) 형성을 위한 식각시 트렌치(32) 표면에 발생할 수 있는 데미지를 제거하기 위해 트렌치(32) 표면에 측벽 산화막(33)을 형성한다.
이어서, 후속 공정에서 측벽 산화막(33)이 더 이상 산화되지 않도록 하고 최종적으로 형성된 소자 분리막(35)의 절연 특성을 강화시키기 위해 측벽 산화막(33) 표면에 라이너 질화막(34)을 형성한다.
이어서, 트렌치(32)를 포함하는 기판(21) 상에 소자분리용 절연막(예를 들어, 산화막)을 형성한 후, 제2 게이트 절연막(24b)이 드러날 때까지 소자분리용 절연막에 대한 평탄화 공정(예를 들어, CMP 공정)을 수행하여 트렌치(32)에 매립되는 소자분리막(35)을 형성한다.
이와 같이, 벌브형 리세스 게이트 형성 공정을 수행한 후에 소자 분리 공정을 수행함으로써 소자분리막의 손실 및 반도체 기판 활성 영역의 탑 부분 손실 등을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법은, 벌브형 리세스 형성 공정을 먼저 수행한 후 소자 분리막 형성 공정을 나중에 수행함으로써 소자분리막 및 반도체 기판 활성 영역의 손실을 방지할 수 있고, 아울러 벌브형 리세스 형성시 벌브 패턴을 먼저 형성하고 선택적 단결정 성장법에 의해 넥패턴을 나중에 형성함으로써 벌브형 리세스에 게이트 전극용 도전막 매립시 벌브패턴에 발생되는 도전막의 심 현상을 방지할 수 있다.

Claims (11)

  1. 반도체 기판을 등방성 식각하여 벌브형 리세스의 벌브패턴을 형성하는 단계;
    상기 벌브패턴을 매립하는 제1 도전막을 형성하는 단계;
    상기 제1 도전막이 매립된 상기 벌브패턴을 포함하는 결과물 상에 벌브형 리세스의 넥패턴 형성을 위한 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴이 형성된 부분 이외의 부분에 선택적 단결정 성장법에 의한 반도체층을 형성하는 단계;
    상기 질화막 패턴을 제거하여 상기 벌브형 리세스의 넥패턴을 형성하는 단계; 및
    상기 넥패턴을 매립하는 제2 도전막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제2 도전막 형성 단계 후에,
    소자분리막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 도전막은 폴리실리콘막인
    반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 도전막 형성 단계는,
    상기 벌브패턴을 포함하는 상기 반도체 기판의 전면에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제1 도전막을 증착하는 단계; 및
    상기 제1 도전막에 대해 상기 제1 게이트 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 평탄화 공정은 CMP 공정인
    반도체 소자의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 도전막 형성 단계는,
    상기 질화막 패턴을 제거한 후 노출되는 상기 실리콘막의 표면에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 도전막을 증착하는 단계; 및
    상기 제2 도전막에 대해 상기 제2 게이트 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 평탄화 공정은 CMP 공정인
    반도체 소자의 제조방법.
  8. 제2항에 있어서,
    상기 소자분리막 형성 단계는,
    상기 제2 도전막을 포함하는 결과물의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막의 표면에 라이너 질화막을 형성하는 단계; 및
    상기 트렌치를 매립하는 절연막을 형성하는 단계를 포함하는
    반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 선택적 단결정 성장법에 의해 형성된 반도체층은 실리콘층인
    반도체 소자의 제조방법.
  10. 반도체 기판에 벌브형 리세스를 형성하는 단계;
    상기 벌브형 리세스를 포함하는 상기 기판의 전면에 게이트 절연막을 형성하는 단계;
    상기 벌브형 리세스를 매립하는 도전막을 형성하는 단계; 및
    상기 도전막이 매립된 상기 벌브형 리세스를 포함하는 기판에 소자 분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 소자 분리막 형성 단계는,
    상기 도전막을 포함하는 결과물의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막의 표면에 라이너 질화막을 형성하는 단계; 및
    상기 트렌치를 매립하는 절연막을 형성하는 단계를 포함하는
    반도체 소자의 제조방법.
KR1020070018838A 2007-02-26 2007-02-26 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 KR20080078954A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070018838A KR20080078954A (ko) 2007-02-26 2007-02-26 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070018838A KR20080078954A (ko) 2007-02-26 2007-02-26 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080078954A true KR20080078954A (ko) 2008-08-29

Family

ID=39880789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070018838A KR20080078954A (ko) 2007-02-26 2007-02-26 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080078954A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973717B1 (ko) * 2009-11-24 2010-08-04 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973717B1 (ko) * 2009-11-24 2010-08-04 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR101096835B1 (ko) 반도체 소자의 형성 방법
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
KR101068302B1 (ko) 반도체 소자 및 그 형성 방법
KR100780598B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR20120128518A (ko) 반도체 소자의 제조 방법
KR100945229B1 (ko) 반도체 소자의 제조 방법
JP5019890B2 (ja) 半導体素子の製造方法
KR20080078954A (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR101120185B1 (ko) 반도체 소자의 형성 방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100951568B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR100973717B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
KR101185951B1 (ko) 반도체 소자의 제조 방법
KR100955166B1 (ko) 반도체 소자의 제조방법
KR20080002445A (ko) 벌브형 리세스 게이트의 형성방법
KR20060104033A (ko) 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법
KR100574499B1 (ko) 반도체 장치의 제조방법
KR101204922B1 (ko) 반도체 소자 및 그 형성 방법
KR20120004804A (ko) 반도체 장치 제조 방법
KR20050002437A (ko) 반도체소자의 제조방법
KR20110091211A (ko) 반도체 소자의 제조방법
KR100951570B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
KR100876886B1 (ko) 반도체 소자의 제조방법
KR20090025808A (ko) 반도체 소자 형성 방법
KR100780630B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination