KR20080075714A

KR20080075714A - Substrate for display apparatus

Info

Publication number: KR20080075714A
Application number: KR1020070014996A
Authority: KR
Inventors: 이홍우; 이종환; 한상윤; 김성만; 이종혁; 강신택
Original assignee: 삼성전자주식회사
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2008-08-19

Abstract

A display substrate is provided to stabilize an off-signal period of a gate signal for test to a low level at the testing time of an array to reduce charging variation of pixels, thereby performing an array test of the display substrate stably. A plurality of pixel parts are defined by a plurality of gate lines(GL) and a plurality of data lines(DL) in a display area(DA). A first gate drive IC(200) is formed in one of peripheral areas(PA1,PA2,PA3) surrounding the display area. The first gate drive IC receives gate control signals for test to output the gate control signals for test to the gate lines. The gate control signal for test includes a first clock signal, a second clock signal, a first off voltage, a second off voltage, and a vertical start signal. The first gate drive IC is composed of a plurality of stages connected to one another dependently. Odd-numbered stages output gate-on signals and gate-off signals based on the first clock signal and the first off voltage, and even-numbered stages output gate-on signals and gate-off signals based on the second clock signal and the second off voltage.

Description

표시 장치용 기판{SUBSTRATE FOR DISPLAY APPARATUS}Substrate for display device {SUBSTRATE FOR DISPLAY APPARATUS}

도 1은 본 발명의 실시예에 따른 표시 장치용 기판을 개략적으로 나타낸 평면도이다.1 is a plan view schematically illustrating a substrate for a display device according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 제1 및 제2 게이트 구동회로의 개략적인 구성 블록도이다.FIG. 2 is a schematic block diagram of the first and second gate driving circuits shown in FIG. 1.

도 3a 및 도 3b는 도 2에 도시된 스테이지의 등가 회로도이다.3A and 3B are equivalent circuit diagrams of the stage shown in FIG.

도 4는 도 2에 도시된 제1 게이트 구동회로의 어레이 테스트시의 신호 파형도이다.4 is a signal waveform diagram during an array test of the first gate driving circuit shown in FIG. 2.

도 5a 내지 도 5c는 도 4에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면이다.5A to 5C are diagrams illustrating the operation of each stage in the first section shown in FIG. 4.

도 6a 내지 도 6c는 도 4에 도시된 제3 구간에 각 스테이지의 동작을 나타낸 도면이다.6A to 6C are diagrams illustrating the operation of each stage in the third section shown in FIG. 4.

도 7a 내지 도 7c는 도 4에 도시된 제4 구간에 각 스테이지의 동작을 나타낸 도면이다.7A to 7C are diagrams illustrating the operation of each stage in the fourth section shown in FIG. 4.

도 8은 본 발명의 제2 실시예에 따른 표시 장치용 기판을 개략적으로 나타낸 평면도이다.8 is a plan view schematically illustrating a substrate for a display device according to a second exemplary embodiment of the present invention.

도 9는 도 8에 도시된 제1 및 제2 게이트 구동회로의 개략적인 구성 블록도 이다.FIG. 9 is a schematic structural block diagram of the first and second gate driving circuits shown in FIG. 8.

도 10a 및 도 10b는 도9에 도시된 스테이지의 등가 회로도이다.10A and 10B are equivalent circuit diagrams of the stage shown in FIG.

도 11은 도 9에 도시된 제1 게이트 구동회로의 어레이 테스트시의 신호 파형도이다.FIG. 11 is a signal waveform diagram during an array test of the first gate driver circuit shown in FIG. 9.

도 12a 내지 도 12c는 도 11에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면이다.12A to 12C are diagrams illustrating the operation of each stage in the first section shown in FIG. 11.

도 13a 내지 도 13c는 도 11에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면이다.13A to 13C are diagrams illustrating the operation of each stage in the first section shown in FIG. 11.

도 14a 내지 도 14c는 도 11에 도시된 제3 구간에 각 스테이지의 동작을 나타낸 도면이다.14A to 14C are diagrams illustrating the operation of each stage in the third section shown in FIG. 11.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 셀 영역 110: 더미 영역100: cell area 110: dummy area

120: 제2 어레이 검사부 122: 제2 검사 패드120: second array inspection unit 122: second inspection pad

124: 제2 검사 배선 130: 제1 어레이 검사부124: second inspection wiring 130: first array inspection unit

132: 제1 검사 패드 134: 제1 검사 배선132: first inspection pad 134: first inspection wiring

140: 데이터 구동 패드 150: 게이트 구동 패드140: data drive pad 150: gate drive pad

180: 정전기 분산 배선 200: 제1 게이트 구동회로180: static electricity distribution wiring 200: first gate driving circuit

300: 제2 게이트 구동회로 DA: 표시부300: second gate driving circuit DA: display portion

PA1, PA2, PA3: 주변부 CL: 절단서PA1, PA2, PA3: Peripheral CL: Cut Sheet

TFT: 박막 트랜지스터 PE: 화소 전극TFT: thin film transistor PE: pixel electrode

GL: 게이트 배선 DL: 데이터 배선GL: gate wiring DL: data wiring

본 발명은 표시 패널용 기판에 관한 것으로, 보다 상세하게는 안정적인 어레이 테스트를 수행할 수 있는 표시 장치용 기판에 관한 것이다.The present invention relates to a substrate for a display panel, and more particularly, to a substrate for a display device capable of performing a stable array test.

일반적으로 액정표시장치는 대향 결합된 어레이 기판과 대향 기판 및 상기 어레이 기판과 대향 기판 사이에 개재된 액정층으로 이루어져 영상이 표시되는 표시 패널과, 상기 표시 패널을 구동하기 위한 구동 회로부로 이루어진다.In general, a liquid crystal display device includes a display panel on which an image is displayed by using an array substrate facing and an opposite substrate, a liquid crystal layer interposed between the array substrate and an opposite substrate, and a driving circuit unit for driving the display panel.

상기 표시 패널에는 게이트 배선들 및 데이터 배선들이 교차 형성되어 복수의 화소부를 형성하고, 각 화소부에는 스위칭 소자인 박막트랜지스터와, 박막트랜지스터에 전기적으로 연결되는 액정 커패시터 및 스토리지 커패시터를 구비한다.The display panel includes a plurality of pixel portions formed by crossing gate lines and data lines, and each pixel portion includes a thin film transistor as a switching element, a liquid crystal capacitor and a storage capacitor electrically connected to the thin film transistor.

상기 구동 회로부는 상기 게이트 배선들을 구동하는 게이트 구동부와 상기 데이터 배선들을 구동하는 데이터 구동부를 포함한다. 최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 상기 어레이 기판상에 실장하는 구조를 적용하고 있는 추세이다.The driving circuit unit includes a gate driver driving the gate lines and a data driver driving the data lines. Recently, in order to increase productivity while reducing the overall size, a structure in which a gate driver is mounted on the array substrate has been applied.

한편, 상기 액정표시장치용 기판의 제조 공정 중 어레이 기판이 완성되면 상기 대향 기판과의 결합전에 상기 어레이 기판 상의 배선들에 대한 전기적인 동작 상태를 점검하기 위한 어레이 테스트를 수행한다.Meanwhile, when the array substrate is completed during the manufacturing process of the liquid crystal display device substrate, the array test is performed to check the electrical operation state of the wires on the array substrate before bonding with the counter substrate.

이러한, 어레이 테스트로 게이트 및 데이터 배선들을 홀수 번째 및 짝수 번 째로 구분하여 테스트 신호를 인가하는 2G2D 방식을 사용하고 있다. 하지만 상기 2G2D 방식은 구성상의 특성으로 인해 홀수 번째 및 짝수 번째 수평 화소열간 충전율 편차가 발생되어 어레이 테스트가 용이하지 못한 문제점이 있다. 특히, 전단 게이트 배선이 상기 스토리지 커패시터 기능을 하는 경우에 충전율 편차가 더욱 심각하게 발생한다.The array test uses a 2G2D method for applying a test signal by dividing the gate and the data lines into odd and even numbers. However, the 2G2D method has a problem in that it is not easy to test the array due to variation in charge rate between odd-numbered and even-numbered horizontal pixel columns due to configuration characteristics. In particular, charge rate variation occurs more seriously when the front gate wiring functions as the storage capacitor.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기판의 어레이 테스트 진행시에 충전 편차에 따른 불량을 개선하여 안정적인 어레이 테스트를 수행할 수 있는 표시 장치용 기판을 제공하는 것이다.Therefore, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to improve the defects caused by the charge variation during the array test of the substrate to improve the substrate for the display device to perform a stable array To provide.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치용 기판은 표시부 및 제1 게이트 구동회로를 포함한다. 상기 표시부는 복수의 게이트 배선들 및 복수의 데이터 배선들에 의해 복수의 화소부들이 정의된다. 상기 제1 게이트 구동회로는 상기 표시부를 둘러싸는 주변부에 형성되며, 제1 클럭신호, 제2 클럭신호, 제1 오프전압, 제2 오프전압 및 수직 개시신호를 포함하는 테스트용 게이트 제어신호들을 인가 받아 상기 게이트 배선들에 테스트용 게이트 신호를 출력한다.The substrate for a display device according to the embodiment for realizing the above object of the present invention includes a display portion and a first gate driving circuit. The display unit includes a plurality of pixel units defined by a plurality of gate lines and a plurality of data lines. The first gate driving circuit is formed in a periphery surrounding the display unit and applies test gate control signals including a first clock signal, a second clock signal, a first off voltage, a second off voltage, and a vertical start signal. The test gate signal is output to the gate lines.

여기서, 상기 제1 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들로 이루어지며, 홀수 번째 스테이지는 상기 제1 클럭신호 및 제1 오프전압에 기초한 게이트 온 신호 및 게이트 오프 신호를 출력하고, 짝수 번째 스테이지는 상 기 제2 클럭신호 및 제2 오프전압에 기초한 게이트 온 신호 및 게이트 오프 신호를 출력하는 것을 특징으로 한다.Here, the first gate driving circuit includes a plurality of stages connected to each other, and an odd-numbered stage outputs a gate-on signal and a gate-off signal based on the first clock signal and the first off voltage, and the even-numbered stage. The stage may output a gate on signal and a gate off signal based on the second clock signal and the second off voltage.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 장치용 기판은 표시부 및 제1 게이트 구동회로를 포함한다. 상기 표시부는 복수의 게이트 배선들 및 복수의 데이터 배선들에 의해 복수의 화소부들이 정의된다. 상기 제1 게이트 구동회로는 상기 표시부를 둘러싸는 주변부에 형성되며, 서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 제1 클럭신호, 제2 클럭신호, 제1 오프전압, 제2 오프전압 및 수직 개시신호를 포함하는 테스트용 게이트 제어신호들을 인가 받아 상기 게이트 배선들에 테스트용 게이트 신호를 출력한다.According to another exemplary embodiment of the present invention, a substrate for a display device includes a display unit and a first gate driving circuit. The display unit includes a plurality of pixel units defined by a plurality of gate lines and a plurality of data lines. The first gate driving circuit is formed on a periphery of the display unit, and includes a plurality of stages that are connected to each other independently, and include a first clock signal, a second clock signal, a first off voltage, a second off voltage, and a vertical direction. The test gate control signals including the start signal are applied to output test gate signals to the gate lines.

여기서, 상기 제1 게이트 구동회로의 (m)번째 스테이지는 풀업부 및 풀다운부를 포함한다. 여기서, m은 자연수이다. 상기 풀업부는 제1 트랜지스터를 포함하며, (m-1)번째 스테이지의 캐리신호에 응답하여 제1 클럭단에 인가되는 상기 제1 클럭신호 또는 제2 클럭신호의 하이 값을 제1 출력단으로 출력한다. 상기 풀다운부는 제2 트랜지스터를 포함하며, (m+1)번째 스테이지의 게이트 신호에 응답하여 상기 제1 클럭단에 인가되는 상기 제1 클럭신호 또는 제2 클럭신호의 로우 값을 상기 제1 출력단으로 출력한다.Here, the (m) th stage of the first gate driving circuit includes a pull-up part and a pull-down part. Where m is a natural number. The pull-up part includes a first transistor, and outputs a high value of the first clock signal or the second clock signal applied to the first clock terminal to the first output terminal in response to the carry signal of the (m-1) th stage. . The pull-down part includes a second transistor, and a low value of the first clock signal or the second clock signal applied to the first clock terminal in response to the gate signal of the (m + 1) th stage is transferred to the first output terminal. Output

이러한 표시 장치용 기판에 의하면, 게이트 배선들에 출력되는 테스트용 게이트 신호의 오프 신호 구간을 로우 값으로 안정화시켜 화소의 충전 편차를 개선함으로써, 안정적으로 표시 장치용 기판의 어레이 테스트를 진행할 수 있다.According to such a display device substrate, an array test of the display device substrate can be stably performed by stabilizing an off signal section of the test gate signal output to the gate lines to a low value to improve charge variation of the pixel.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한 다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1은 본 발명의 제1 실시예에 따른 표시 장치용 기판을 개략적으로 나타낸 평면도이다.1 is a plan view schematically illustrating a substrate for a display device according to a first exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 표시 장치용 기판은 절단선(CL)에 의해 정의되는 셀 영역(100)과, 상기 셀 영역(100)을 둘러싸는 더미 영역(110)으로 구분된다. 상기 표시 장치용 기판은 상기 절단선(CL)을 따라 절단되어 상기 셀 영역(100)별로 분리되어 어레이 기판을 형성한다. 상기 표시 장치용 기판에는 적어도 하나 이상의 셀 영역(100)이 정의되며, 도 1의 도면에서는 설명의 편의를 위하여 하나의 셀 영역(100)만 도시하였다.Referring to FIG. 1, a substrate for a display device according to a first exemplary embodiment of the present invention may include a cell region 100 defined by a cutting line CL, and a dummy region 110 surrounding the cell region 100. Separated by. The display device substrate is cut along the cutting line CL to be separated by the cell regions 100 to form an array substrate. At least one cell region 100 is defined in the display device substrate, and only one cell region 100 is illustrated in the drawing of FIG. 1 for convenience of description.

상기 셀 영역(100)은 신호 배선(GL, DL)들에 의해 복수의 화소부가 매트릭스(Matrix) 형태로 정의된 표시부(DA)와, 상기 표시부(DA)를 둘러싸는 주변부(PA1, PA2, PA3)로 구분된다.The cell area 100 includes a display part DA in which a plurality of pixel parts are defined in a matrix form by signal lines GL and DL, and peripheral parts PA1, PA2, and PA3 surrounding the display part DA. ).

상기 표시부(DA)에 형성된 신호 배선(GL, DL)들은 일방향으로 나란하게 연장된 복수의 게이트 배선(GL)들과, 상기 게이트 배선(GL)들과 교차하는 방향으로 나란하게 연장된 복수의 데이터 배선(DL)들을 포함한다. 즉, 상기 게이트 배선(GL)들과 데이터 배선(DL)들에 의해 복수의 화소부가 정의된다. 상기 각 화소부에는 스위칭 소자인 박막 트랜지스터(TFT)가 상기 게이트 배선(GL) 및 데이터 배선(DL)에 연결되어 형성되고, 상기 박막 트랜지스터(TFT)에 전기적으로 연결되어 화소 전극(PE) 및 스토리지 커패시터(미도시)가 형성된다.The signal lines GL and DL formed on the display unit DA may include a plurality of gate lines GL extending side by side in one direction and a plurality of data extending side by side in a direction crossing the gate lines GL. Wiring lines DL. That is, a plurality of pixel parts is defined by the gate lines GL and the data lines DL. Each pixel unit includes a thin film transistor TFT, which is a switching element, connected to the gate line GL and the data line DL, and is electrically connected to the thin film transistor TFT to store the pixel electrode PE and storage. A capacitor (not shown) is formed.

상기 표시부(DA)를 둘러싸는 주변부(PA1, PA2, PA3)는 상기 데이터 배선(DL) 들의 일단부에 위치하는 제1 주변부(PA1), 상기 게이트 배선(GL)들의 일단부 및 타단부에 각각 위치하는 제2 주변부(PA2) 및 제3 주변부(PA3)로 구분된다. 상기 제1 주변부(PA1)에는 복수의 구동 패드(140, 150)들이 형성되며, 상기 제2 주변부(PA2) 및 제3 주변부(PA3)에는 각각 상기 게이트 배선(GL)들에 게이트 신호를 출력하는 제1 게이트 구동회로(200) 및 제2 게이트 구동회로(300)가 집적회로 형태로 형성된다. 상기 구동 패드(140, 150)들은 게이트 구동 패드(150)들과 데이터 구동 패드(140)들을 포함한다. 상기 게이트 구동 패드(150)들은 상기 제1 게이트 구동회로(200) 및 제2 게이트 구동회로(300)를 구동하기 위한 제어신호를 제공하는 구동 칩(chip) 또는 연성회로기판(Flexible Printed Circuit: FPC) 등이 실장되어 전기적으로 연결되는 패드들이다. 상기 데이터 구동 패드(140)들은 데이터 신호를 인가하는 데이터 구동칩(미도시)이 실장되어 전기적으로 연결되는 패드들로서, 소정 단위로 그룹핑 된 데이터 배선(DL)들의 집합이다. 그룹핑 된 데이터 배선(DL)들의 수는 상기 데이터 구동칩(미도시)에 따라서 변경된다.Peripherals PA1, PA2, and PA3 surrounding the display unit DA are respectively disposed at the first peripheral part PA1 positioned at one end of the data lines DL, one end of the gate line GL, and the other end thereof. The second peripheral part PA2 and the third peripheral part PA3 are positioned. A plurality of driving pads 140 and 150 are formed in the first peripheral part PA1, and gate signals are output to the gate lines GL in the second peripheral part PA2 and the third peripheral part PA3, respectively. The first gate driving circuit 200 and the second gate driving circuit 300 are formed in an integrated circuit form. The driving pads 140 and 150 include gate driving pads 150 and data driving pads 140. The gate driving pads 150 may include a driving chip or a flexible printed circuit (FPC) that provides a control signal for driving the first gate driving circuit 200 and the second gate driving circuit 300. ) Pads are mounted and electrically connected. The data driving pads 140 are pads in which a data driving chip (not shown) for applying a data signal is mounted and electrically connected. The data driving pads 140 are a group of data lines DL grouped in a predetermined unit. The number of grouped data lines DL is changed according to the data driving chip (not shown).

상기 더미 영역(110)에는 제1 어레이 검사부(130), 제2 어레이 검사부(120) 및 정전기 분산 배선(180)이 형성된다.In the dummy region 110, a first array inspector 130, a second array inspector 120, and an electrostatic dispersion wiring 180 are formed.

상기 제1 어레이 검사부(130)는 제1 검사 패드(132)들 및 제1 검사 배선(134)들을 포함한다. 상기 제1 검사 패드(132)들은 외부의 검사장치로부터 상기 게이트 배선(GL)들에 전기적인 동작 상태를 확인하는 테스트용 게이트 신호를 출력하도록 상기 제1 게이트 구동회로(200) 및 제2 게이트 구동회로(300)를 구동시키는 테스트용 게이트 제어신호들을 인가 받는다. 상기 테스트용 게이트 제어신호들은 테스트용 수직 개시신호, 제1 클럭신호, 제2 클럭신호, 제1 오프전압 및 제2 오프전압을 포함한다. 상기 제1 검사 배선(134)들은 상기 제1 검사 패드(132)들과 상기 게이트 구동칩(150)을 전기적으로 연결하여 상기 테스트용 게이트 제어신호들을 전달한다. 여기서, The first array inspection unit 130 includes first inspection pads 132 and first inspection wires 134. The first test pads 132 and the first gate driving circuit 200 and the second gate driving circuit output a test gate signal for confirming an electrical operation state to the gate lines GL from an external inspection device. Test gate control signals for driving the furnace 300 are applied. The test gate control signals include a test vertical start signal, a first clock signal, a second clock signal, a first off voltage, and a second off voltage. The first test wires 134 electrically connect the first test pads 132 and the gate driving chip 150 to transfer the test gate control signals. here,

상기 제2 어레이 검사부(120)는 제2 검사 패드(122)들 및 제2 검사 배선(124)들을 포함한다. 상기 제1 검사 패드(122)들은 외부의 검사장치로부터 상기 데이터 배선(DL)들의 전기적인 동작 상태를 확인하는 테스트용 제1 데이터 신호 및 제2 데이터 신호를 인가 받는다. 상기 제2 검사 배선(124)들은 상기 데이터 구동 패드(140)들과 전기적으로 연결하여 상기 테스트용 제1 데이터 신호 및 제2 데이터 신호를 각각 홀수 번째 데이터 배선(DL)들 및 짝수 번째 데이터 배선(DL)들에 전달한다. 여기서, 상기 테스트용 제1 데이터 신호와 제2 데이터 신호는 서로 극성이 반대인 신호이다.The second array tester 120 includes second test pads 122 and second test wires 124. The first test pads 122 receive a test first data signal and a second data signal for confirming an electrical operation state of the data lines DL from an external test device. The second test wires 124 are electrically connected to the data driving pads 140 to connect the test first data signal and the second data signal to odd-numbered data lines DL and even-numbered data wires, respectively. DL). Here, the test first data signal and the second data signal are signals having opposite polarities.

상기 정전기 분산 배선(180)은 상기 게이트 구동 패드(150)들 및 데이터 구동 패드(140)들과 연결배선을 통해 전기적으로 연결되어 상기 게이트 배선(GL) 및 데이터 배선(DL)으로 유입된 정전기를 분산시킨다. 한편, 상기 정전기 분산 배선(180)은 상기 테스트용 신호들이 인가되기 전에 상기 구동 패드(140, 150)들과 전기적으로 분리된다.The static electricity distribution wiring 180 is electrically connected to the gate driving pads 150 and the data driving pads 140 through a connection wiring to prevent static electricity flowing into the gate wiring GL and the data wiring DL. Disperse Meanwhile, the electrostatic dispersion wiring 180 is electrically separated from the driving pads 140 and 150 before the test signals are applied.

여기서, 상기 제1 게이트 구동회로(200)와 제2 게이트 구동회로(300)는 동일 하게 구성되므로, 상기 제1 게이트 구동회로(200)에 대해서만 설명하기로 한다.Here, since the first gate driving circuit 200 and the second gate driving circuit 300 are configured in the same manner, only the first gate driving circuit 200 will be described.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 상기 제1 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCn+1)과, 상기 스테이지들(SRC1 ~ SRCn+1)에 제어신호를 제공하는 복수의 제어신호배선들(SL1 ~ SL6)을 포함한다. 여기서, n은 자연수이다. 상기 스테이지들(SRC1 ~ SRCn+1)은 n개의 구동 스테이지(SRC1 ~ SRCn)와 하나의 더미(dummy) 스테이지(SRCn-1)로 구분된다.1 and 2, the first gate driving circuit 200 according to the first exemplary embodiment of the present invention may include a plurality of stages SRC1 to SRCn + 1 connected to each other and the stages SRC1. It includes a plurality of control signal wirings (SL1 ~ SL6) for providing a control signal to the ~ SRCn + 1. Where n is a natural number. The stages SRC1 to SRCn + 1 are divided into n driving stages SRC1 to SRCn and one dummy stage SRCn-1.

상기 제어신호배선들(SL1 ~ SL6)은 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 제1 전압 배선(SL4), 제2 전압 배선(SL5) 및 리셋 배선(SL6)을 포함한다. 일 예로, 상기 신호배선들(SL1 ~ SL5)에는 상기 제1 어레이 검사부(130)에서 인가되는 테스트용 게이트 제어신호들이 인가된다. 상기 개시신호 배선(SL1)에는 상기 테스트용 수직 개시신호(TSTV)가 인가되고, 상기 제1 클럭 배선(SL2) 및 제2 클럭 배선(SL3)에는 상기 테스트용 제1 클럭신호(TCK) 및 제2 클럭신호(TCKB)가 인가되며, 상기 제1 전압 배선(SL4) 및 제2 전압 배선(SL5)에는 상기 테스트용 제1 오프전압(TVSS1) 및 제2 오프전압(TVSS2)이 인가되어 어레이 테스트가 이루어진다.The control signal wires SL1 to SL6 may include a start signal wire SL1, a first clock wire SL2, a second clock wire SL3, a first voltage wire SL4, a second voltage wire SL5, and The reset wiring SL6 is included. For example, test gate control signals applied by the first array inspector 130 are applied to the signal lines SL1 to SL5. The test vertical start signal TSTV is applied to the start signal line SL1, and the test first clock signal TCK and the test signal are applied to the first clock line SL2 and the second clock line SL3. The second clock signal TCKB is applied, and the test first off voltage TVSS1 and the second off voltage TVSS2 are applied to the first voltage line SL4 and the second voltage line SL5 to test the array. Is done.

상기 n 개의 구동 스테이지(SRC1 ~ SRCn)들 각각은 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(VSS) 및 리셋단(RE)을 포함하는 입력단자와, 제1 출력단(OUT) 및 제2 출력단(CR)을 포함하는 출력단자를 구비한다. 더미 스테이지(SRCn+1, 이하 마지막 스테이지라 함)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2) 및 전압단(VSS)을 포함하는 입력단자와, 제1 출력단(OUT)을 포함하는 출력단자를 구비한다. 즉, 마지막 스테이지(SRCn+1)는 제2 출력단(CR) 및 리셋단(RE)을 포함하지 않는다.Each of the n driving stages SRC1 to SRCn includes a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, a voltage terminal VSS, and a reset. An input terminal including a stage RE and an output terminal including a first output terminal OUT and a second output terminal CR are provided. The dummy stage SRCn + 1 (hereinafter referred to as a last stage) includes a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, and a voltage terminal VSS. It includes an input terminal and an output terminal including a first output terminal (OUT). That is, the last stage SRCn + 1 does not include the second output terminal CR and the reset terminal RE.

(m)번째 스테이지(SRCm)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)은 상기 제1 클럭 배선(SL2) 및 제2 클럭 배선(SL3)에 교대로 연결된다.여기서, m은 n보다 작은 자연수이다. 즉, 홀수 번째 스테이지의 제1 및 제2 클럭단(CK1, CK2)은 상기 제1 클럭 배선(SL2) 및 제2 클럭 배선(SL3)에 연결되고, 짝수 번째 스테이지의 제1 및 제2 클럭단(CK1, CK2)은 상기 제2 클럭 배선(SL3) 및 제1 클럭 배선(SL2)에 연결된다.The first clock terminal CK1 and the second clock terminal CK2 of the (m) th stage SRCm are alternately connected to the first clock wire SL2 and the second clock wire SL3. Is a natural number less than n. That is, the first and second clock terminals CK1 and CK2 of the odd-numbered stages are connected to the first clock line SL2 and the second clock line SL3 and the first and second clock terminals of the even-numbered stages. CK1 and CK2 are connected to the second clock wire SL3 and the first clock wire SL2.

상기 (m)번째 스테이지(SRCm)의 상기 제1 입력단(IN1)은 (m-1)번째 스테이지(SRCm-1)의 상기 제2 출력단(CR)에 연결되고, 상기 제2 입력단(IN2)은 (m+1)번째 스테이지(SRCm+1)의 상기 제1 출력단(OUT)에 연결된다. 여기서, 첫 번째 스테이지(SRC1)의 상기 제1 입력단(IN1)과 마지막 스테이지(SRCn+1)의 상기 제2 입력단(IN2)은 상기 개시신호 배선(SL1)에 연결된다.The first input terminal IN1 of the (m) th stage SRCm is connected to the second output terminal CR of the (m-1) th stage SRCm-1, and the second input terminal IN2 is It is connected to the first output terminal OUT of the (m + 1) th stage SRCm + 1. Here, the first input terminal IN1 of the first stage SRC1 and the second input terminal IN2 of the last stage SRCn + 1 are connected to the start signal line SL1.

상기 (m)번째 스테이지(SRCm)의 상기 전압단(VSS)은 상기 제1 전압 배선(SL4) 및 제2 전압 배선(SL5)에 교대로 연결된다. 즉, 홀수 번째 스테이지의 상기 전압단(VSS)은 상기 제1 전압 배선(SL4)에 연결되고, 짝수 번째 스테이지의 상기 전압단(VSS)은 상기 제2 전압 배선(SL5)에 연결된다.The voltage terminal VSS of the (m) th stage SRCm is alternately connected to the first voltage line SL4 and the second voltage line SL5. That is, the voltage terminal VSS of the odd-numbered stage is connected to the first voltage line SL4, and the voltage terminal VSS of the even-numbered stage is connected to the second voltage line SL5.

상기 (m)번째 스테이지(SRCm)의 상기 제1 출력단(OUT)은 대응하는 게이트 배선(GLm) 및 (m-1)번째 스테이지(SRCm-1)의 상기 제2 입력단(IN2)에 연결된다. 여기 서, 마지막 스테이지(SRCn1)의 경우에 상기 제1 출력단(OUT)은 상기 리셋 배선(SL6)과 제n 스테이지(SRCn)의 상기 제2 입력단(IN2)에 연결된다.The first output terminal OUT of the (m) th stage SRCm is connected to a corresponding gate line GLm and the second input terminal IN2 of the (m-1) th stage SRCm-1. In the case of the last stage SRCn1, the first output terminal OUT is connected to the reset line SL6 and the second input terminal IN2 of the nth stage SRCn.

상기 (m)번째 스테이지(SRCm)의 상기 제2 출력단(CR)은 (m+1)번째 스테이지(SRCm+1)의 상기 제1 입력단(IN1)에 연결되며, 상기 리셋단(RE)은 상기 리셋 배선(SL6)에 연결되어 상기 마지막 스테이지(SRCn+1)의 제1 출력단(OUT)과 전기적으로 연결된다.The second output terminal CR of the (m) th stage SRCm is connected to the first input terminal IN1 of the (m + 1) th stage SRCm + 1, and the reset terminal RE is connected to the It is connected to the reset line SL6 and is electrically connected to the first output terminal OUT of the last stage SRCn + 1.

도 3a 및 도 3b는 도 2에 도시된 스테이지의 등가 회로도로써, 도 3a는 구동 스테이지의 등가 회로도이고, 도 3b는 마지막 스테이지의 등가 회로도이다.3A and 3B are equivalent circuit diagrams of the stage shown in FIG. 2, FIG. 3A is an equivalent circuit diagram of the drive stage, and FIG. 3B is an equivalent circuit diagram of the last stage.

도 3a를 참조하면, 상기 제1 게이트 구동회로(200)의 구동 스테이지(SRC1 ~ SRCn)중 하나인 (m)번째 스테이지(SRCm)는 풀업부(210) 및 풀다운부(220)를 포함한다. Referring to FIG. 3A, the (m) th stage SRCm, which is one of the driving stages SRC1 to SRCn of the first gate driving circuit 200, includes a pull-up unit 210 and a pull-down unit 220.

상기 풀업부(210)는 드레인 전극 및 소스 전극이 상기 제1 클럭단(CK1) 및 제1 출력단(OUT)에 연결된 제1 트랜지스터(T1)로 이루어지며, 상기 제1 입력단(IN1)에 인가되는 (m-1)번째 스테이지(SRCm-1)의 제2 출력단(CR) 신호(이하 캐리신호라 함)의 하이 값에 응답하여 상기 제1 출력단(OUT)으로 상기 제1 클럭단(CK1) 신호를 출력한다.The pull-up unit 210 includes a first transistor T1 having a drain electrode and a source electrode connected to the first clock terminal CK1 and the first output terminal OUT, and is applied to the first input terminal IN1. The first clock terminal CK1 signal to the first output terminal OUT in response to the high value of the second output terminal CR signal (hereinafter referred to as a carry signal) of the (m-1) th stage SRCm-1. Outputs

상기 풀다운부(220)는 드레인 전극 및 소스 전극이 상기 제1 출력단(OUT) 및 전압단(VSS)에 연결되고, 게이트 전극이 상기 제2 입력단(IN2)에 연결된 제2 트랜지스터(T2)로 이루어지며, 상기 제2 입력단(IN2)에 인가되는 (m+1)번째 스테이지(SRCm+1)의 제1 출력단(OUT) 신호(이하 게이트 신호라 함)의 하이 값에 응답하여 상기 제1 출력단(OUT)을 상기 전압단(VSS) 신호로 전환시킨다.The pull-down unit 220 includes a second transistor T2 having a drain electrode and a source electrode connected to the first output terminal OUT and a voltage terminal VSS, and a gate electrode connected to the second input terminal IN2. The first output terminal in response to a high value of a first output terminal OUT signal (hereinafter referred to as a gate signal) of the (m + 1) th stage SRCm + 1 applied to the second input terminal IN2. OUT) is converted to the voltage terminal VSS signal.

상기 (m)번째 스테이지(SRCm)는 상기 풀업부(210)의 온/오프를 제어하는 버퍼부(230), 충전부(212) 및 방전부(240)를 더 포함한다.The (m) th stage SRCm further includes a buffer unit 230, a charging unit 212, and a discharging unit 240 that control the on / off of the pull-up unit 210.

상기 버퍼부(230)는 게이트 전극 및 드레인 전극이 상기 제1 입력단(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 트랜지스터(T1)의 게이트 전극과 연결되어 제1 노드(N1)를 이루는 제3 트랜지스터(T3)로 이루어지며, 상기 제1 입력단(IN1)에 인가되는 (m-1)번째 스테이지(SRCm-1)의 캐리신호의 하이 값에 응답하여 상기 제1 노드(N1)를 하이 값으로 전환시킨다.In the buffer unit 230, a gate electrode and a drain electrode are commonly connected to the first input terminal IN1, and a source electrode is connected to the gate electrode of the first transistor T1 to form a first node N1. The first node N1 is made high by a third transistor T3 in response to a high value of a carry signal of the (m-1) th stage SRCm-1 applied to the first input terminal IN1. Convert to a value.

상기 충전부(212)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 상기 제1 출력단(OUT)에 연결된 충전 커패시터(Cgs)로 이루어진다. 즉, 상기 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성되며, 상기 버퍼부(230)에서 제공되는 하이 값의 신호가 충전된다.The charging unit 212 includes a charging capacitor Cgs having a first electrode connected to the first node N1 and a second electrode connected to the first output terminal OUT. That is, a high value signal is formed between the gate electrode and the source electrode of the first transistor T1 and charged from the buffer unit 230.

상기 방전부(240)는 드레인 전극 및 소스 전극이 상기 제1 노드(N1) 및 전압단(VSS)에 연결되고, 게이트 전극은 상기 제2 입력단(IN2)에 연결된 제4 트랜지스터(T4)로 이루어지며, 상기 제2 입력단(IN2)에 인가되는 (m+1)번째 스테이지(SRCm+1)의 게이트 신호의 하이 값에 응답하여 상기 제1 노드(N1)를 상기 전압단(VSS) 신호로 전환시킨다. 일 예로, 상기 전압단(VSS) 신호가 로우 값이면 상기 풀업부(210)를 턴-오프 시키고, 상기 충전부(212)를 로우 값으로 방전시킨다.The discharge part 240 includes a drain electrode and a source electrode connected to the first node N1 and the voltage terminal VSS, and a gate electrode includes a fourth transistor T4 connected to the second input terminal IN2. And converts the first node N1 into the voltage terminal VSS signal in response to the high value of the gate signal of the (m + 1) th stage SRCm + 1 applied to the second input terminal IN2. Let's do it. For example, when the voltage terminal VSS signal is low, the pull-up unit 210 is turned off and the charging unit 212 is discharged to a low value.

상기 (m)번째 스테이지(SRCm)는 상기 제1 노드(N1)의 전위를 유지시키는 제1 홀딩부(250)와, 상기 제1 출력단(OUT)으로 출력되는 게이트 신호의 전위를 유지시 키는 제2 홀딩부(260) 및 상기 제2 홀딩부(260)의 온/오프 동작을 제어하는 스위칭부(270)를 더 포함한다.The (m) th stage SRCm maintains the potential of the first holding part 250 holding the potential of the first node N1 and the potential of the gate signal output to the first output terminal OUT. The apparatus further includes a switching unit 270 that controls an on / off operation of the second holding unit 260 and the second holding unit 260.

상기 제1 홀딩부(250)는 드레인 전극 및 소스 전극이 상기 제1 입력단(IN1) 및 제1 노드(N1)에 연결되고, 게이트 전극이 상기 제2 클럭단(CK2)에 연결된 제5 트랜지스터(T5)와, 드레인 적극 및 소스 전극이 상기 제1 노드(N1) 및 제1 출력단(OUT)에 연결되고, 게이트 전극이 상기 제1 클럭단(CK1)에 연결된 제6 트랜지스터(T6)로 이루어진다. 상기 제5 트랜지스터(T5)는 상기 제2 클럭단(CK2)에 인가되는 신호에 응답하여 상기 제1 입력단(IN1)으로 인가되는 신호를 상기 제1 노드(N1)에 제공하며, 상기 제6 트랜지스터(T6)는 상기 제1 클럭단(CK1)에 인가되는 신호에 응답하여 상기 제1 출력단(OUT)의 신호를 상기 제1 노드(N1)에 제공한다.The first holding part 250 includes a fifth transistor in which a drain electrode and a source electrode are connected to the first input terminal IN1 and the first node N1, and a gate electrode is connected to the second clock terminal CK2. T6), a drain positive electrode and a source electrode are connected to the first node N1 and the first output terminal OUT, and a gate electrode is formed of a sixth transistor T6 connected to the first clock terminal CK1. The fifth transistor T5 provides a signal applied to the first input terminal IN1 to the first node N1 in response to a signal applied to the second clock terminal CK2, and the sixth transistor T6 provides a signal of the first output terminal OUT to the first node N1 in response to a signal applied to the first clock terminal CK1.

상기 제2 홀딩부(260)는 드레인 전극 및 소스 전극이 상기 제1 출력단(OUT) 및 전압단(VSS)에 연결되고, 게이트 전극이 상기 제2 클럭단(CK2)에 연결된 제7 트랜지스터(T7)와 드레인 전극 및 소스 전극이 상기 제1 출력단(OUT) 및 전압단(VSS)에 연결되고, 게이트 전극은 상기 스위칭부(270)에 연결된 제8 트랜지스터(T8)로 이루어진다. 상기 제7 트랜지스터(T7)는 상기 제2 클럭단(CK2)에 인가되는 신호에 응답하여 상기 제1 출력단(OUT)을 상기 전압단(VSS) 신호로 유지시키고, 상기 제8 트랜지스터(T8)는 상기 스위칭부(270)에 의해 턴-온 되어 상기 제1 출력단(OUT)을 상기 전압단(VSS) 신호로 유지시킨다.The second holding part 260 has a seventh transistor T7 having a drain electrode and a source electrode connected to the first output terminal OUT and a voltage terminal VSS and a gate electrode connected to the second clock terminal CK2. ), A drain electrode and a source electrode are connected to the first output terminal (OUT) and the voltage terminal (VSS), the gate electrode is composed of an eighth transistor (T8) connected to the switching unit 270. The seventh transistor T7 maintains the first output terminal OUT as the voltage terminal VSS signal in response to a signal applied to the second clock terminal CK2, and the eighth transistor T8 It is turned on by the switching unit 270 to maintain the first output terminal OUT as the voltage terminal VSS signal.

상기 스위칭부(270)는 제9 내지 제12 트랜지스터(T9, T10, T11, T12)와 제1 및 제2 커패시터(C1, C2)로 이루어진다. 상기 제9 트랜지스터(T9)는 게이트 전극 및 드레인 전극이 공통으로 상기 제1 클럭단(CK1)에 연결되고, 소스 전극은 상기 제11 트랜지스터(T11)의 게이트 전극과 연결된다. 상기 제10 트랜지스터(T10)는 드레인 전극 및 소스 전극이 상기 제9 트랜지스터(T9)의 소스 전극 및 전압단(VSS)에 연결되고, 게이트 전극은 상기 제1 출력단(OUT)에 연결된다. 상기 제11 트랜지스터(T11)는 드레인 전극 및 소스 전극이 상기 제1 클럭단(CK1) 및 상기 제12 트랜지스터(T12)의 드레인 전극에 연결되고, 게이트 전극은 상기 제9 트랜지스터(T9)의 소스 전극과, 상기 제1 커패시터(C1)를 통해 상기 제1 클럭단(CK1)에 연결된다. 상기 제12 트랜지스터(T12)는 드레인 전극 및 소스 전극이 상기 제11 트랜지스터(T11)의 소스 전극 및 전압단(VSS)에 연결되고, 게이트 전극은 상기 제1 출력단(OUT)에 연결된다. 상기 제2 커패시터(C2)는 상기 제11 트랜지스터(T11)의 게이트 전극과 소스 전극 사이에 형성된다. 여기서, 상기 제11 트랜지스터(T11)의 소스 전극은 상기 제12 트랜지스터(T12)의 드레인 전극과 연결되어 제2 노드(N2)를 이루며, 상기 제2 노드(N2)에는 상기 제8 트랜지스터(T8)의 게이트 전극이 연결된다.The switching unit 270 includes ninth through twelfth transistors T9, T10, T11, and T12 and first and second capacitors C1 and C2. In the ninth transistor T9, a gate electrode and a drain electrode are commonly connected to the first clock terminal CK1, and a source electrode is connected to the gate electrode of the eleventh transistor T11. In the tenth transistor T10, a drain electrode and a source electrode are connected to the source electrode and the voltage terminal VSS of the ninth transistor T9, and a gate electrode is connected to the first output terminal OUT. A drain electrode and a source electrode of the eleventh transistor T11 are connected to the drain electrodes of the first clock terminal CK1 and the twelfth transistor T12, and the gate electrode of the eleventh transistor T11 is a source electrode of the ninth transistor T9. And the first clock terminal CK1 through the first capacitor C1. In the twelfth transistor T12, a drain electrode and a source electrode are connected to the source electrode and the voltage terminal VSS of the eleventh transistor T11, and a gate electrode is connected to the first output terminal OUT. The second capacitor C2 is formed between the gate electrode and the source electrode of the eleventh transistor T11. The source electrode of the eleventh transistor T11 is connected to the drain electrode of the twelfth transistor T12 to form a second node N2, and the eighth transistor T8 is provided at the second node N2. The gate electrode of is connected.

상기 스위칭부(270)는 상기 제1 클럭단(CK1)에 인가되는 신호 및 상기 제1 출력단(OUT)의 신호에 응답하여 상기 제2 노드(N2)를 조절하여 상기 제8 트랜지스터(T8)의 온/오프를 제어한다. 일 예로, 상기 제1 클럭단(CK1)에 인가되는 신호가 하이 값이고, 상기 제1 출력단(OUT)의 신호가 로우 값인 경우에 상기 제2 노드(N2)가 하이 값이 되며, 상기 제1 클럭단(CK1)에 인가되는 신호가 하이 값이더라도 상기 제1 출력단(OUT)의 신호가 하이 값이면 상기 제2 노드(N2)는 로우 값이 된다.The switching unit 270 adjusts the second node N2 in response to a signal applied to the first clock terminal CK1 and a signal of the first output terminal OUT to control the eighth transistor T8. Control on / off. For example, when the signal applied to the first clock terminal CK1 is a high value and the signal of the first output terminal OUT is a low value, the second node N2 becomes a high value and the first Even if the signal applied to the clock terminal CK1 is a high value, the second node N2 becomes a low value when the signal of the first output terminal OUT is a high value.

상기 (m)번째 스테이지(SRCm)는 리셋부(280) 및 캐리부(290)를 더 포함한다.The (m) th stage SRCm further includes a reset unit 280 and a carry unit 290.

상기 리셋부(280)는 드레인 전극 및 소스 전극이 상기 제1 노드(N1) 및 전압단(VSS)에 연결되고, 게이트 전극은 상기 리셋단(RE)에 연결된 제13 트랜지스터(T13)로 이루어지며, 상기 리셋단(RE)에 인가되는 마지막 스테이지(SRCn+1)의 제1 출력단(OUT) 신호의 하이 값에 응답하여 상기 제1 노드(N1)를 상기 전압단(VSS) 신호로 전환시킨다.The reset unit 280 includes a drain electrode and a source electrode connected to the first node N1 and the voltage terminal VSS, and a gate electrode includes a thirteenth transistor T13 connected to the reset terminal RE. In response to the high value of the first output terminal OUT of the last stage SRCn + 1 applied to the reset terminal RE, the first node N1 is converted into the voltage terminal VSS signal.

상기 캐리부(290)는 드레인 전극 및 소스 전극이 상기 제1 클럭단(CK1) 및 제1 출력단(OUT)에 연결되고, 게이트 전극은 상기 제1 노드(N1)에 연결된 제14 트랜지스터(T14)로 이루어지며, 상기 제1 노드(N1)의 하이 값에 응답하여 상기 제1 클럭단(CK1)에 인가되는 신호를 상기 제2 출력단(CR)으로 출력한다.The carry part 290 has a drain electrode and a source electrode connected to the first clock terminal CK1 and the first output terminal OUT, and a gate electrode of the fourteenth transistor T14 connected to the first node N1. And a signal applied to the first clock terminal CK1 to the second output terminal CR in response to a high value of the first node N1.

한편, 상기 충전부(212)를 별도로 구분하여 설명하였으나, 상기 충전부(212)를 이루는 상기 충전 커패시터(Cgs)는 상기 제1 트랜지스터(T1)의 게이트 전극과 소스 전극의 오버랩에 의해 정의되는 기생 커패시터로 정의할 수 있다.Meanwhile, although the charging unit 212 is separately described, the charging capacitor Cgs constituting the charging unit 212 is a parasitic capacitor defined by an overlap between the gate electrode and the source electrode of the first transistor T1. Can be defined

도 3b에 도시된 등가 회로도를 참조하면, 상기 제1 게이트 구동회로(200)의 마지막 스테이지(SRCn+1)는 풀업부(210), 풀다운부(220), 충전부(230), 방전부(240), 제1 홀딩부(250), 제2 홀딩부(260) 및 스위칭부(270)와 종료부(292)를 포함한다.Referring to the equivalent circuit diagram of FIG. 3B, the final stage SRCn + 1 of the first gate driving circuit 200 includes a pull-up part 210, a pull-down part 220, a charging part 230, and a discharge part 240. ), A first holding part 250, a second holding part 260, and a switching part 270 and an end part 292.

여기서, 상기 마지막 스테이지(SRCn+1)는 상기 구동 스테이지(SRC1 ~ SRCn)와 유사하므로 설명의 편의를 위하여 앞서 설명한 구동 스테이지(SRC1 ~ SRCn)와의 차이점에 대해서만 설명한다.Since the last stage SRCn + 1 is similar to the driving stages SRC1 to SRCn, only the differences from the driving stages SRC1 to SRCn described above are described for convenience of description.

상기 종료부(292)는 드레인 전극 및 소스 전극이 상기 제1 노드(N1) 및 전압 단(VSS)에 연결되고, 게이트 전극이 상기 제1 출력단(OUT)에 연결된 제15 트랜지스터(T15)로 이루어지며, 상기 제1 출력단(OUT) 신호의 하이 값에 응답하여 상기 제1 노드(N1)를 상기 전압단(VSS) 신호로 전환시킨다. 일 예로, 상기 제1 출력단(OUT)의 신호가 하이 값이 되면 로우 값의 상기 전압단(VSS) 신호를 상기 제1 노드(N1)에 제공하여 상기 풀업부(210)를 턴-오프 시킨다. 즉, 상기 종료부(292)는 상기 구동 스테이지(SRC1 ~ SRCn)에 구비되는 상기 리셋부(290)에 대응한다.The termination part 292 includes a fifteenth transistor T15 having a drain electrode and a source electrode connected to the first node N1 and the voltage terminal VSS, and a gate electrode connected to the first output terminal OUT. The first node N1 is converted into the voltage terminal VSS signal in response to the high value of the first output terminal OUT signal. For example, when the signal of the first output terminal OUT becomes high, the pull-up unit 210 is turned off by providing the low voltage terminal VSS signal to the first node N1. That is, the termination unit 292 corresponds to the reset unit 290 provided in the driving stages SRC1 to SRCn.

이하, 본 발명의 제1 실시예에 따른 표시 장치용 기판에서 어레이 테스트를 위해 상기 제1 어레이 검사부(130)에서 테스트용 게이트 제어신호들을 인가 받은 상기 제1 게이트 구동회로(200)의 동작에 대해서 설명한다.Hereinafter, an operation of the first gate driving circuit 200 to which test gate control signals are applied by the first array inspection unit 130 for an array test in the display device substrate according to the first exemplary embodiment of the present invention. Explain.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 표시 장치용 기판의 어레이 테스트를 위한 상기 테스트용 게이트 제어신호들 즉, 테스트용 수직 개시신호(TSTV), 제1 클럭신호(TCK), 제2 클럭신호(TCKB), 제1 오프전압(TVSS1) 및 제2 오프전압(TVSS2)은 제1 내지 제4 구간을 포함한다.Referring to FIG. 4, the test gate control signals for testing an array of a substrate for a display device according to a first embodiment of the present invention, that is, a test vertical start signal TSTV, a first clock signal TCK, The second clock signal TCKB, the first off voltage TVSS1 and the second off voltage TVSS2 include first to fourth periods.

상기 테스트용 수직 개시신호(TSTV)는 상기 제1 구간 및 제4 구간에 하이 값을 갖고, 상기 제2 구간 및 제3 구간에는 로우 값을 갖는다. 상기 테스트용 제1 클럭 신호(TCK)은 상기 제1 구간 및 제4 구간에 로우 값을 갖고, 상기 제2 구간 및 제3 구간에 하이 값을 갖는다. 상기 테스트용 제2 클럭신호(TCKB)는 상기 테스트용 제1 클럭신호(TCK)와 반대로 상기 제1 구간 및 제4 구간에 하이 값을 갖고, 상기 제2 구간 및 제3 구간에 로우 값을 갖는다. 상기 테스트용 제1 오프전압(TVSS1) 및 제2 오프전압(TVSS2)은 각각 제1 구간 및 제3 구간에만 하이 값을 갖는다.The test vertical start signal TSTV has a high value in the first and fourth sections, and a low value in the second and third sections. The test first clock signal TCK has a low value in the first and fourth sections, and has a high value in the second and third sections. The test second clock signal TCKB has a high value in the first and fourth sections and a low value in the second and third sections as opposed to the test first clock signal TCK. . The test first off voltage TVSS1 and the second off voltage TVSS2 have high values only in the first section and the third section, respectively.

이러한, 상기 테스트용 게이트 제어신호들을 인가 받은 상기 제1 게이트 구동회로(200)는 홀수 번째 스테이지 및 짝수 번째 스테이지로 구분되어 게이트 신호를 출력한다.The first gate driving circuit 200 receiving the test gate control signals is divided into an odd stage and an even stage to output a gate signal.

도 5a 내지 도 5c는 도 4에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타낸 도면이다. 여기서, 실선은 하이 값을 점선은 로우 값을 의미한다.5A to 5C are diagrams illustrating the operation of each stage in the first section shown in FIG. 4, and show operations of the last stage, the odd stage, and the even stage, respectively. Here, the solid line means a high value and the dotted line means a low value.

도 4 및 도 5a를 참조하면, 상기 마지막 스테이지(SRCn+1)는 상기 테스트용 제2 오프전압(TVSS2)이 로우 값이므로, 상기 테스트용 제1 클럭신호(TCK)의 레벨에 무관하게 로우 값인 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력된다. 또한, 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 턴-온 되는 상기 제6 트랜지스터(T6)에 의해서도 상기 제1 출력단(OUT)은 로우 값의 신호를 출력한다.4 and 5A, the last stage SRCn + 1 has a low value regardless of the level of the test first clock signal TCK since the test second off voltage TVSS2 has a low value. The test second off voltage TVSS2 is output to the first output terminal OUT. In addition, the first output terminal OUT also outputs a low value signal by the sixth transistor T6 that is turned on in response to the test first clock signal TCK, which is a high value.

도 4 및 도 5b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1, k는 자연수)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제1, 제6, 제8, 제9, 제10, 제11, 제12 및 제14 트랜지스터(T1, T6, T8, T9, T10, T11, T12, T14)가 턴-온 된다. 따라서, 상기 제1 트랜지스터(T1)를 통해 하이 값의 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력단(OUT)으로 출력되며, 상기 제8 트랜지스터(T8)를 통해 상기 전압단(VSS)에 인가되는 하이 값의 상기 테스트용 제1 오프전 압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다. 또한, 상기 제14 트랜지스터(T14)를 통해 하이 값의 상기 테스트용 제1 클럭신호(TCK)가 상기 제2 출력단(CR)으로 출력된다.4 and 5B, the first, sixth, eighth, and ninth stages in response to the test first clock signal TCK, in which the odd-numbered stages (SRC2k-1 and k are natural numbers) are high values. The tenth, eleventh, twelfth, and fourteenth transistors T1, T6, T8, T9, T10, T11, T12, and T14 are turned on. Accordingly, the test first clock signal TCK having a high value is output to the first output terminal OUT through the first transistor T1, and the voltage terminal VSS through the eighth transistor T8. The test first off voltage TVSS1 having a high value applied to is outputted to the first output terminal OUT. In addition, the test first clock signal TCK having a high value is output to the second output terminal CR through the fourteenth transistor T14.

도 4 및 도 5c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 상기 제1 입력단(IN1)에 인가되는 하이 값의 홀수 번째 스테이지(SRC2k-1)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 되고, 상기 제2 클럭단(CK2)에 인가되는 하이 값의 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되며, 상기 제2 입력단(IN2)에 인가되는 하이 값의 홀수 번째 스테이지(SRC2k-1)의 게이트 신호에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 및 제7 트랜지스터(T2, T7)를 통해 상기 전압단(VSS)에 인가되는 로우 값의 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력된다.4 and 5C, the even-numbered stage SRC2k may respond to the carry signal of the odd-numbered stage SRC2k-1 having the high value applied to the first input terminal IN1. ) Is turned on and the fifth and seventh transistors T5 and T7 are turned on in response to the test first clock signal TCK having a high value applied to the second clock terminal CK2. The second and fourth transistors T2 and T4 are turned on in response to a gate signal of the odd-numbered stage SRC2k-1 applied to the second input terminal IN2. Accordingly, the test second off voltage TVSS2 having a low value applied to the voltage terminal VSS through the second and seventh transistors T2 and T7 is output to the first output terminal OUT.

도 6a 내지 도 6c는 도 4에 도시된 제3 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타낸 도면이다.6A to 6C are diagrams illustrating the operation of each stage in the third section shown in FIG. 4, and show operations of the last stage, the odd stage, and the even stage, respectively.

도 4 및 도 6a를 참조하면, 상기 마지막 스테이지(SRCn+1)는 하이 값인 상기 짝수 번째 스테이지(SRC2k)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 되고, 하이 값인 상기 테스트용 제2 클럭신호(TCKB)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)와 제1 트랜지스터(T1)가 턴-온 된다. 따라서, 상기 제1 트랜지스터(T1)를 통해 로우 값인 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력 단(OUT)으로 출력된다. 여기서, 상기 제7 트랜지스터(T7)를 통해 하이 값인 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력되어 상기 제1 트랜지스터(T1)를 통해 출력되는 로우 값과 간섭이 발생할 수 있으나, 상기 제1 트랜지스터(T1)의 사이즈가 상대적으로 매우 크므로 상기 간섭은 무시 가능하다.4 and 6A, the third stage T3 is turned on in response to a carry signal of the even-numbered stage SRC2k having a high value, and the last stage SRCn + 1 has a high value. The fifth and seventh transistors T5 and T7 and the first transistor T1 are turned on in response to the second clock signal TCKB. Therefore, the test first clock signal TCK, which is a low value, is output to the first output terminal OUT through the first transistor T1. Here, the test second off voltage TVSS2, which is a high value, is output to the first output terminal OUT through the seventh transistor T7, and interference with a low value output through the first transistor T1 is reduced. However, since the size of the first transistor T1 is relatively large, the interference can be ignored.

도 4 및 도 6b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1)는 하이 값인 짝수 번째 스테이지(SRC2k)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 되고, 하이 값인 상기 테스트용 제2 클럭신호(TCKB)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되며, 하이 값인 상기 짝수 번째 스테이지(SRC2k)의 게이트 신호에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 및 제7 트랜지스터(T2, T7)를 통해 로우 값인 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다.4 and 6B, in the odd-numbered stage SRC2k-1, the third transistor T3 is turned on in response to a carry signal of the even-numbered stage SRC2k, and the test has a high value. The fifth and seventh transistors T5 and T7 are turned on in response to the second clock signal TCKB for the second clock signal TCKB, and the second and fourth transistors in response to the gate signal of the even-numbered stage SRC2k having a high value. Transistors T2 and T4 are turned on. Accordingly, the test first off voltage TVSS1 having a low value is output to the first output terminal OUT through the second and seventh transistors T2 and T7.

도 4 및 도 6c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 앞서 도 5b를 참조하여 설명한 경우와 인가되는 신호만 변경되었을 뿐, 동일하게 동작하므로 상세한 설명은 생략한다.4 and 6C, the even-numbered stage SRC2k has only changed the signal applied as in the case described above with reference to FIG. 5B, and operates in the same manner, and thus a detailed description thereof will be omitted.

도 7a 내지 도 7c는 도 4에 도시된 제4 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타낸 도면이다. 7A to 7C are diagrams illustrating the operation of each stage in the fourth section shown in FIG. 4, and show operations of the last stage, the odd stage, and the even stage, respectively.

도 4 및 도 7a를 참조하면, 상기 마지막 스테이지(SRCn+1)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제6, 제8, 제9 및 제11 트랜지스터(T6, T8, T9, T11)가 턴-온 되고, 상기 제2 입력단(IN2)에 인가되는 하이 값인 상기 테스트용 수직 개시신호(TSTV)에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 및 제8 트랜지스터(T2, T8)를 통해 로우 값의 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력된다.4 and 7A, the last stage SRCn + 1 is the sixth, eighth, ninth, and eleventh transistors T6 and T8 in response to the test first clock signal TCK, which is a high value. , T9 and T11 are turned on and the second and fourth transistors T2 and T4 are turned on in response to the test vertical start signal TSTV which is a high value applied to the second input terminal IN2. It is on. Accordingly, the test second off voltage TVSS2 having a low value is output to the first output terminal OUT through the second and eighth transistors T2 and T8.

도 4 및 도 7b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제6, 제8, 제9 및 제11 트랜지스터(T6, T8, T9, T11)가 턴-온 된다. 따라서, 상기 제8 트랜지스터(T8)를 통해 로우 값의 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다. 상기 제2 출력단(CR)은 상기 제14 트랜지스터(T14)가 턴-오프 상태이므로 로우 값이 된다.4 and 7B, the odd-numbered stage SRC2k-1 may include the sixth, eighth, ninth, and eleventh transistors T6, in response to the test first clock signal TCK, which is a high value. T8, T9 and T11 are turned on. Therefore, the test first off voltage TVSS1 having a low value is output to the first output terminal OUT through the eighth transistor T8. The second output terminal CR has a low value because the fourteenth transistor T14 is turned off.

도 4 및 도 6c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되며, 상기 제7 트랜지스터(T7)를 통해 로우 값의 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력된다.4 and 6C, in the even-numbered stage SRC2k, the fifth and seventh transistors T5 and T7 are turned on in response to the test first clock signal TCK of a high value. The test second off voltage TVSS2 having a low value is output to the first output terminal OUT through the seventh transistor T7.

한편, 제2 구간의 경우 홀수 번째 스테이지(SRC2k-1) 및 짝수 번째 스테이지(SRC2k)는 상기 제4구간의 경우와 동일하고, 마지막 스테이지(SRCn+1)는 로우 값의 상기 테스트용 수직 개시신호(TSTV)에 의해 상기 제2 트랜지스터(T2)가 턴-오프 된다는 것을 제외하면 제4 구간과 동일하다.On the other hand, in the case of the second section, the odd-numbered stage SRC2k-1 and the even-numbered stage SRC2k are the same as the case of the fourth section, and the last stage SRCn + 1 has the low vertical test signal Same as the fourth section except that the second transistor T2 is turned off by TSTV.

이와 같이, 본 발명의 제1 실시예에 따른 제1 게이트 구동회로(200)는 제1 구간에 하이 값을 갖고, 제2 내지 제4 구간에 로우 값을 갖는 홀수 번째 게이트 신호와, 제3 구간에 하이 값을 갖고, 제1 및 제2 구간과 제4 구간에 로우 값을 갖는 짝수 번째 게이트 신호를 각각 홀수 번째 게이트 배선 및 짝수 번째 게이트 배선에 출력한다. 즉, 게이트 배선들에 출력되는 어레이 테스트용 게이트 신호는 게이트 온 신호 및 게이트 오프 신호의 조합으로 이루어지며, 게이트 온 신호의 인가 후에 게이트 오프 신호를 갖는 게이트 신호를 출력한다.As described above, the first gate driving circuit 200 according to the first exemplary embodiment of the present invention has an odd-numbered gate signal having a high value in the first section, a low value in the second to fourth sections, and a third section. An even gate signal having a high value at and having a low value in the first, second, and fourth sections is output to the odd gate lines and the even gate lines, respectively. That is, the gate signal for array test output to the gate lines is a combination of a gate on signal and a gate off signal, and outputs a gate signal having the gate off signal after application of the gate on signal.

이하, 본 발명의 제2 실시예에 따른 표시 장치용 기판에 대해서 설명하며, 제2 실시예에 따른 표시 장치용 기판은 제1 실시예에 따른 표시 장치용 기판과 유사하므로 설명의 편의를 위해 차이점 위주로 간략하게 설명하며, 동일 부재에 대해서는 동일 부호를 사용한다.Hereinafter, the display device substrate according to the second embodiment of the present invention will be described, and the display device substrate according to the second embodiment is similar to the display device substrate according to the first embodiment, and thus, for convenience of explanation, differences Brief description will be given mainly, and the same reference numerals are used for the same members.

도 8을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치용 기판으 셀 영역(100)과 상기 셀 영역(100)을 둘러싸는 더미 영역(110)으로 구분되고, 상기 셀 영역(100)은 표시부(DA)와 주변부(PA1, PA2, PA3)로 구분된다.Referring to FIG. 8, a display device substrate according to a second exemplary embodiment of the present invention is divided into a cell region 100 and a dummy region 110 surrounding the cell region 100, and the cell region 100. Is divided into the display unit DA and the peripheral parts PA1, PA2, and PA3.

상기 표시부(DA)는 복수의 화소부가 형성되고, 상기 주변부에는 제1 게이트 구동회로(200) 및 제2 게이트 구동회로(300)와 구동 패드(140, 150)들이 형성된다.The display unit DA includes a plurality of pixel units, and the peripheral portion includes a first gate driving circuit 200, a second gate driving circuit 300, and driving pads 140 and 150.

상기 더미 영역(110)에는 제1 어레이 검사부(130)와 제2 어레이 검사부(120)가 형성된다.The first array inspector 130 and the second array inspector 120 are formed in the dummy region 110.

상기 더미 영역(110)에 형성되는 제1 어레이 검사부(130)는 상기 제1 게이트 구동회로(200) 및 제2 게이트 구동회로(300)를 구동시켜 표시 장치용 기판을 어레이 테스트하는 테스트용 게이트 제어신호들을 인가 받는다. 상기 테스트용 게이트 제어신호들은 테스트용 수직 개시신호, 제1 클럭신호, 제2 클럭신호 및 제1 오프전압을 포함한다.The first array inspecting unit 130 formed in the dummy region 110 drives the first gate driving circuit 200 and the second gate driving circuit 300 to test an array test of the display device substrate. Receive signals. The test gate control signals include a test vertical start signal, a first clock signal, a second clock signal, and a first off voltage.

도 9는 도 8에 도시된 제1 및 제2 게이트 구동회로의 개략적인 구성 블록도이다.FIG. 9 is a schematic block diagram of the first and second gate driving circuits shown in FIG. 8.

도 8 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 상기 제1 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCn+1)로 이루어지며, 상기 스테이지들(SRC1 ~ SRCn+1)에 어레이 테스트를 위한 제어신호를 제공하는 복수의 제어신호배선들(SL1 ~ SR4, SL6)을 포함한다. 상기 스테이지들(SRC1 ~ SRCn+1)은 n 개의 구동 스테이지(SRC1 ~ SRCn)와 하나의 더미 스테이지(SRCn+1)로 구분된다.8 and 9, the first gate driving circuit 200 according to the second embodiment of the present invention includes a plurality of stages SRC1 to SRCn + 1 that are connected to each other independently. And a plurality of control signal wirings SL1 to SR4 and SL6 for providing a control signal for array test to (SRC1 to SRCn + 1). The stages SRC1 to SRCn + 1 are divided into n driving stages SRC1 to SRCn and one dummy stage SRCn + 1.

상기 제어신호배선들(SL1 ~ SL4, SL6)은 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 제1 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다. 일 예로, 상기 개시신호 배선(SL1)에는 상기 테스트용 수직 개시신호(TSTV)가 인가되고, 사익 제1 클럭 배선(SL2) 및 제2 클럭 배선(SL3)에는 상기 테스트용 제1 클럭신호(TCK) 및 제2 클럭신호(TCKB)가 인가되며, 상기 제1 전압 배선(SL4)에는 상기 테스트용 제1 오프전압(TVSS1)이 인가된다.The control signal wires SL1 to SL4 and SL6 are connected to the start signal wire SL1, the first clock wire SL2, the second clock wire SL3, the first voltage wire SL4, and the reset wire SL5. Include. For example, the test vertical start signal TSTV is applied to the start signal line SL1, and the test first clock signal TCK is applied to the first first clock line SL2 and the second clock line SL3. ) And a second clock signal TCKB are applied, and the test first off voltage TVSS1 is applied to the first voltage line SL4.

상기 n 개의 구동 스테이지(SRC1 ~ SRCn)들 각각은 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(VSS) 및 리셋단(RE)을 포함하는 입력단자와, 제1 출력단(OUT) 및 제2 출력단(CR)을 포함하는 출력단자를 구비한다. 더미 스테이지(SRCn+1, 이하 마지막 스테이지라 함)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2) 및 전압단(VSS)을 포함하는 입력단자와, 제1 출력단(OUT)을 포함하는 출력단자를 구비한다.Each of the n driving stages SRC1 to SRCn includes a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, a voltage terminal VSS, and a reset. An input terminal including a stage RE and an output terminal including a first output terminal OUT and a second output terminal CR are provided. The dummy stage SRCn + 1 (hereinafter referred to as a last stage) includes a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, and a voltage terminal VSS. It includes an input terminal and an output terminal including a first output terminal (OUT).

상기 스테이지들(SRC1 ~ SRCn+1)의 상기 전압단(VSS)은 상기 제1 전압 배선(SL4)에 연결된다.The voltage terminal VSS of the stages SRC1 to SRCn + 1 is connected to the first voltage line SL4.

도 10a 및 도 10b는 도9에 도시된 스테이지의 등가 회로도로써, 도 10a는 구동 스테이지의 등가 회로도이고, 도 10b는 마지막 스테이지의 등가 회로도이다.10A and 10B are equivalent circuit diagrams of the stage shown in FIG. 9, FIG. 10A is an equivalent circuit diagram of the drive stage, and FIG. 10B is an equivalent circuit diagram of the last stage.

도 10a를 참조하면, 구동 스테이지(SRC1 ~ SRCn) 중 하나인 (m)번째 스테이지(SRCm)는 풀업부(210), 풀다운부(220), 버퍼부(230), 방전부(240), 충전부(212), 제1 홀딩부(250), 제2 홀딩부(260), 스위칭부(270), 리셋부(280) 및 캐리부(290)를 포함한다.Referring to FIG. 10A, the (m) th stage SRCm, which is one of the driving stages SRC1 to SRCn, includes a pull-up unit 210, a pull-down unit 220, a buffer unit 230, a discharge unit 240, and a charging unit. 212, a first holding part 250, a second holding part 260, a switching part 270, a reset part 280, and a carry part 290.

상기 풀다운부(220)는 드레인 전극 및 소스 전극이 제1 출력단(OUT) 및 제1 클럭단(CK1)에 연결되고, 게이트 전극은 제2 입력단에 연결된 제2 트랜지스터(T2)로 이루어지며, 상기 제2 입력단(IN2)에 인가되는 (m+1)번째 스테이지(SRCm+1)의 게이트 신호의 하이 값에 응답하여 상기 제1 클럭단(CK1)에 인가되는 신호의 상기 제1 출력단(OUT)으로 출력한다.The pull-down unit 220 includes a drain transistor and a source electrode connected to the first output terminal OUT and the first clock terminal CK1, and the gate electrode includes a second transistor T2 connected to the second input terminal. The first output terminal OUT of the signal applied to the first clock terminal CK1 in response to the high value of the gate signal of the (m + 1) th stage SRCm + 1 applied to the second input terminal IN2. Will print

도 10b를 참조하면, 상기 제1 게이트 구동회로(200)의 마지막 스테이지(SRCn+1)는 풀업부(210), 풀다운부(220), 충전부(230), 방전부(240), 제1 홀딩부(250), 제2 홀딩부(260), 스위칭부(270) 및 종료부(292)를 포함한다.Referring to FIG. 10B, the final stage SRCn + 1 of the first gate driving circuit 200 may include a pull-up part 210, a pull-down part 220, a charging part 230, a discharge part 240, and a first holding. The unit 250 includes a second holding unit 260, a switching unit 270, and an ending unit 292.

도 11을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치용 기판의 어레이 테스트를 위한 상기 테스트용 게이트 제어신호들 즉, 테스트용 수직 개시신호(TSTV), 제1 클럭신호(TCK), 제2 클럭신호(TCKB) 및 제1 오프전압(TVSS1)은 제1 내지 제3 구간을 포함한다.Referring to FIG. 11, the test gate control signals for testing an array of a substrate for a display device according to a second embodiment of the present invention, that is, a test vertical start signal TSTV, a first clock signal TCK, The second clock signal TCKB and the first off voltage TVSS1 include first to third periods.

상기 테스트용 수직 개시신호(TSTV)는 상기 제2 구간에 하이 값을 갖고, 상기 제1 및 제2 구간에 로우 값을 갖는다. 상기 테스트용 제1 클럭신호(TCK)는 제1 구간 및 제3 구간에 하이 값을 갖고, 제2 구간에 로우 값을 갖는다. 상기 테스트용 제2 클럭 신호(TCKB)은 제2 구간에 하이 값을 갖고, 제1 구간 및 제3 구간에 로우 값을 갖는다. 상기 테스트용 제1 오프전압(TVSS1)은 제1 구간 및 제2 구간에 하이 값을 갖고, 제3 구간에 로우 값을 갖는다.The test vertical start signal TSTV has a high value in the second section and a low value in the first and second sections. The test first clock signal TCK has a high value in the first and third sections and a low value in the second section. The test second clock signal TCKB has a high value in a second section and a low value in a first section and a third section. The test first off voltage TVSS1 has a high value in the first and second sections and a low value in the third section.

도 12a 내지 도 12c는 도 11에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타난 도면이다. 여기서, 실선은 하이 값을 점선은 로우 값을 의미한다.12A to 12C are diagrams illustrating the operation of each stage in the first section shown in FIG. 11 and show operations of the last stage, the odd stage, and the even stage, respectively. Here, the solid line means a high value and the dotted line means a low value.

도 11 및 도 12a를 참조하면, 상기 제1 구간에 상기 마지막 스테이지(SRCn+1)는 상기 제1 클럭단(CK1)에 인가되는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제1, 제6, 제8, 제9, 제10, 제11, 제12 및 제15 트랜지 스터(T1, T6, T8, T9, T10, T11, T12, T15)가 턴-온 된다. 따라서, 상기 제1 트랜지스터(T1)를 통해 하이 값의 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력단(OUT)으로 출력되고, 상기 제8 트랜지스터(T8)를 통해 상기 전압단(VSS)에 인가되는 하이 값의 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다.11 and 12A, in the first period, the last stage SRCn + 1 responds to the test first clock signal TCK, which is a high value applied to the first clock terminal CK1. The first, sixth, eighth, ninth, tenth, eleventh, twelfth, and fifteenth transistors T1, T6, T8, T9, T10, T11, T12, and T15 are turned on. Accordingly, the test first clock signal TCK having a high value is output to the first output terminal OUT through the first transistor T1, and the voltage terminal VSS through the eighth transistor T8. The test first off voltage TVSS1 is applied to the first output terminal OUT.

도 11 및 도 12b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제1, 제6, 제8, 제9, 제10, 제11, 제12 및 제14 트랜지스터(T1, T6, T8, T9, T10, T11, T12, T14)가 턴-온 되고, 상기 리셋단(RE)에 인가되는 마지막 스테이지(SRCn+1)의 게이트 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 된다. 따라서, 상기 제1 트랜지스터(T1)를 통해 하이 값의 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력단(OUT)으로 출력되며, 상기 제8 트랜지스터(T8)를 통해서도 하이 값의 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다. 또한, 상기 제14 트랜지스터(T14)를 통해 하이 값의 상기 테스트용 제1 클럭신호(TCK)가 상기 제2 출력단(CR)으로 출력된다.11 and 12B, the odd-numbered stage SRC2k-1 may include the first, sixth, eighth, ninth, tenth, and tenth signals in response to the test first clock signal TCK, which is a high value. Gates of the last stage SRCn + 1 of which the eleventh, twelfth, and fourteenth transistors T1, T6, T8, T9, T10, T11, T12, and T14 are turned on and applied to the reset terminal RE. The thirteenth transistor T13 is turned on in response to a signal. Accordingly, the test first clock signal TCK having a high value is output to the first output terminal OUT through the first transistor T1, and the test having a high value is also performed through the eighth transistor T8. The first off voltage TVSS1 is output to the first output terminal OUT. In addition, the test first clock signal TCK having a high value is output to the second output terminal CR through the fourteenth transistor T14.

도 11 및 조 12c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 상기 제1 입력단(IN1)에 인가되는 하이 값의 홀수 번째 스테이지(SRC2k-1)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 된다. 상기 제2 클럭단(CK2)에 인가되는 하이 값의 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되며, 상기 제2 입력단(IN2)에 인가되는 하이 값의 홀수 번째 스테이지(SRCk)의 게이트 신호에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 및 제7 트랜지스터(T2, T7)를 통해 상기 전압단(VSS)에 인가된 로우 값의 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력된다.11 and 12C, the even-numbered stage SRC2k responds to the carry signal of the odd-numbered odd-numbered stage SRC2k-1 applied to the first input terminal IN1. ) Is turned on. The fifth and seventh transistors T5 and T7 are turned on in response to the test first clock signal TCK of a high value applied to the second clock terminal CK2, and the second input terminal ( The second and fourth transistors T2 and T4 are turned on in response to the gate signal of the odd-numbered stage SRCk applied to IN2). Accordingly, the test second off voltage TVSS2 having a low value applied to the voltage terminal VSS through the second and seventh transistors T2 and T7 is output to the first output terminal OUT.

도 13a 내지 도 13c는 도 11에 도시된 제1 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타난 도면이다.13A to 13C are diagrams illustrating the operation of each stage in the first section shown in FIG. 11, and show operations of the last stage, the odd stage, and the even stage, respectively.

도 11 및 도 13a를 참조하면, 상기 제2 구간에 상기 마지막 스테이지(SRCn+1)는 하이 값인 상기 짝수 번째 스테이지(SRC2k)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 되고, 하이 값인 상기 테스트용 제2 클럭신호(TCKB)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)와 제1 트랜지스터(T1)가 턴-온 된다. 따라서, 상기 제1 트랜지스터(T1)를 통해 로우 값인 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력단(OUT)으로 출력된다. 여기서, 상기 제7 트랜지스터(T7)를 통해 하이 값인 상기 테스트용 제2 오프전압(TVSS2)이 상기 제1 출력단(OUT)으로 출력되어 상기 제1 트랜지스터(T1)를 통해 출력되는 로우 값과 간섭이 발생할 수 있으나, 상기 제1 트랜지스터(T1)의 사이즈가 상대적으로 매우 크므로 상기 간섭은 무시 가능하다.11 and 13A, the third transistor T3 is turned on in response to a carry signal of the even-numbered stage SRC2k having a high value in the last stage SRCn + 1 in the second period. The fifth and seventh transistors T5 and T7 and the first transistor T1 are turned on in response to the test second clock signal TCKB having a high value. Therefore, the test first clock signal TCK, which is a low value, is output to the first output terminal OUT through the first transistor T1. Here, the test second off voltage TVSS2, which is a high value, is output to the first output terminal OUT through the seventh transistor T7, and interference with a low value output through the first transistor T1 is reduced. However, since the size of the first transistor T1 is relatively large, the interference can be ignored.

도 11 및 도 13b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1)는 하이 값인 짝수 번째 스테이지(SRC2k)의 캐리신호에 응답하여 상기 제3 트랜지스터(T3)가 턴-온 되고, 하이 값인 상기 테스트용 제2 클럭신호(TCKB)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되며, 하이 값인 상기 짝수 번째 스테이지(SRC2k)의 게이트 신호에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 및 제7 트랜지스터(T2, T7)를 통해 로우 값인 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다.11 and 13B, in the odd-numbered stage SRC2k-1, the third transistor T3 is turned on in response to a carry signal of the even-numbered stage SRC2k, which is a high value. The fifth and seventh transistors T5 and T7 are turned on in response to the second clock signal TCKB for the second clock signal TCKB, and the second and fourth transistors in response to the gate signal of the even-numbered stage SRC2k having a high value. Transistors T2 and T4 are turned on. Accordingly, the test first off voltage TVSS1 having a low value is output to the first output terminal OUT through the second and seventh transistors T2 and T7.

도 11 및 도 13c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 앞서 설명한 도 12b의 경우와 동일하게 동작하므로 이에 대한 설명은 생략한다.11 and 13C, since the even-numbered stage SRC2k operates in the same manner as in FIG. 12B, the description thereof will be omitted.

도 14a 내지 도 14c는 도 11에 도시된 제3 구간에 각 스테이지의 동작을 나타낸 도면으로, 각각 마지막 스테이지, 홀수 번째 스테이지 및 짝수 번째 스테이지의 동작을 나타난 도면이다.14A to 14C are diagrams illustrating the operation of each stage in the third section shown in FIG. 11, and show operations of the last stage, the odd stage, and the even stage, respectively.

도 11 및 도 14a를 참조하면, 상기 마지막 스테이지(SRCn+1)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제6, 제8, 제9 및 제11 트랜지스터(T6, T8, T9, T11)가 턴-온 되고, 상기 제2 입력단(IN2)에 인가되는 하이 값인 상기 테스트용 수직 개시신호(TSTV)에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 상기 제2 트랜지스터(T2)를 통해 하이 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다.11 and 14A, the sixth, eighth, ninth, and eleventh transistors T6 and T8 in response to the test first clock signal TCK of which the last stage SRCn + 1 is a high value. , T9 and T11 are turned on and the second and fourth transistors T2 and T4 are turned on in response to the test vertical start signal TSTV which is a high value applied to the second input terminal IN2. It is on. Accordingly, the test first off voltage TVSS1 is output to the first output terminal OUT through the second transistor T2.

도 11 및 도 14b를 참조하면, 상기 홀수 번째 스테이지(SRC2k-1)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제6, 제8, 제9 및 제11 트랜지스터(T6, T8, T9, T11)가 턴-온 되고, 하이 값인 마지막 스테이지(SRCn+1)의 게이트 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 된다. 따라서, 상기 제8 트랜지스터(T8)를 통해 로우 값의 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다. 상기 제2 출력단(CR)은 상기 제14 트랜지스터(T14)가 턴-오프 상태이므로 로우 값이 된다.11 and 14B, the odd-numbered stage SRC2k-1 may include the sixth, eighth, ninth, and eleventh transistors T6, in response to the test first clock signal TCK, which is a high value. T13, T9, and T11 are turned on, and the thirteenth transistor T13 is turned on in response to a gate signal of the last stage SRCn + 1 having a high value. Therefore, the test first off voltage TVSS1 having a low value is output to the first output terminal OUT through the eighth transistor T8. The second output terminal CR has a low value because the fourteenth transistor T14 is turned off.

도 11 및 도 14c를 참조하면, 상기 짝수 번째 스테이지(SRC2k)는 하이 값인 상기 테스트용 제1 클럭신호(TCK)에 응답하여 상기 제5 및 제7 트랜지스터(T5, T7)가 턴-온 되고, 하이 값인 마지막 스테이지(SRCn+1)의 게이트 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 된다. 또한, 하이 값인 홀수 번째 스테이지(RC2k-1)에 응답하여 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 된다. 따라서, 제2 트랜지스터(T2)를 통해 로우 값인 상기 테스트용 제1 클럭신호(TCK)가 상기 제1 출력단으로 출력되며, 상기 제7 트랜지스터(T7)를 통해 상기 테스트용 제1 오프전압(TVSS1)이 상기 제1 출력단(OUT)으로 출력된다.11 and 14C, the fifth and seventh transistors T5 and T7 are turned on in response to the test first clock signal TCK having a high value in the even-numbered stage SRC2k. The thirteenth transistor T13 is turned on in response to the gate signal of the last stage SRCn + 1 which is a high value. In addition, the second and fourth transistors T2 and T4 are turned on in response to the odd-numbered stage RC2k-1. Accordingly, the test first clock signal TCK, which is a low value, is output to the first output terminal through the second transistor T2, and the test first off voltage TVSS1 is provided through the seventh transistor T7. This is output to the first output terminal OUT.

이와 같이, 본 발명의 제2 실시예에 따른 제1 게이트 구동회로(200)는 제1 구간에 하이 값을 갖고, 제2 구간 및 제3 구간에 로우 값을 갖는 홀수 번째 게이트 신호와, 제2 구간에 하이 값을 갖고, 제1 구간 및 제3 구간에 로우 값을 갖는 짝수 번째 게이트 신호를 출력한다. 즉, 게이트 배선들에 출력되는 게이트 신호는 게이트 온 신호 및 게이트 오프 신호의 조합으로 이루어지며, 게이트 온 신호 인가 후에 게이트 오프 신호를 출력하여 오프신호 구간을 안정화시킨다.As described above, the first gate driving circuit 200 according to the second embodiment of the present invention has an odd-numbered gate signal having a high value in the first section, a low value in the second section, and a third section, and a second gate signal. The even-numbered gate signal having the high value in the section and the low value in the first section and the third section is output. That is, the gate signal output to the gate lines is formed by a combination of the gate on signal and the gate off signal, and the gate signal is output after the gate on signal is applied to stabilize the off signal section.

이상에서 설명한 바와 같이, 본 발명에 따르면 표시 장치용 기판에서 어레이 테스트 진행시에 테스트용 게이트 신호의 오프 신호 구간을 로우 값으로 안정화시켜 화소의 충전 편차를 개선함으로써, 안정적으로 표시 장치용 기판의 어레이 테스 트를 수행할 수 있다.As described above, according to the present invention, the display device substrate is stably arrayed by stabilizing the off signal section of the test gate signal to a low value when the array test is performed on the display device substrate, thereby improving charge variation of the pixel. The test can be performed.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims

복수의 게이트 배선들 및 복수의 데이터 배선들에 의해 복수의 화소부들이 정의된 표시부; 및A display unit in which a plurality of pixel portions are defined by a plurality of gate lines and a plurality of data lines; And

상기 표시부를 둘러싸는 주변부에 형성되며, 제1 클럭신호, 제2 클럭신호, 제1 오프전압, 제2 오프전압 및 수직 개시신호를 포함하는 테스트용 게이트 제어신호들을 인가 받아 상기 게이트 배선들에 테스트용 게이트 신호를 출력하는 제1 게이트 구동회로를 포함하며,A test gate control signal is formed on a periphery of the display unit and receives a test gate control signal including a first clock signal, a second clock signal, a first off voltage, a second off voltage, and a vertical start signal. A first gate driving circuit for outputting a gate signal for,

상기 제1 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들로 이루어지며, 홀수 번째 스테이지는 상기 제1 클럭신호 및 제1 오프전압에 기초한 게이트 온 신호 및 게이트 오프 신호를 출력하고, 짝수 번째 스테이지는 상기 제2 클럭신호 및 제2 오프전압에 기초한 게이트 온 신호 및 게이트 오프 신호를 출력하는 것을 특징으로 하는 표시 장치용 기판.The first gate driving circuit includes a plurality of stages that are dependently connected to each other, and an odd-numbered stage outputs a gate-on signal and a gate-off signal based on the first clock signal and the first off-voltage, and the even-numbered stage is And a gate on signal and a gate off signal based on the second clock signal and the second off voltage.

제1항에 있어서, 상기 제1 게이트 구동회로의 마지막 스테이지는 상기 제1 클럭신호 및 제2 오프전압에 기초한 게이트 온 신호 및 게이트 오프 신호를 출력하 는 것을 특징으로 하는 표시 장치용 기판.The substrate of claim 1, wherein the last stage of the first gate driving circuit outputs a gate on signal and a gate off signal based on the first clock signal and the second off voltage.

제2항에 있어서, 제1 검사 패드 및 제1 검사 배선을 포함하며, 외부 검사장치로부터 상기 테스트용 게이트 제어신호들을 인가받아 상기 제1 게이트 구동회로에 인가하는 제1 어레이 검사부; 및3. The display device of claim 2, further comprising: a first array inspection unit including a first inspection pad and a first inspection wire and receiving the test gate control signals from an external inspection device and applying the test gate control signals to the first gate driving circuit; And

제2 검사 패드 및 제2 검사 배선을 포함하며, 상기 홀수 번째 데이터 배선 및 짝수 번째 데이터 배선에 각각 테스트용 제1 데이터 신호 및 제2 데이터 신호를 인가하는 제2 어레이 검사부를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a second array test unit including a second test pad and a second test wire, and applying a test first data signal and a second data signal to the odd data lines and the even data lines, respectively. Substrate for display device.

제3항에 있어서, 상기 제1 게이트 구동회로는 상기 게이트 배선들의 일단부에 위치하는 상기 주변부에 형성되며,4. The gate driving circuit of claim 3, wherein the first gate driving circuit is formed in the peripheral part positioned at one end of the gate wires.

상기 게이트 배선들의 타단부에 위치하는 상기 주변부에 형성되고, 상기 테스트용 게이트 제어신호들을 인가 받아 상기 게이트 배선들에 테스트용 게이트 신호를 출력하는 제2 게이트 구동회로를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a second gate driving circuit formed on the peripheral portion positioned at the other end of the gate lines and receiving the test gate control signals and outputting a test gate signal to the gate lines. Substrate for the device.

제4항에 있어서, 상기 제1 클럭신호는 제1 및 제4 구간에 하이 값이고, 상기 제2 클럭신호는 제1 및 제3 구간에 하이 값이며, 상기 수직 개시신호는 제1 및 제4 구간에 하이 값이고, 상기 제1 오프전압 및 제2 오프전압은 각각 제1 구간 및 제3 구간에 하이 값인 것을 특징으로 하는 표시 장치용 기판.The display device of claim 4, wherein the first clock signal has a high value in the first and fourth sections, the second clock signal has a high value in the first and third sections, and the vertical start signal includes the first and fourth sections. The display device substrate of claim 1, wherein the first off voltage and the second off voltage are high in the first and third sections, respectively.

제5항에 있어서, 상기 스테이지들 중 (m)번째 스테이지는The method of claim 5, wherein the (m) th stage of the stage

제1 트랜지스터를 포함하며, (m-1)번째 스테이지의 캐리신호에 응답하여 제1 클럭단에 인가되는 신호를 제1 출력단으로 출력하는 풀업부(m은 자연수); 및A pull-up unit including a first transistor and outputting a signal applied to the first clock terminal to the first output terminal in response to a carry signal of the (m-1) th stage (m is a natural number); And

제2 트랜지스터를 포함하며, (m+1)번째 스테이지의 게이트 신호에 응답하여 상기 제1 출력단을 전압단에 인가된 전압으로 전환시키는 풀다운부를 포함하는 것을 특징으로 하는 표시 장치용 기판.And a pull-down unit for converting the first output terminal into a voltage applied to the voltage terminal in response to a gate signal of the (m + 1) th stage.

상기 표시부를 둘러싸는 주변부에 형성되며, 서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 제1 클럭신호, 제2 클럭신호, 제1 오프전압, 제2 오프전압 및 수직 개시신호를 포함하는 테스트용 게이트 제어신호들을 인가 받아 상기 게이트 배선들에 테스트용 게이트 신호를 출력하는 제1 게이트 구동회로를 포함하며,It is formed in the periphery surrounding the display unit, and consists of a plurality of stages connected to each other, including a first clock signal, a second clock signal, a first off voltage, a second off voltage and a vertical start signal A first gate driving circuit configured to receive gate control signals and output a test gate signal to the gate lines;

상기 스테이지들 중 (m)번째 스테이지는(M) th stage of the stages

제1 트랜지스터를 포함하며, (m-1)번째 스테이지의 캐리신호에 응답하여 제1 클럭단에 인가되는 상기 제1 클럭신호 또는 제2 클럭신호의 하이 값을 제1 출력단으로 출력하는 풀업부; 및A pull-up unit including a first transistor and outputting a high value of the first clock signal or the second clock signal applied to the first clock terminal in response to a carry signal of the (m-1) th stage; And

제2 트랜지스터를 포함하며, (m+1)번째 스테이지의 게이트 신호에 응답하여 상기 제1 클럭단에 인가되는 상기 제1 클럭신호 또는 제2 클럭신호의 로우 값을 상 기 제1 출력단으로 출력하는 풀다운부를 포함하는 것을 특징으로 하는 표시 장치용 기판.A second transistor, and outputs a low value of the first clock signal or the second clock signal applied to the first clock terminal to the first output terminal in response to the gate signal of the (m + 1) th stage; And a pull-down part.

제7항에 있어서, 상기 제1 클럭신호는 제1 구간 및 제3 구간에 하이 값이고, 상기 제2 클럭신호는 제2 구간에 하이 값이며, 상기 수직 개시신호는 제3 구간에 하이 값이고, 상기 제1 오프전압은 제1 구간 및 제2 구간에 하이 값인 것을 특징으로 하는 표시 장치용 기판.The method of claim 7, wherein the first clock signal is a high value in the first section and the third section, the second clock signal is a high value in the second section, and the vertical start signal is a high value in the third section. And the first off voltage has a high value in the first section and the second section.

제8항에 있어서, 상기 (m)번째 스테이지는The method of claim 8, wherein the (m) stage

제3 트랜지스터를 포함하며, (m-1)번째 스테이지의 캐리신호의 하이 값에 응답하여 상기 제1 트랜지스터의 게이트 전극을 하이 값으로 전환시키는 버퍼부;A buffer unit including a third transistor and converting the gate electrode of the first transistor to a high value in response to a high value of a carry signal of the (m-1) th stage;

상기 제1 트랜지스터의 게이트 전극과 소스 전극 사이에 형성되는 충전 커패시터를 포함하며, 상기 버퍼부에서 제공되는 하이 값을 충전하는 충전부; 및A charging unit including a charging capacitor formed between the gate electrode and the source electrode of the first transistor and charging a high value provided from the buffer unit; And

제4 트랜지스터를 포함하며, (m+1)번째 스테이지의 게이트 신호의 하이 값에 응답하여 상기 제1 트랜지스터의 게이트 전극을 전압단에 인가되는 전압 레벨로 전환시키는 방전부를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a fourth transistor, wherein the discharge unit converts the gate electrode of the first transistor to a voltage level applied to the voltage terminal in response to a high value of the gate signal of the (m + 1) th stage. Substrate for display device.

제9항에 있어서, 상기 (m)번째 스테이지는The method of claim 9, wherein the (m) stage

제2 클럭단에 인가되는 신호의 하이 값에 응답하여 상기 (m-1)번째 스테이지의 캐리신호를 상기 제1 트랜지스터의 게이트 전극에 인가하는 제5 트랜지스터와, 제1 클럭단에 인가되는 신호의 하이 값에 응답하여 상기 제1 출력단의 신호를 상기 제1 트랜지스터의 게이트 전극에 인가하는 제6 트랜지스터를 포함하는 제1 홀딩부;A fifth transistor configured to apply a carry signal of the (m-1) th stage to a gate electrode of the first transistor in response to a high value of a signal applied to a second clock stage, and a signal applied to a first clock stage A first holding part including a sixth transistor configured to apply a signal of the first output terminal to a gate electrode of the first transistor in response to a high value;

상기 제2 클럭단에 인가되는 신호의 하이 값에 응답하여 상기 전압단의 전압 레벨로 상기 제1 출력단을 전환시키는 제7 트랜지스터와, 턴-온되어 상기 전압단의 전압 레벨로 상기 제1 출력단을 전환시키는 제8 트랜지스터를 포함하는 제2 홀딩부; 및A seventh transistor for switching the first output stage to the voltage level of the voltage stage in response to a high value of the signal applied to the second clock stage; and turning on the first output stage to the voltage level of the voltage stage. A second holding part including an eighth transistor to switch; And

상기 제1 클럭단에 인가되는 신호와 상기 제1 출력단의 신호에 응답하여 상기 제8 트랜지스터의 온/오프를 제어하는 스위칭부를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a switching unit configured to control on / off of the eighth transistor in response to a signal applied to the first clock terminal and a signal of the first output terminal.

제10항에 있어서, 상기 스위칭부는 The method of claim 10, wherein the switching unit

드레인 전극 및 게이트 전극이 상기 제1 클럭단에 연결된 제9 트랜지스터;A ninth transistor having a drain electrode and a gate electrode connected to the first clock terminal;

드레인 전극은 상기 제9 트랜지스터의 소스 전극과 연결되고, 소스 전극은 상기 전압단에 연결되며, 게이트 전극은 상기 제1 출력단에 연결된 제10 트랜지스터;A tenth transistor connected to a source electrode of the ninth transistor, a source electrode connected to the voltage terminal, and a gate electrode connected to the first output terminal;

드레인 전극이 상기 제1 클럭단에 연결되고, 게이트 전극은 제1 커패시터를 통해 상기 제1 클럭단과 상기 제9 트랜지스터의 소스 전극과 연결되는 제11 트랜지스터;An eleventh transistor having a drain electrode connected to the first clock terminal, and a gate electrode connected to the first clock terminal and a source electrode of the ninth transistor through a first capacitor;

드레인 전극은 상기 제11 트랜지스터의 소스 전극 및 제8 트랜지스터의 게이트 전극과 연결되고, 소스 전극은 상기 전압단에 연결되며, 게이트 전극은 상기 제 1 출력단에 연결된 제12 트랜지스터; 및A drain electrode connected to the source electrode of the eleventh transistor and the gate electrode of the eighth transistor, a source electrode connected to the voltage terminal, and a gate electrode connected to the first output terminal; And

상기 제11 트랜지스터의 게이트 전극과 소스 전극 사이에 형성된 제2 커패시터를 포함하는 것을 특징으로 하는 표시 장치용 기판.And a second capacitor formed between the gate electrode and the source electrode of the eleventh transistor.

제11항에 있어서, 상기 (m)번째 스테이지는12. The method of claim 11, wherein the (m) th stage is

제13 트랜지스터를 포함하며, 리셋단에 인가되는 마지막 스테이지의 게이트 신호의 하이 값에 응답하여 상기 제1 트랜지스터의 게이트 전극을 상기 전압단의 전압 레벨로 전환시키는 리셋부; 및A reset unit including a thirteenth transistor and converting a gate electrode of the first transistor to a voltage level of the voltage terminal in response to a high value of a gate signal of a last stage applied to a reset terminal; And

제14 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트 전극 신호의 하이 값에 응답하여 상기 제1 클럭단에 인가되는 신호를 제2 출력단으로 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a carry part configured to output a signal applied to the first clock terminal to a second output terminal in response to a high value of the gate electrode signal of the first transistor. .

제11항에 있어서, 상기 스테이지들 중 마지막 스테이지는12. The method of claim 11 wherein the last of the stages is

제15 트랜지스터를 포함하며, 상기 제1 출력단으로 출력되는 신호의 하이 값에 응답하여, 상기 제1 트랜지스터의 게이트 전극을 상기 전압단의 전압 레벨로 전환시키는 종료부를 더 포함하는 것을 특징으로 하는 표시 장치용 기판.And a fifteenth transistor, and comprising a termination unit for switching the gate electrode of the first transistor to a voltage level of the voltage terminal in response to a high value of the signal output to the first output terminal. Substrate.