KR20080059509A

KR20080059509A - Semiconductor integrated circuit and initialization data read method thereof

Info

Publication number: KR20080059509A
Application number: KR1020070133492A
Authority: KR
Inventors: 수도 나오아키
Original assignee: 삼성전자주식회사
Priority date: 2006-12-25
Filing date: 2007-12-18
Publication date: 2008-06-30
Also published as: JP5099674B2; KR101391358B1; JP2008159183A

Abstract

A semiconductor integrated circuit and a method for reading initialization data thereof are provided to perform high speed read operation without read error, by suppressing the increase of a total current of the circuit without increasing read operation time. A fuse cell array(10-1) stores initialization information. A plurality of sense amplification circuits(20) are connected to the fuse cell array and reads the initialization information. A read control circuit(30) enables the plurality of sense amplification circuits in order to have different generation time of each peak current of the plurality of sense amplification circuits, during the read operation of the initialization information. The read control circuit generates read enable signals controlling the plurality of sense amplification circuits in order to prevent total current which is generated in the plurality of sense amplification circuits from exceeding an allowed level.

Description

반도체 집적회로 및 그것의 초기화 정보 읽기 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND INITIALIZATION DATA READ METHOD THEREOF}Semiconductor integrated circuit and its initialization information reading method {SEMICONDUCTOR INTEGRATED CIRCUIT AND INITIALIZATION DATA READ METHOD THEREOF}

본 발명은 반도체 집적회로에 관한 것으로, 좀 더 구체적으로는 반도체 집적회로의 초기화를 위한 초기화 정보 읽기 회로 및 초기화 정보의 읽기 방법에 관한 것이다. The present invention relates to a semiconductor integrated circuit, and more particularly, to an initialization information reading circuit for initializing a semiconductor integrated circuit and a method of reading the initialization information.

일반적으로, 플래시 메모리 셀을 사용한 퓨즈 셀의 경우 비트 수가 증가함에 따라 초기화를 위한 읽기 동작시 비트 라인의 기생 용량을 충전하기 위해서 많은 전류가 전원으로부터 제공되어야 한다. 또한, 퓨즈 셀로부터 독출 회로의 데이터 래치 회로로 데이터를 추출하는 경우, 래치를 반전시키기 위한 많은 전류가 전원으로부터 공급되어야 한다. 특히, 복수의 퓨즈 셀을 동시에 읽어내는 경우, 이러한 전류는 복수의 독출 회로에서 일제히 소비된다. 이때, 많은 전류의 공급에 따라 전원 전압의 저하가 생길 수 있다. 전원 전압의 저하는 읽기 오류 등의 문제를 야기시킨다.In general, in the case of a fuse cell using a flash memory cell, as the number of bits increases, a large amount of current must be provided from a power supply to charge the parasitic capacitance of the bit line during a read operation for initialization. Also, when extracting data from the fuse cell to the data latch circuit of the readout circuit, a large amount of current must be supplied from the power supply to invert the latch. In particular, when a plurality of fuse cells are read simultaneously, these currents are simultaneously consumed in the plurality of read circuits. At this time, the supply voltage may decrease due to the supply of a large amount of current. A drop in the supply voltage causes problems such as read errors.

도 5는 종래의 퓨즈 메모리의 구성을 나타내는 블록도(도 5a)와 그 구동 펄스를 나타내는 타이밍도(도 5b)이다. 도 5a를 참조하면, 감지 증폭 회로(20)는 글 로벌 비트 라인(14)의 일단에, 그리고 Y 선택 스위치 트랜지스터(15)의 일단에 각각 접속된다. Y 선택 스위치 트랜지스터(15)의 타단은 로컬 비트 라인(11)에 접속된다. 로컬 비트 라인(11)에는 1개 또는 그 이상의 퓨즈 메모리 셀(12－2)(1개만 도시)의 일단이 접속된다. 퓨즈 메모리 셀(12－2)의 타단은 공통 소스 라인에 접속되며, 읽기 동작시 그라운드에 접속된다. 이상의 접속 구성에 의해, 비트 라인 블록(17)이 구성된다.5 is a block diagram (FIG. 5A) showing the structure of a conventional fuse memory and a timing diagram (FIG. 5B) showing the drive pulse thereof. Referring to FIG. 5A, the sense amplifier circuit 20 is connected to one end of the global bit line 14 and one end of the Y select switch transistor 15, respectively. The other end of the Y select switch transistor 15 is connected to the local bit line 11. One end of one or more fuse memory cells 12-2 (only one is shown) is connected to the local bit line 11. The other end of the fuse memory cell 12-2 is connected to a common source line, and is connected to ground during a read operation. The bit line block 17 is formed by the above connection configuration.

복수의 비트 라인 블록(17)은 병렬 구성되도록 배열됨으로써 퓨즈 메모리 셀 어레이(10－2)를 구성한다. 각각의 복수의 비트 라인 블록(17)들은 Y 선택 스위치 트랜지스터(15)의 게이트는 Y 선택 라인(16)에 접속되고, 복수의 퓨즈 셀(12)의 게이트는 행 방향을 향해 각각의 워드 라인(13）(1개만 도시)에 접속된다. 복수의 감지 증폭 회로(20)는 읽기 제어 회로(35)로부터의 제어 신호를 수신하여 일제히 읽기 동작을 수행한다. The plurality of bit line blocks 17 are arranged in parallel to constitute a fuse memory cell array 10-2. In each of the plurality of bit line blocks 17, the gate of the Y select switch transistor 15 is connected to the Y select line 16, and the gates of the plurality of fuse cells 12 are connected to the respective word lines in the row direction. 13) (only one is shown) The plurality of sense amplifier circuits 20 receive the control signals from the read control circuit 35 to perform the read operation in unison.

도 5b를 참조하면, 읽기 동작시 워드 라인 드라이브 신호(WLD)와 Y 선택 라인 선택 신호 YS(미도시)가 상승함에 따라 Y 선택 라인(16)과 소정 워드 라인(13)이 선택된다. 계속해서 읽기 제어 회로(35)로부터 독출 회로 기동 신호(SAACT)가 출력되면 퓨즈 메모리 셀 어레이(10－2)의 각 비트 라인 블록(17)의 감지 증폭 회로(20)는 일제히 동작을 개시한다. 이 때문에 많은 전원 전류(ISA)가 전원으로부터 공급되고, 공급된 전류를 합한 총전류량이 허용치를 넘는 경우가 생긴다.Referring to FIG. 5B, the Y select line 16 and the predetermined word line 13 are selected as the word line drive signal WLD and the Y select line select signal YS (not shown) rise during the read operation. Subsequently, when the readout circuit start signal SAACT is output from the read control circuit 35, the sense amplifier circuits 20 of the respective bit line blocks 17 of the fuse memory cell array 10-2 start to operate simultaneously. For this reason, many power supply currents ISA are supplied from a power supply, and the total amount of the combined current supplied may exceed the allowable value.

더욱이, 독출 데이터의 확정을 위해 읽기 제어 회로(35)로부터 데이터 래치 신호(SALAT)가 출력되어 감지 증폭 회로(20) 내의 래치 회로가 일제히 동작을 개시 한다. 이 경우도 많은 전원 전류(ISA)가 전원으로부터 공급되며, 총전류량이 허용치를 넘는 경우가 생긴다. 초기화를 위한 읽기 동작은, 전원 투입시의 전원 전압이 아직 안정되지 못한 상태에서 개시된다. 이 때문에, 전원 전류(ISA)가 허용치를 넘으면, 허용 동작 전압 이하의 전원 전압의 저하가 생겨 독출 또는 래치 동작에서 독출 오류 등의 문제가 생길 수 있다. Further, in order to confirm the read data, the data latch signal SALAT is output from the read control circuit 35 so that the latch circuits in the sense amplification circuit 20 start operation at the same time. Also in this case, many power supply currents ISA are supplied from the power supply, and the total current amount may exceed the allowable value. The read operation for initialization is started when the power supply voltage at the time of power supply is not yet stabilized. For this reason, if the power supply current ISA exceeds the allowable value, the power supply voltage below the allowable operating voltage may be lowered, and a problem such as a read error may occur in the read or latch operation.

초기화 정보를 퓨즈 셀 어레이에 저장하는 플래시 메모리 장치에서, 칩의 초기화 동작시에 초기화 정보의 독출을 복수 회로 분할하여 실시하는 읽기 제어 회로에 관한 기술이 특허 문헌(일본공개특허공보2001-273781호)에 기재되어 있으며, 본 발명의 레퍼런스에 포함된다. In a flash memory device that stores initialization information in a fuse cell array, a technique related to a read control circuit that divides and reads initialization information into multiple circuits during a chip initialization operation is disclosed in a patent document (Japanese Patent Laid-Open No. 2001-273781). And incorporated herein by reference.

도 6은 특허 문헌(일본공개특허공보2001-273781호)의 플래시 메모리의 초기화 정보 기억, 읽기 동작을 수행하는 부분을 나타내는 블록도이다. 도 6을 참조하면, 전원 투입 검지 회로(170)는 전원 투입시의 전원 전압의 상승을 검지하여 리셋 신호(PONRST)를 발생한다. 제 1 트리거 회로(120)는 리셋 신호(PONRST)의 하강에 응답하여 제 1 트리거 신호(TRG0)를 올린다. 그 후 읽기 제어 회로(130)는 제 1 퓨즈 셀 어레이(110)에 저장되어 있는 초기화 정보를 읽어내는데 충분한 시간을 기다려 제 1 트리거 신호(TRG0)를 내린다.Fig. 6 is a block diagram showing a portion for performing initialization information storage and read operation of a flash memory of a patent document (Japanese Patent Laid-Open No. 2001-273781). Referring to FIG. 6, the power-on detection circuit 170 detects an increase in the power supply voltage at power-on and generates a reset signal PONRST. The first trigger circuit 120 raises the first trigger signal TRG0 in response to the falling of the reset signal PONRST. Thereafter, the read control circuit 130 waits a sufficient time to read the initialization information stored in the first fuse cell array 110 and issues the first trigger signal TRG0.

제 2 트리거 회로(121) 및 제 3 트리거 회로(122)에 대해서도 같은 동작이 이루어진다. 읽기 제어 회로(130)는 제 1 트리거 신호(TRG0)의 상승에 응답하여 제 1 퓨즈 셀 어레이(110)로 액세스한다. 읽기 제어 회로(130)는 저장되어 있는 초기화 정보를 읽어내도록 제 1 퓨즈 셀 어레이(110)를 제어한다. 또한, 제 2 트리거 신호(TRG1) 및 제 3 트리거 신호(TRG2)에 대해서도 같은 동작이 이루어진다. 독출 검지 회로(150)는 읽기 제어 회로(130)에 의한 독출 출력을 공통으로 받아 검지한다. 검지 회로(150)의 출력은 분배 제어(160)에 의해 저장 회로군(140)으로 분배제어되고 저장되어 동작한다.The same operation is performed on the second trigger circuit 121 and the third trigger circuit 122. The read control circuit 130 accesses the first fuse cell array 110 in response to the rising of the first trigger signal TRG0. The read control circuit 130 controls the first fuse cell array 110 to read stored initialization information. The same operation is also performed with respect to the second trigger signal TRG1 and the third trigger signal TRG2. The read detection circuit 150 receives and reads the read output by the read control circuit 130 in common. The output of the detection circuit 150 is distributedly controlled, stored and operated by the distribution control 160 to the storage circuit group 140.

이상의 동작에 따르면, 초기화 정보를 기억한 퓨즈 셀 수가 많더라도 모든 퓨즈 셀을 일괄적으로 독출하지 않고 3개의 퓨즈 셀 어레이(110~112)의 읽기 동작이 3회로 분할하여 수행된다. 따라서, 읽기 동작에 따른 다이나믹 소비 전류의 증대를 억제할 수 있어 전원이나 승압 레벨의 전압강하를 억제할 수 있다. 그러나 이 방법은 소비 전류의 증대를 억제할 수 있지만, 읽기 동작 자체를 여러 차례로 분할하여 실시하는 구성이기 때문에 전 비트의 읽기 시간이 분할한 회수만큼 걸리게 되어, 초기화 정보의 모든 데이터를 확정하는 시간이 길어지는 문제가 있다.According to the above operation, even if the number of fuse cells storing the initialization information is large, the read operation of the three fuse cell arrays 110 to 112 is divided into three times without reading all the fuse cells collectively. Therefore, the increase in the dynamic consumption current due to the read operation can be suppressed, and the voltage drop of the power supply or the boost level can be suppressed. However, this method can suppress an increase in current consumption. However, since the read operation itself is divided into several times, the read time of all bits is divided by the number of times divided, so that the time for confirming all the data of the initialization information is reduced. There is a problem.

이러한 문제를 해결하기 위해, 본 발명은 읽기 동작 시간의 증가 없이 회로의 총전류량의 증가를 억제함으로써, 독출 오류 없는 고속 독출이 가능한 반도체 집적회로를 제공할 수 있다.In order to solve this problem, the present invention can provide a semiconductor integrated circuit capable of high-speed read without a read error by suppressing an increase in the total current amount of the circuit without increasing the read operation time.

상기 목적을 달성하기 위한 본 발명의 반도체 집적회로는, 초기화 정보를 저장하는 퓨즈 셀 어레이; 상기 퓨즈 셀 어레이에 접속되어 상기 초기화 정보를 읽어내는 복수의 감지 증폭 회로들; 그리고 상기 초기화 정보의 읽기 동작시, 상기 복수의 감지 증폭 회로들 각각의 피크 전류의 발생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화하는 읽기 제어 회로를 포함한다. A semiconductor integrated circuit of the present invention for achieving the above object, the fuse cell array for storing the initialization information; A plurality of sense amplifier circuits connected to the fuse cell array to read the initialization information; And a read control circuit for activating the plurality of sense amplifier circuits such that a peak current of each of the plurality of sense amplifier circuits is not the same during a read operation of the initialization information.

이 실시예에 있어서, 상기 읽기 동작시, 상기 읽기 제어 회로는 상기 복수의 감지 증폭 회로들 각각에서 발생하는 전류를 합한 총전류량이 허용치를 넘지 않도록 상기 복수의 감지 증폭 회로들을 제어하는 읽기 활성화 신호들을 생성한다. In this embodiment, during the read operation, the read control circuit may read read enable signals for controlling the plurality of sense amplifier circuits such that the total amount of currents generated by each of the plurality of sense amplifier circuits does not exceed an allowable value. Create

이 실시예에 있어서, 상기 복수의 감지 증폭 회로들 각각은 읽혀진 상기 초기화 정보를 래치하는 래치 동작을 수행하는 데이터 래치 회로를 포함하되, 상기 읽기 제어 회로는 상기 감지 증폭 회로들 각각의 데이터 래치 회로들에서 발생하는 전류 피크의 발생 시점이 다르도록 소정의 지연 시간 간격을 가진 래치 신호들을 발생한다. In this embodiment, each of the plurality of sense amplifier circuits includes a data latch circuit for performing a latch operation to latch the read initialization information, wherein the read control circuit comprises data latch circuits of each of the sense amplifier circuits. The latch signals having a predetermined delay time interval are generated so that the timing of occurrence of the current peak occurring at Δ is different.

이 실시예에 있어서, 상기 읽기 제어 회로는 상기 래치 동작시, 상기 데이터 래치 회로들 각각에서 발생하는 전류를 합한 총전류량이 허용치를 넘지 않도록 상기 래치 신호들을 발생한다. In this embodiment, the read control circuit generates the latch signals so that the total current sum of the currents generated in each of the data latch circuits does not exceed an allowable value during the latch operation.

이 실시예에 있어서, 상기 읽기 제어 회로는, 상기 감지 증폭 회로를 구성하는 회로와 동일한 회로를 가지며, 상기 동일한 회로가 가지는 지연 시간과 동일한 지연 시간을 가진 상기 읽기 활성화 신호들 또는 래치 신호들을 발생한다. In this embodiment, the read control circuit has the same circuit as the circuit constituting the sense amplification circuit, and generates the read enable signals or latch signals with a delay time equal to the delay time of the same circuit. .

이 실시예에 있어서, 상기 읽기 제어 회로는 상기 감지 증폭 회로에 포함되는 상기 데이터 래치 회로와 동일한 시간 지연을 제공하기 위한 래치 신호 발생 회로를 포함한다.In this embodiment, the read control circuit includes a latch signal generation circuit for providing the same time delay as the data latch circuit included in the sense amplifier circuit.

이 실시예에 있어서, 상기 감지 증폭 회로들 각각은 복수의 그룹으로 구분되며, 상기 초기화 정보의 읽기 동작시 상기 읽기 제어 회로는 상기 복수의 그룹들 각각의 피크 전류의 발생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화한다. In this embodiment, each of the sense amplifier circuits is divided into a plurality of groups, and in the read operation of the initialization information, the read control circuit may include the plurality of peaks so that peak timings of the respective groups are not the same. Activate the sense amplification circuits.

이 실시예에 있어서, 상기 읽기 제어 회로는 상기 복수의 그룹들 각각에서 발생하는 피크 전류량이 허용치를 넘지 않도록 상기 감지 증폭 회로들을 제어한다. In this embodiment, the read control circuit controls the sense amplifier circuits so that the amount of peak current generated in each of the plurality of groups does not exceed an allowable value.

이 실시예에 있어서, 상기 퓨즈 셀 어레이의 퓨즈 셀은 플래시 메모리 셀 구조를 가진다. In this embodiment, the fuse cells of the fuse cell array have a flash memory cell structure.

이 실시예에 있어서, 상기 초기화 정보에 의해서 설정되는 불휘발성 반도체 메모리 장치를 더 포함한다. In this embodiment, the device further includes a nonvolatile semiconductor memory device set by the initialization information.

이 실시예에 있어서, 상기 불휘발성 반도체 메모리 장치와 상기 퓨즈 셀 어레이는 동일 기판 위에 형성된다.In this embodiment, the nonvolatile semiconductor memory device and the fuse cell array are formed on the same substrate.

상기 목적을 달성하기 위한 복수의 퓨즈 셀들 각각에 연결된 감지 증폭 회로들을 제어하여 상기 복수의 퓨즈 셀들에 저장된 초기화 정보를 제공하기 위한 초기화 정보 읽기 방법은, 상기 퓨즈 셀들로부터 제 1 시간 간격으로 초기화 정보를 감지 증폭하도록 상기 감지 증폭 회로들을 제어하는 단계; 그리고 상기 감지 증폭된 초기화 정보를 제 2 시간 간격으로 래치하도록 상기 감지 증폭 회로들을 제어하는 단계를 포함한다.The initialization information reading method for controlling the sensing amplification circuits connected to each of the plurality of fuse cells to provide the initialization information stored in the plurality of fuse cells for achieving the above object, the initialization information is read from the fuse cells at a first time interval; Controlling the sense amplification circuits to sense amplify; And controlling the sense amplifying circuits to latch the sense amplified initialization information at a second time interval.

이 실시예에 있어서, 상기 제 1 시간 간격은 상기 퓨즈 셀들의 감지 증폭에 소요되는 시간을 참조하여 생성된다.In this embodiment, the first time interval is generated with reference to the time taken to sense amplify the fuse cells.

이 실시예에 있어서, 상기 제 2 시간 간격은 상기 감지 증폭 회로들 각각에 포함되는 데이터 래치 회로의 지연 시간과 동일하도록 생성된다.In this embodiment, the second time interval is generated to be equal to the delay time of the data latch circuit included in each of the sense amplifier circuits.

이 실시예에 있어서, 상기 복수의 퓨즈 셀들 각각이 상기 제 1 시간 간격에 따라 순차적으로 감지 증폭되고, 감지 증폭된 상기 초기화 정보의 비트들 각각이 상기 제 2 시간 간격에 따라 순차적으로 래치된다.In this embodiment, each of the plurality of fuse cells is sequentially sensed and amplified according to the first time interval, and each of the bits of the sensed amplified initialization information are sequentially latched according to the second time interval.

이 실시예에 있어서, 상기 복수의 감지 증폭 회로들은 복수의 그룹들으로 구분되며, 상기 복수의 그룹들 각각이 상기 제 1 시간 간격을 갖도록 순차적으로 감지 증폭하고, 감지 증폭된 상기 복수의 그룹들 각각에 대응하는 초기화 정보의 비트 그룹들이 상기 제 2 시간 간격을 갖도록 순차적으로 래치된다.In this embodiment, the plurality of sense amplification circuits are divided into a plurality of groups, each of the plurality of groups sequentially sensed and amplified such that each of the plurality of groups has the first time interval, and each of the plurality of sensed amplified groups. Bit groups of initialization information corresponding to are sequentially latched to have the second time interval.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 초기화 정보를 저장하는 퓨즈 셀 어레이; 상기 퓨즈 셀 어레이에 접속되어 상기 초기화 정보를 읽어내는 복수의 감지 증폭 회로들; 그리고 상기 초기화 정보의 읽기 동작시, 상기 복수 의 감지 증폭 회로들 각각의 피크 전류의 발생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화하는 읽기 제어 회로를 포함하는 불휘발성 반도체 메모리 장치; 그리고 상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다. A memory system of the present invention for achieving the above object is a fuse cell array for storing initialization information; A plurality of sense amplifier circuits connected to the fuse cell array to read the initialization information; And a read control circuit for activating the plurality of sense amplifier circuits such that peak currents of the plurality of sense amplifier circuits are not the same during a read operation of the initialization information. And a memory controller for controlling the nonvolatile semiconductor memory device.

상기 목적을 달성하기 위한 본 발명의 컴퓨팅 시스템은, 초기화 정보를 저장하는 퓨즈 셀 어레이; 상기 퓨즈 셀 어레이에 접속되어 상기 초기화 정보를 읽어내는 복수의 감지 증폭 회로들; 그리고 상기 초기화 정보의 읽기 동작시, 상기 복수의 감지 증폭 회로들 각각의 피크 전류의 발생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화하는 읽기 제어 회로를 포함하는 불휘발성 반도체 메모리 장치; 그리고 상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템; 및 상기 메모리 시스템을 저장 장치로 장착하는 정보 처리 시스템을 포함한다. Computing system of the present invention for achieving the above object, the fuse cell array for storing the initialization information; A plurality of sense amplifier circuits connected to the fuse cell array to read the initialization information; And a read control circuit for activating the plurality of sense amplifier circuits so that a peak current of each of the plurality of sense amplifier circuits is not the same during a read operation of the initialization information. And a memory controller for controlling the nonvolatile semiconductor memory device. And an information processing system for mounting the memory system as a storage device.

본 발명의 반도체 집적회로에 의하면, 읽기 동작시간의 증가 없이 감지 증폭 회로 및 데이터 래치 회로의 총전류량의 증가를 억제할 수 있다. 따라서, 초기화 동작시 읽기 에러 없이 고속으로 초기화 데이터를 제공할 수 있는 반도체 집적회로를 구현할 수 있다.According to the semiconductor integrated circuit of the present invention, it is possible to suppress an increase in the total amount of current of the sense amplifier circuit and the data latch circuit without increasing the read operation time. Therefore, a semiconductor integrated circuit capable of providing initialization data at high speed without a read error during an initialization operation can be implemented.

도 1은 본 발명에 의한 반도체 집적회로를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 집적회로는 도 5와 같은 n개의 병렬로 배열되며, 비트 라인 블록(17)으로 이루어지는 퓨즈 셀 어레이(10－1)를 포함한다. 본 발명의 반도체 집적회로는 각 비트 라인 블록(17)의 구성 요소인 감지 증폭 회로(20)와 읽기 제어 회로(30)를 포함한다. 퓨즈 셀 어레이(10－1)는 도 5의 퓨즈 메모리 셀 어레이(10－2)에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다. 또한, 도 5의 퓨즈 메모리 셀(12－2)은 플래시 메모리 셀(12－1)로 구성되어 있다.1 is a block diagram illustrating a semiconductor integrated circuit according to the present invention. Referring to FIG. 1, the semiconductor integrated circuit of the present invention is arranged in parallel in n as shown in FIG. 5 and includes a fuse cell array 10-1 formed of a bit line block 17. The semiconductor integrated circuit of the present invention includes a sense amplifier circuit 20 and a read control circuit 30 which are components of each bit line block 17. Since the fuse cell array 10-1 is the same as that described in the fuse memory cell array 10-2 of FIG. 5, a detailed description thereof will be omitted. In addition, the fuse memory cell 12-2 of FIG. 5 is comprised by the flash memory cell 12-1.

읽기 제어 회로(30)는 n개의 감지 증폭 회로(20)의 각각에 대응한 읽기 회로 활성화 신호(SAACTB0~n)를 생성하여 출력한다. 이러한 읽기 회로 활성화 신호(SAACTB0~n)는 n개의 감지 증폭 회로(20)의 독출 전류의 피크 타이밍이 다르도록 상호 소정의 시간차를 가지고 발생한다. 이 때문에 읽기 피크 전류는 분산되어 도 5b의 전원 전류(ISA)와 같이 허용치를 넘을 수 없다. 따라서, 독출 오류 등의 문제 발생이 차단된다. 또한, 각 감지 증폭 회로에서 발생하는 전류를 합한 총전류량이 허용치를 넘지 않도록, 독출 활성화 신호를 발생할 수도 있다. 예를 들면, 유닛 블록(18)을 동일 독출 활성화 신호로 기동함으로써 읽기 제어 회로(30)의 구성이 간소화되어 데이터의 확정 시간을 앞당길 수 있다.The read control circuit 30 generates and outputs read circuit activation signals SAACTB0 to n corresponding to each of the n sense amplifier circuits 20. The read circuit activation signals SAACTB0 to n are generated with a predetermined time difference from each other so that the peak timings of the read currents of the n sense amplifier circuits 20 are different. For this reason, the read peak current is distributed and cannot exceed the allowable value as in the power supply current ISA of FIG. Therefore, problems such as a read error are blocked. In addition, a read activation signal may be generated such that the total amount of currents generated by each sense amplifier circuit does not exceed the allowable value. For example, by activating the unit block 18 with the same read activation signal, the configuration of the read control circuit 30 can be simplified to advance the time for deciding the data.

더욱이, 읽기 제어 회로(30)로부터는 읽기 데이터의 확정을 위한 래치 신호(SALAT0~n)가 n개의 감지 증폭 회로(20) 내의 데이터 래치 회로에 각각 출력된다. 이 경우, 래치 신호(SALAT0~n)는 n개의 데이터 래치 회로의 래치 전류의 피크 타이밍이 다르도록 상호 소정의 시간차를 두고 발생한다. 이 때문에 래치 전류는 분산되고 도 5b의 전원 전류(ISA)와 같이 허용치를 넘지 않게 되고, 독출 오류 등의 문제 발생을 차단할 수 있다. 또한, 래치 전류를 합한 총전류량이 허용치를 넘 지 않는 범위에서 서로의 래치 전류가 중첩하도록 래치 신호를 발생할 수도 있다. 예를 들면, 유닛 블록(18)을 같은 래치 신호로 기동함으로써 읽기 제어 회로(30)가 간소화될 수 있어 데이터의 확정 시간을 앞당길 수 있다.Furthermore, the latch signals SALAT0 to n for confirming the read data are output from the read control circuit 30 to the data latch circuits in the n sense amplifier circuits 20, respectively. In this case, the latch signals SALAT0 to n are generated with a predetermined time difference from each other so that the peak timings of the latch currents of the n data latch circuits are different. As a result, the latch current is distributed and does not exceed the allowable value as in the power supply current ISA of FIG. 5B, and it is possible to prevent problems such as a read error. In addition, the latch signal may be generated such that the latch currents overlap each other within a range in which the total current sum of the latch currents does not exceed the allowable value. For example, by activating the unit block 18 with the same latch signal, the read control circuit 30 can be simplified to advance the settling time of data.

도 2는, 본 발명에 의한 읽기 동작에 있어서의 읽기 회로 활성화 신호(SAACTB0~n)와 래치 신호(SALAT0~n)의 관계를 나타내는 타이밍도이다. 읽기 동작시, 도 1의 워드 라인 드라이브 신호(WLD)와 Y 선택 라인 선택 신호(YS)가 상승하여 Y선택 라인(16)과 소정 워드 라인(13)이 선택된다. 계속해서, 읽기 제어 회로(30)로부터 읽기 회로 활성화 신호(SAACTB0~n)가 소정의 지연 시간 간격으로 출력된다. 더욱이, 독출 데이터의 확정을 위한 데이터 래치 신호(SALAT0~n)가 소정 지연 시간 간격으로 출력된다. n개의 감지 증폭 회로(20)는 이러한 신호를 수신하여, 각 회로의 동작이 분산하므로, 전원 전류(ISA)는 허용치를 넘는 일이 없다.Fig. 2 is a timing chart showing the relationship between read circuit activation signals SAACTB0 to n and latch signals SALAT0 to n in a read operation according to the present invention. In the read operation, the word line drive signal WLD and the Y select line select signal YS of FIG. 1 rise to select the Y select line 16 and the predetermined word line 13. Subsequently, the read circuit activation signals SAACTB0 to n are output from the read control circuit 30 at predetermined delay time intervals. Further, data latch signals SALAT0 to n for determining read data are output at predetermined delay time intervals. The n sense amplifier circuits 20 receive these signals, so that the operation of each circuit is distributed, so that the power supply current ISA does not exceed the allowable value.

도 3은 본 발명에 의한 감지 증폭 회로의 블록도이다. 도 3에서 PMOS 트랜지스터(40)의 일단은 전원(Vcc)에 접속되고, 타단은 PMOS 트랜지스터(41)의 일단에 접속된다. PMOS 트랜지스터(41)의 타단은 NMOS 트랜지스터(42)의 일단에 접속되고, NMOS 트랜지스터(42)의 타단은 NMOS 트랜지스터(43)의 일단에 접속됨과 동시에, 글로벌 비트 라인(14)에 접속된다. NMOS 트랜지스터(43)의 타단은 그라운드에 접속된다.3 is a block diagram of a sense amplifier circuit according to the present invention. In FIG. 3, one end of the PMOS transistor 40 is connected to the power supply Vcc and the other end is connected to one end of the PMOS transistor 41. The other end of the PMOS transistor 41 is connected to one end of the NMOS transistor 42, and the other end of the NMOS transistor 42 is connected to one end of the NMOS transistor 43 and simultaneously connected to the global bit line 14. The other end of the NMOS transistor 43 is connected to ground.

인버터(44)의 입력단은 PMOS 트랜지스터(41)와 NMOS 트랜지스터(42)의 노드에 접속된다. 출력단은 NMOS 트랜지스터(45)의 게이트에 접속된다. NMOS 트랜지스터(45)의 일단은 NMOS 트랜지스터(46)의 일단에 접속되고, NMOS 트랜지스터(46)의 타단은 그라운드에 접속된다. 더욱이, NMOS 트랜지스터(45)의 타단은 인버터(47)의 입력단과 인버터(48)의 출력단에 접속된다. 인버터(47)의 출력단과 인버터(48)의 입력단은 인버터(50)의 입력단과 NMOS 트랜지스터(49)의 일단에 접속되고, NMOS 트랜지스터(49)의 타단은 그라운드에 접속된다.The input terminal of the inverter 44 is connected to the nodes of the PMOS transistor 41 and the NMOS transistor 42. The output terminal is connected to the gate of the NMOS transistor 45. One end of the NMOS transistor 45 is connected to one end of the NMOS transistor 46, and the other end of the NMOS transistor 46 is connected to ground. Moreover, the other end of the NMOS transistor 45 is connected to the input terminal of the inverter 47 and the output terminal of the inverter 48. The output terminal of the inverter 47 and the input terminal of the inverter 48 are connected to the input terminal of the inverter 50 and one end of the NMOS transistor 49, and the other end of the NMOS transistor 49 is connected to ground.

PMOS 트랜지스터(41)의 게이트로는 감지 증폭 회로의 로드 신호(SALOAD)가 인가된다. NMOS 트랜지스터(42)의 게이트에는 비트 라인 바이어스 신호(BLBIAS)가 인가된다. NMOS 트랜지스터(49)의 게이트에는 리셋 신호(RESET)가 인가된다. 이러한 신호는, 읽기 동작의 기간을 결정하는 워드 라인 드라이브 신호(WLD)의 상승 타이밍에 앞서 각 트랜지스터를 활성화하고, 하강 타이밍에 뒤쳐져 비활성화한다. PMOS 트랜지스터(40)와 NMOS 트랜지스터(43)의 게이트에는, 읽기 회로 활성화 신호(SAACTBn)가 인가된다. 또 NMOS 트랜지스터(46)의 게이트에는 래치 신호(SALATn)가 인가된다.The load signal SALOAD of the sense amplifier circuit is applied to the gate of the PMOS transistor 41. The bit line bias signal BLBIAS is applied to the gate of the NMOS transistor 42. The reset signal RESET is applied to the gate of the NMOS transistor 49. Such a signal activates each transistor prior to the rising timing of the word line drive signal WLD which determines the duration of the read operation, and inactivates the falling behind the falling timing. The read circuit activation signal SAACTBn is applied to the gates of the PMOS transistor 40 and the NMOS transistor 43. The latch signal SALATn is applied to the gate of the NMOS transistor 46.

따라서 이 경우는, 도 1의 제n번째의 비트 라인 블록(17)의 구성요소인 감지 증폭 회로(20)가 동작한다. 도 2의 타이밍도에 따르면, 읽기 회로 활성화 신호(SAACTBn)에서 활성화되어 제n번째의 비트 라인 블록(17)의 플래시 메모리 셀(12－1)의 독출을 개시하고, 독출된 데이터 신호는 글로벌 비트 라인(14)을 경유하여 인버터(44)로 입력된다. 또한, 래치 신호(SALATn)에서 활성화된 후에 인버터(44)에 입력된 데이터는 NMOS 트랜지스터(45)를 개재시킨 후 인버터(47)와 인버터(48)로 구성되는 래치 회로로 래치된다. 또한, 래치된 데이터는 인버터(50)를 통해 출력된다. 제0~n－1번째의 비트 라인 블록(17)의 감지 증폭 회로(20)에 있 어서도 동일 동작이 이루어진다.In this case, therefore, the sense amplifier circuit 20, which is a component of the nth bit line block 17 of FIG. 1, operates. According to the timing diagram of FIG. 2, the read circuit activation signal SAACTBn is activated to start reading of the flash memory cell 12-1 of the nth bit line block 17, and the read data signal is a global bit. Input to inverter 44 via line 14. In addition, the data input to the inverter 44 after being activated by the latch signal SALATn is latched by a latch circuit composed of the inverter 47 and the inverter 48 after the NMOS transistor 45 is interposed. The latched data is also output through the inverter 50. The same operation is also performed in the sense amplifier circuit 20 of the 0th to n-1st bit line blocks 17.

또한, 읽기 제어 회로(30)에서 각각 다른 타이밍으로 발생되는, 즉 지연 시간을 가지는 독출 활성화 신호 및 래치 신호는 미리 정해진 프로그램에 의해 발생될 수 있다. 또는, 독출 활성화 신호 및 래치 신호는 읽기 제어 회로가 각각의 신호에 지연 시간을 갖도록 지연 회로를 설정하여 지연 시간을 가지는 신호를 발생할 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 이 경우에, 읽기 제어 회로(30)는 감지 증폭 회로를 구성하는 회로와 동일한 회로를 가지며, 그 회로의 지연 시간만큼의 지연 시간을 가진 독출 활성화 신호 및 래치 신호를 발생한다. In addition, the read activation signal and the latch signal generated at different timings in the read control circuit 30, that is, having a delay time, may be generated by a predetermined program. Alternatively, it is apparent to those skilled in the art that the read enable signal and the latch signal may generate a signal having a delay time by setting the delay circuit so that the read control circuit has a delay time for each signal. In this case, the read control circuit 30 has the same circuit as the circuit constituting the sense amplifier circuit, and generates a read enable signal and a latch signal having a delay time equal to that of the circuit.

도 4는 본 발명의 읽기 제어 회로에 있어서의, 데이터 래치 회로의 래치 전류의 피크 타이밍이 다르도록 소정 지연 시간 간격을 가진 래치 신호를 발생하는 래치 신호 발생 회로의 블록도이다. 도 4를 참조하면, NMOS 트랜지스터(51)의 일단은 NMOS 트랜지스터(52)의 일단에 접속되고, 게이트는 전원(Vcc)에 접속된다. NMOS 트랜지스터(52)의 타단은 그라운드에 접속된다. 더욱이, NMOS 트랜지스터(51)의 타단은 인버터(53)의 입력단과 인버터(54)의 출력단에 접속된다. 인버터(53)의 출력단과 인버터(54)의 입력단은 인버터(57)의 입력단과 NMOS 트랜지스터(55)의 일단에 접속된다. NMOS 트랜지스터(55)의 타단은 그라운드에 접속된다. 인버터(57)의 출력단은 NAND 회로(58)의 한쪽 입력단에 접속되고, 다른 쪽 입력단은 NMOS 트랜지스터(55)의 게이트에 접속된다.4 is a block diagram of a latch signal generation circuit for generating a latch signal with a predetermined delay time interval so that the peak timing of the latch current of the data latch circuit in the read control circuit of the present invention is different. Referring to Fig. 4, one end of the NMOS transistor 51 is connected to one end of the NMOS transistor 52, and the gate is connected to the power supply Vcc. The other end of the NMOS transistor 52 is connected to ground. Moreover, the other end of the NMOS transistor 51 is connected to the input terminal of the inverter 53 and the output terminal of the inverter 54. The output terminal of the inverter 53 and the input terminal of the inverter 54 are connected to the input terminal of the inverter 57 and one end of the NMOS transistor 55. The other end of the NMOS transistor 55 is connected to ground. The output terminal of the inverter 57 is connected to one input terminal of the NAND circuit 58 and the other input terminal is connected to the gate of the NMOS transistor 55.

NMOS 트랜지스터(55)의 게이트에는 도 3과 마찬가지로 리셋 신호(RESET)가 입력된다. NMOS 트랜지스터(52)의 게이트에는 도 3에 나타나는 제n번째의 감지 증폭 회로(20)에 입력되는 래치 신호(SALATn)보다 1단전의 래치 신호(SALATn－1)가 입력된다. 인버터(53)와 인버터(54)는 도 3의 인버터(47)와 인버터(54)와 동일 래치 회로를 구성하여 지연 시간이 동일해지도록 설계되어 있다.The reset signal RESET is input to the gate of the NMOS transistor 55 as in FIG. 3. The latch signal SALATn-1 of one stage before the latch signal SALATn input to the nth sense amplifier circuit 20 shown in FIG. 3 is input into the gate of the NMOS transistor 52. The inverters 53 and 54 are designed so that the delay time is the same by forming the same latch circuit as the inverter 47 and the inverter 54 of FIG.

따라서 NAND 회로(58)의 출력단의 신호는 래치 신호(SALATn－1)를 래치 회로의 지연 시간만큼 지연시킨 신호가 된다. 이것을 래치 신호(SALATn)로서 도 3의 회로에 입력함으로써, 제n번째의 감지 증폭 회로(20)의 래치 전류는 제n－1번째의 감지 증폭 회로(20)의 래치 전류에 대해, 래치 회로의 지연 시간 단위만큼 지연하여 발생한다. 제1~n－1번째의 감지 증폭 회로(20)에 대해서도 같은 래치 신호(SALAT1~n－1)를 입력함으로써, 서로의 래치 전류를 래치 회로의 지연 시간 단위만큼 지연하여 발생시킬 수 있다.Therefore, the signal at the output terminal of the NAND circuit 58 becomes a signal obtained by delaying the latch signal SALATn-1 by the delay time of the latch circuit. By inputting this to the circuit of FIG. 3 as a latch signal SALATn, the latch current of the nth sense amplification circuit 20 is compared to the latch current of the nth first sense amplification circuit 20. Occurs by delaying the delay time unit. By inputting the same latch signals SALAT1 to n-1 to the first to nth sense amplifier circuits 20, the latch currents can be delayed and generated by the delay time unit of the latch circuit.

감지 증폭 회로의 래치 회로와 동일 래치 회로를 지연 시간 설정 수단으로서 이용함으로써, 감지 증폭 회로의 래치 회로와 래치 신호 발생 회로가 같은 지연 시간을 가지게 된다. 또한, 회로의 가공시에 가공 오차가 생긴 경우라도, 래치 회로와 래치 신호 발생 회로가 같은 구성을 가지는 것에 의해, 쌍방이 같은 가공 오차를 가지게 된다. 이 때문에, 항상 같은 지연 시간을 가지게 된다. 이에 의해, 항상 최적의 지연 시간을 실현하는 것이 가능해진다.By using the same latch circuit as the delay time setting means as the latch circuit of the sense amplifier circuit, the latch circuit and the latch signal generation circuit of the sense amplifier circuit have the same delay time. In addition, even when a machining error occurs during machining of the circuit, the latch circuit and the latch signal generating circuit have the same configuration, so that both have the same machining error. Because of this, they always have the same delay time. As a result, the optimum delay time can be realized at all times.

이상 설명한 것처럼 본 발명에 의하면, 퓨즈 셀의 독출시 읽기 동작시간의 증가 없이 감지 증폭 회로 및 데이터 래치 회로의 총전류량의 증가를 억제할 수 있으며, 따라서 독출 오류 없이 고속으로 퓨즈 데이터를 독출할 수 있는 반도체 집적 회로를 제공할 수 있다.As described above, according to the present invention, it is possible to suppress an increase in the total current amount of the sense amplifier circuit and the data latch circuit without increasing the read operation time when the fuse cell is read, and thus it is possible to read the fuse data at high speed without a read error. A semiconductor integrated circuit can be provided.

도 7은 도 1의 반도체 집적회로가 불휘발성 메모리 장치(210)로 구성되는 경우, 불휘발성 메모리 장치(210)를 포함하는 메모리 카드 또는 반도체 디스크 장치(Solid State Disk:SSD)와 같은 메모리 시스템(200)의 일예를 간략히 도시한 블록도이다. 도 7을 참조하면, 본 발명에 따른 메모리 시스템(200)은 도 1의 구성을 포함하는 불휘발성 메모리 장치(210)를 장착한다. 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와 불휘발성 메모리 장치(210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(220)를 포함한다. 이러한 구성을 통하여 본 발명의 메모리 시스템(200)은 안정된 초기화 동작을 수행할 수 있다. FIG. 7 illustrates a memory system such as a memory card or a solid state disk (SSD) including the nonvolatile memory device 210 when the semiconductor integrated circuit of FIG. 1 is configured as the nonvolatile memory device 210. 200 is a block diagram briefly illustrating an example. Referring to FIG. 7, the memory system 200 according to the present invention includes a nonvolatile memory device 210 including the configuration of FIG. 1. The memory system 200 according to the present invention includes a memory controller 220 that controls overall data exchange between the host and the nonvolatile memory device 210. Through such a configuration, the memory system 200 of the present invention can perform a stable initialization operation.

SRAM(221)은 프로세싱 유닛(222)의 동작 메모리로써 사용된다. 호스트 인터페이스(223)는 메모리 시스템(200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(224)은 불휘발성 메모리 장치(210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(225)는 본 발명의 불휘발성 메모리 장치(210)와 인터페이싱 한다. 프로세싱 유닛(222)은 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. SRAM 221 is used as the operating memory of the processing unit 222. The host interface 223 includes a data exchange protocol of a host that is connected to the memory system 200. The error correction block 224 detects and corrects an error included in data read from the nonvolatile memory device 210. The memory interface 225 interfaces with the nonvolatile memory device 210 of the present invention. The processing unit 222 performs various control operations for exchanging data of the memory controller 220. Although not shown in the drawings, the memory system 200 according to the present invention may further be provided with a ROM (not shown) for storing code data for interfacing with a host. Self-explanatory to those who have learned.

상술한 본 발명의 메모리 시스템(200)의 구성은 반도체 디스크 장치(Solid State Disk: SSD)로도 구성될 수 있으며, 이 경우 반도체 디스크 장치(SSD)의 초기 화 동작의 신뢰성을 높일 수 있다. The above-described configuration of the memory system 200 of the present invention may also be constituted by a solid state disk (SSD), in which case the reliability of the initialization operation of the semiconductor disk device (SSD) may be improved.

도 8은 상술한 도 7의 메모리 시스템(200)을 장착하는 컴퓨팅 시스템 또는 정보 처리 시스템(300)을 간략히 보여주는 블록도이다. 도 8을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(310)이 장착된다. 본 발명에 따른 정보 처리 시스템(300)은 메모리 컨트롤러(311) 및 불휘발성 메모리 장치(312)로 구성되는 메모리 시스템(310)과 각각 버스(360)에 전기적으로 연결된 중앙처리장치(350), 램(340), 유저 인터페이스(330), 모뎀(320)을 포함한다. 메모리 시스템(310)은 앞서 언급된 메모리 카드 또는 반도체 디스크 장치와 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(312)에는 유저 인터페이스(330)를 통해서 제공되거나 또는, 중앙처리장치(340)에 의해서 처리된 데이터가 메모리 컨트롤러(311)를 통해 저장된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.FIG. 8 is a block diagram schematically illustrating a computing system or information processing system 300 equipped with the memory system 200 of FIG. 7 described above. Referring to FIG. 8, the memory system 310 of the present invention is mounted in an information processing system such as a mobile device or a desktop computer. The information processing system 300 according to the present invention includes a memory system 310 including a memory controller 311 and a nonvolatile memory device 312, a central processing unit 350 electrically connected to a bus 360, and a RAM. 340, a user interface 330, and a modem 320. The memory system 310 may be configured substantially the same as the above-described memory card or semiconductor disk device. The nonvolatile memory device 312 stores data provided through the user interface 330 or processed by the CPU 340 through the memory controller 311. Although not shown in the drawings, the information processing system 300 according to the present invention may be further provided with an application chipset, a camera image processor (CIS), a mobile DRAM, and the like. It is self-evident to those who have acquired knowledge.

또한, 본 발명에 따른 반도체 집적회로(또는, 불휘발성 메모리 장치) 그리고 반도체 집적회로를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.In addition, the semiconductor integrated circuit (or nonvolatile memory device) and the memory system including the semiconductor integrated circuit according to the present invention may be mounted in various types of packages. For example, a flash memory device or a memory system according to the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in-line package. (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline ( SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer- It can be packaged and mounted in the same manner as Level Processed Stack Package (WSP).

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

도 1은 본 발명에 의한 반도체 집적회로를 나타내는 블록도;1 is a block diagram showing a semiconductor integrated circuit according to the present invention;

도 2는 본 발명에 의한 읽기 동작을 보여주는 타이밍도;2 is a timing diagram showing a read operation according to the present invention;

도 3은 본 발명에 의한 감지 증폭 회로의 블록도이다.3 is a block diagram of a sense amplifier circuit according to the present invention.

도 4는 본 발명의 읽기 제어 회로에 포함되는 래치 신호 발생 회로의 블록도;4 is a block diagram of a latch signal generation circuit included in the read control circuit of the present invention;

도 5a는 종래의 퓨즈 메모리의 구성을 나타내는 블록도;Fig. 5A is a block diagram showing the structure of a conventional fuse memory.

도 5b는 종래의 퓨즈 메모리의 동작을 보여주는 타이밍도; 5B is a timing diagram showing the operation of a conventional fuse memory;

도 6은 종래의 플래시 메모리의 초기화 정보의 기억 및 독출 회로의 블록도;6 is a block diagram of a storage and readout circuit of initialization information of a conventional flash memory;

도 7은 본 발명의 읽기 제어 회로를 포함하는 불휘발성 메모리 장치를 포함하는 메모리 시스템을 간략히 보여주는 블록도; 및7 is a block diagram schematically illustrating a memory system including a nonvolatile memory device including a read control circuit of the present invention; And

도 8은 본 발명에 따른 읽기 제어 회로를 포함하는 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도.8 is a block diagram illustrating a computing system including a memory system including a read control circuit according to the present invention.

*부호의 간단한 설명** Short description of the sign *

10－1 : 퓨즈 셀 어레이 11 : 로컬 비트 라인10-1: fuse cell array 11: local bit line

12－1 : 플래시 메모리 셀 13 : 워드 라인12-1: flash memory cell 13: word line

14 : 글로벌 비트 라인 15 : Y 선택 스위치 트랜지스터14 global bit line 15 Y select switch transistor

16 : Y 선택 라인 17 : 비트 라인 블록16: Y select line 17: bit line block

18 : 유닛 블록 20 : 감지 증폭 회로18: unit block 20: sense amplification circuit

30 : 읽기 제어 회로 40, 41 : PMOS 트랜지스터30: read control circuit 40, 41: PMOS transistor

42, 43, 45, 46, 49, 51, 52, 55 : NMOS 트랜지스터42, 43, 45, 46, 49, 51, 52, 55: NMOS transistor

44, 47, 48, 50, 53, 54, 57 : 인버터 58 : NAND 회로44, 47, 48, 50, 53, 54, 57: inverter 58: NAND circuit

110, 111, 112 : 퓨즈 셀 어레이 120, 121, 122 : 트리거 회로110, 111, 112: fuse cell array 120, 121, 122: trigger circuit

130 : 읽기 제어 회로 140 : 저장 회로군130: read control circuit 140: storage circuit group

150 : 검지 회로 160 : 분배 회로150: detection circuit 160: distribution circuit

170 : 전원 투입 검지 회로 210 : 불휘발성 메모리170: power-on detection circuit 210: nonvolatile memory

220 : 메모리 컨트롤러 221 : 에스램220: memory controller 221: SRAM

222 : 프로세싱 유닛 223 : 호스트 인터페이스222: Processing Unit 223: Host Interface

224 : 에러 정정 코드 블록 225 : 메모리 인터페이스224: error correction code block 225: memory interface

300 : 정보 처리 시스템 310 : 메모리 시스템300: information processing system 310: memory system

311 : 메모리 컨트롤러 312 : 불휘발성 메모리311: memory controller 312: nonvolatile memory

320 : 모뎀 330 : 유저 인터페이스320: modem 330: user interface

340 : 램 350 : 중앙 처리 장치340 RAM 350 Central Processing Unit

360 : 시스템 버스360: System Bus

SAACTB0~n : 읽기 회로 활성화 신호 SALAT0~n : 래치 신호SAACTB0 ~ n: read circuit activation signal SALAT0 ~ n: latch signal

ISA : 전원 전류 SALOAD : 로드 신호ISA: Supply Current SALOAD: Load Signal

BLBIAS : 비트 라인 바이어스 신호 RESET : 리셋 신호BLBIAS: bit line bias signal RESET: reset signal

Claims

초기화 정보를 저장하는 퓨즈 셀 어레이;A fuse cell array for storing initialization information;

상기 퓨즈 셀 어레이에 접속되어 상기 초기화 정보를 읽어내는 복수의 감지 증폭 회로들; 그리고A plurality of sense amplifier circuits connected to the fuse cell array to read the initialization information; And

상기 초기화 정보의 읽기 동작시, 상기 복수의 감지 증폭 회로들 각각의 피크 전류의 발생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화하는 읽기 제어 회로를 포함하는 반도체 집적회로.And a read control circuit for activating the plurality of sense amplifier circuits such that a peak current of each of the plurality of sense amplifier circuits is not the same during a read operation of the initialization information.

제 1 항에 있어서,The method of claim 1,

상기 읽기 동작시, 상기 읽기 제어 회로는 상기 복수의 감지 증폭 회로들 각각에서 발생하는 전류를 합한 총전류량이 허용치를 넘지 않도록 상기 복수의 감지 증폭 회로들을 제어하는 읽기 활성화 신호들을 생성하는 반도체 집적회로.In the read operation, the read control circuit generates read enable signals for controlling the plurality of sense amplifier circuits such that the total current sum of the currents generated by each of the plurality of sense amplifier circuits does not exceed an allowable value.

제 2 항에 있어서,The method of claim 2,

상기 복수의 감지 증폭 회로들 각각은 읽혀진 상기 초기화 정보를 래치하는 래치 동작을 수행하는 데이터 래치 회로를 포함하되, Each of the plurality of sense amplifier circuits includes a data latch circuit for performing a latch operation to latch the read initialization information,

상기 읽기 제어 회로는 상기 감지 증폭 회로들 각각의 데이터 래치 회로들에서 발생하는 전류 피크의 발생 시점이 다르도록 소정의 지연 시간 간격을 가진 래치 신호들을 발생하는 것을 특징으로 하는 반도체 집적회로.And the read control circuit generates latch signals having a predetermined delay time interval such that a timing of occurrence of a current peak occurring in data latch circuits of each of the sense amplifier circuits is different.

제 3 항에 있어서,The method of claim 3, wherein

상기 읽기 제어 회로는 상기 래치 동작시, 상기 데이터 래치 회로들 각각에서 발생하는 전류를 합한 총전류량이 허용치를 넘지 않도록 상기 래치 신호들을 발생하는 것을 특징으로 하는 반도체 집적회로.And the read control circuit generates the latch signals so that, in the latch operation, the total current sum of the currents generated in each of the data latch circuits does not exceed an allowable value.

제 4 항에 있어서,The method of claim 4, wherein

상기 읽기 제어 회로는, 상기 감지 증폭 회로를 구성하는 회로와 동일한 회로를 가지며, 상기 동일한 회로가 가지는 지연 시간과 동일한 지연 시간을 가진 상기 읽기 활성화 신호들 또는 래치 신호들을 발생하는 것을 특징으로 하는 반도체 집적회로.The read control circuit has the same circuit as the circuit constituting the sense amplifier circuit, and generates the read activation signals or latch signals having a delay time equal to the delay time of the same circuit. Circuit.

제 5 항에 있어서,The method of claim 5, wherein

상기 읽기 제어 회로는 상기 감지 증폭 회로에 포함되는 상기 데이터 래치 회로와 동일한 시간 지연을 제공하기 위한 래치 신호 발생 회로를 포함하는 반도체 집적회로.And the read control circuit includes a latch signal generation circuit for providing the same time delay as the data latch circuit included in the sense amplifier circuit.

제 1 항에 있어서,The method of claim 1,

상기 감지 증폭 회로들 각각은 복수의 그룹으로 구분되며, 상기 초기화 정보의 읽기 동작시 상기 읽기 제어 회로는 상기 복수의 그룹들 각각의 피크 전류의 발 생 시점이 동일하지 않도록 상기 복수의 감지 증폭 회로들을 활성화하는 것을 특징으로 하는 반도체 집적회로.Each of the sense amplifier circuits may be divided into a plurality of groups, and the read control circuit may include the plurality of sense amplifier circuits such that a peak current of each of the plurality of groups does not coincide with each other during the read operation of the initialization information. And activating a semiconductor integrated circuit.

제 7 항에 있어서,The method of claim 7, wherein

상기 읽기 제어 회로는 상기 복수의 그룹들 각각에서 발생하는 피크 전류량이 허용치를 넘지 않도록 상기 감지 증폭 회로들을 제어하는 반도체 집적회로. And the read control circuit controls the sense amplifier circuits such that the amount of peak current generated in each of the plurality of groups does not exceed an allowable value.

제 1 항에 있어서,The method of claim 1,

상기 퓨즈 셀 어레이의 퓨즈 셀은 플래시 메모리 셀 구조를 가지는 것을 특징으로 하는 반도체 집적회로. And the fuse cells of the fuse cell array have a flash memory cell structure.

제 1 항에 있어서,The method of claim 1,

상기 초기화 정보에 의해서 설정되는 불휘발성 반도체 메모리 장치를 더 포함하는 반도체 집적회로.And a nonvolatile semiconductor memory device set by the initialization information.

제 10 항에 있어서,The method of claim 10,

상기 불휘발성 반도체 메모리 장치와 상기 퓨즈 셀 어레이는 동일 기판 위에 형성되는 것을 특징으로 하는 반도체 집적회로.And the nonvolatile semiconductor memory device and the fuse cell array are formed on the same substrate.

복수의 퓨즈 셀들 각각에 연결된 감지 증폭 회로들을 제어하여 상기 복수의 퓨즈 셀들에 저장된 초기화 정보를 제공하기 위한 초기화 정보 읽기 방법에 있어서:A method of reading initialization information for controlling sensing amplifier circuits connected to each of a plurality of fuse cells to provide initialization information stored in the plurality of fuse cells, the method comprising:

상기 퓨즈 셀들로부터 제 1 시간 간격으로 초기화 정보를 감지 증폭하도록 상기 감지 증폭 회로들을 제어하는 단계; 그리고Controlling the sense amplifying circuits to sense amplify initialization information from the fuse cells at a first time interval; And

상기 감지 증폭된 초기화 정보를 제 2 시간 간격으로 래치하도록 상기 감지 증폭 회로들을 제어하는 단계를 포함하는 초기화 정보 읽기 방법.Controlling the sense amplification circuits to latch the sense amplified initialization information at a second time interval.

제 12 항에 있어서,The method of claim 12,

상기 제 1 시간 간격은 상기 퓨즈 셀들의 감지 증폭에 소요되는 시간을 참조하여 생성되는 것을 특징으로 하는 초기화 정보 읽기 방법.The first time interval is generated by referring to the time required for the sense amplification of the fuse cells.

제 12 항에 있어서,The method of claim 12,

상기 제 2 시간 간격은 상기 감지 증폭 회로들 각각에 포함되는 데이터 래치 회로의 지연 시간과 동일하도록 생성되는 것을 특징으로 하는 초기화 정보 읽기 방법.And the second time interval is generated to be equal to a delay time of a data latch circuit included in each of the sense amplifier circuits.

제 12 항에 있어서,The method of claim 12,

상기 복수의 퓨즈 셀들 각각이 상기 제 1 시간 간격에 따라 순차적으로 감지 증폭되고, 감지 증폭된 상기 초기화 정보의 비트들 각각이 상기 제 2 시간 간격에 따라 순차적으로 래치되는 것을 특징으로 하는 초기화 정보 읽기 방법.Wherein each of the plurality of fuse cells is sequentially sensed and amplified according to the first time interval, and each of the bits of the sensed amplified initialization information are sequentially latched according to the second time interval. .

제 12 항에 있어서,The method of claim 12,

상기 복수의 감지 증폭 회로들은 복수의 그룹들으로 구분되며, 상기 복수의 그룹들 각각이 상기 제 1 시간 간격을 갖도록 순차적으로 감지 증폭하고, 감지 증폭된 상기 복수의 그룹들 각각에 대응하는 초기화 정보의 비트 그룹들이 상기 제 2 시간 간격을 갖도록 순차적으로 래치되는 것을 특징으로 하는 초기화 정보 읽기 방법. The plurality of sense amplifier circuits are divided into a plurality of groups, and the plurality of sense amplifiers are sequentially sensed and amplified so that each of the plurality of groups has the first time interval, and the initialization information corresponding to each of the plurality of groups sensed and amplified. And bit groups are sequentially latched to have the second time interval.

불휘발성 반도체 메모리 장치; 그리고Nonvolatile semiconductor memory devices; And

상기 불휘발성 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 불휘발성 반도체 메모리 장치는 청구항 1에 기재된 반도체 집적회로인 것을 특징으로 하는 메모리 시스템.And a memory controller for controlling the nonvolatile semiconductor memory device, wherein the nonvolatile semiconductor memory device is a semiconductor integrated circuit according to claim 1.

메모리 시스템; 및Memory system; And

상기 메모리 시스템을 저장 장치로 장착하는 정보 처리 시스템을 포함하되, 상기 메모리 시스템은 청구항 17에 기재된 메모리 시스템인 것을 특징으로 하는 컴퓨팅 시스템.And an information processing system for mounting the memory system as a storage device, wherein the memory system is the memory system according to claim 17.