KR20080057852A - Phase locked loop divider for mobile communication device - Google Patents

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KR20080057852A KR1020060131660A KR20060131660A KR20080057852A KR 20080057852 A KR20080057852 A KR 20080057852A KR 1020060131660 A KR1020060131660 A KR 1020060131660A KR 20060131660 A KR20060131660 A KR 20060131660A KR 20080057852 A KR20080057852 A KR 20080057852A
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Abstract

A phase locked loop divider for mobile communication is provided to reduce the number of flip-flops and counters by executing repeatedly count operation using a counter and a comparator in order to calculate a whole division ratio. A phase locked loop divider for mobile communication includes a selector(306), a DMP(Dual Modulus Prescaler) divider(308), a counter(310), first and second NAND gates(312,320), a comparator(314), and an inverter(316). The selector applies high and low signals as an initial selection signal. The DMP divider divides a frequency component, which is outputted from a voltage control oscillator, as much as P+1, a DMP initial value, according to the high signal and as much as P according to the low signal. The counter counts a division input signal from the DMP divider. The first and second NAND gates pass through the counted division signal. The comparator generates a logical signal by comparing signals received from the first and second NAND gates. The inverter inverts the logical signal and delivers the inverted signal to the selector.

Description

이동통신용 위상고정루프의 분주회로{PHASE LOCKED LOOP DIVIDER FOR MOBILE COMMUNICATION DEVICE}PHASE LOCKED LOOP DIVIDER FOR MOBILE COMMUNICATION DEVICE}

도 1은 종래의 이동통신용 위상고정루프의 분주회로,1 is a frequency division circuit of a conventional phase locked loop for mobile communication;

도 2는 도 1의 분주회로 내부의 프로그램 가능한 카운터와 비교기의 구성도,2 is a block diagram of a programmable counter and a comparator inside the frequency divider circuit of FIG.

도 3은 본 발명의 바람직한 실시예에 따른 이동통신용 위상고정루프의 분주회로,3 is a frequency division circuit of a phase locked loop for mobile communication according to an embodiment of the present invention;

도 4는 종래의 DMP 위상고정루프 분주 방식과 본 발명에서 제안하는 DMP 위상고정루프 분주 방식의 전력 소모량을 비교한 그래프.Figure 4 is a graph comparing the power consumption of the conventional DMP phase locked loop dispensing method and the DMP phase locked loop dispensing method proposed in the present invention.

본 발명은 이동통신용 위상고정루프의 분주회로에 관한 것으로, 특히 카운트 동작을 최소화하고 전력 소모를 줄이는데 적합한 이동통신용 위상고정루프의 분주회로에 관한 것이다.The present invention relates to a frequency division circuit of a mobile stationary phase locked loop, and more particularly, to a frequency division circuit of a mobile stationary phase locked loop suitable for minimizing count operation and reducing power consumption.

무선 송수신 시스템과 같은 이동통신용 단말기 응용 분야에서는 시스템의 경량성, 낮은 전력소모, 이동통신 시장에서의 가격 경쟁력 등의 특성들이 요구된다. 이를 위해서는 단말기 전체 시스템을 구성하는 여러 개의 칩들을 가능한 단일 칩으 로 집적하는 것이 바람직하다. 특히, 이동통신 시장의 지속적인 성장에 따라 전력소모가 낮은 소규모 통신용 부품이 선호되고 있으며, 이를 위한 연구가 활발히 진행되고 있다.Mobile communication terminal applications such as wireless transmission and reception systems require characteristics such as light weight, low power consumption, and price competitiveness in the mobile communication market. To this end, it is desirable to integrate several chips constituting the entire terminal system into a single chip. In particular, with the continuous growth of the mobile communication market, small communication components with low power consumption are preferred, and research for this is being actively conducted.

이동통신용 단말기와 같은 무선 응용에 사용되는 부품 중에서 가장 중요시 되는 것은 고성능의 위상고정루프(Phase Locked Loop : PLL)이며, 이는 RF 신호처리단에서 캐리어(carrier) 주파수를 제거하기 위하여 동조의 주파수를 생성하는 블록으로 국부발진기(Local Oscillator : LO)에서 높은 순도의 주파수 신호를 생성하여 안테나를 통해 수신된 적합한 입력신호와 믹서(mixer)에 의해 곱하여 원래의 신호로 복조하게 된다.Among the components used in wireless applications such as mobile communication terminals, the most important is a high performance phase locked loop (PLL), which generates a tuning frequency to remove carrier frequencies in the RF signal processing stage. The local oscillator (LO) generates a high-purity frequency signal and multiplies the input signal received through the antenna with a mixer to demodulate the original signal.

다시 말해서, 믹서를 통하여 RF를 IF로 다운-컨버전(Down-conversion) 또는 IF를 RF로 업-컨버전(Up-conversion)할 때 필요한 높은 순도의 주파수를 생성하는 국부발진기 블록에 이용되는 것이다. 이러한 위상고정루프는 안정된 높은 주파수의 생성이 우성되어야 하고, 이동통신용 단말기의 전력소모를 고려하여 높은 주파수를 발생할 경우에는 낮은 전력소모를 유지해야 한다.In other words, it is used in a local oscillator block that generates the high purity frequency required when down-converting RF to IF or up-converting IF to RF through a mixer. This phase-locked loop should be dominant in the generation of stable high frequencies, and should maintain low power consumption when high frequencies are generated in consideration of power consumption of mobile communication terminals.

이동통신용 단말기 등의 응용분야에서 낮은 전력소모는 중요한 요소가 되고 있으며, 이를 뒷받침하기 위한 연구가 계속 진행되고 있다. 특히, 높은 순도의 주파수를 발생시키기 위한 전압제어발진기(Voltage Controlled Oscillator : VCO)와 DMP(Dual Modules Prescaler) 방식을 이용한 분주기(Divider)에 대한 연구가 대표적이다. 위상고정루프(PLL)의 주요 블록 중에서 가장 높은 전력소모비를 차지하는 것은 DMP 방식을 이용한 분주계이다.Low power consumption has become an important factor in applications such as mobile communication terminals, and research to support this is ongoing. In particular, a study on a divider using a voltage controlled oscillator (VCO) and a dual modules prescaler (DMP) method for generating high purity frequency is typical. The highest power consumption among the main blocks of the phase locked loop (PLL) is a dividing system using the DMP method.

종래의 DMP 분주계는, 도 1에 도시한 바와 같이, 하나의 프리스케일러(108)와 임의의 프로그램 가능한 두 개의 카운터(112)(116)를 포함하며, 전압제어발진기(VCO)(104)에서 출력되는 높은 순도의 주파수를 임의의 듀얼 모듈 프리스케일러(108)에서 분주비(1/N)에 의해 분주하는 방식으로 구성된다.A conventional DMP divider, as shown in FIG. 1, includes one prescaler 108 and two programmable counters 112 and 116, which are output from a voltage controlled oscillator (VCO) 104. The high purity frequency is divided by the division ratio (1 / N) in any dual module prescaler 108.

프로그램 가능한 N 카운터(Programmable Counter)와 S 카운터(Swallow Counter)는 내부에 비교기(Comparator)를 하나씩 내장하고 있다. 원하는 높은 순도의 주파수를 생성하기 위하여 분주계 내부에서는 복잡한 카운트 동작을 수행하고, 카운터 내부에 삽입되어 있는 많은 게이트의 수로 인해 전력소모가 증가하게 된다.The Programmable N Counter and Swallow Counter have a built-in comparator. In order to generate the desired high purity frequency, the counting system performs a complicated counting operation, and the power consumption increases due to the number of gates inserted in the counter.

따라서 이동통신용 단말기 등의 응용분야로 사용되기 위해서는 이러한 카운트 동작을 줄이고 낮은 전력소모의 위상고정루프용 분주 구조가 요구된다.Therefore, in order to be used in an application field such as a mobile communication terminal, it is necessary to reduce the counting operation and to divide the structure for the phase locked loop with low power consumption.

도 1에서 나타난 종래의 DMP 방식의 분주계는 하나의 DMP와 두 개의 프로그램 가능한 카운터(N 및 S 카운터)(116)(112)로 구성되어 있으며, 각 분주기 내부에는 프로그램 가능한 카운터와 비교기가 하나씩 내장되어 있다.The conventional DMP frequency divider shown in FIG. 1 is composed of one DMP and two programmable counters (N and S counters) 116 and 112, each of which has a programmable counter and a comparator. It is built in.

두 카운터(116)(112)는 입력되는 펄스를 받아 정해진 셈을 하고 값을 출력하는데, 출력된 값은 해당 비교기의 입력단과 연결된다. 비교기의 역할을 정해진 값과 입력된 출력 카운트의 값이 동일한지를 검사하여 동일한 경우에만 하이(high)신호를 출력하게 된다. 도 1 및 도 2를 참조하여 자세한 동작원리를 설명하면 다음과 같다.The two counters 116 and 112 receive input pulses to calculate a predetermined count and output a value, which is connected to an input terminal of a corresponding comparator. The role of the comparator checks whether the determined value is equal to the value of the input output count and outputs a high signal only when the same value is the same. A detailed operation principle will be described with reference to FIGS. 1 and 2 as follows.

먼저, DMP의 초기 선택모드(106)의 신호는 하이신호로 P+1로 설정된다. 전 압제어발진기(104)에서 출력된 신호는 DMP 초기 설정값인 P+1만큼 분주한다.First, the signal of the initial selection mode 106 of the DMP is set to P + 1 as a high signal. The signal output from the voltage controlled oscillator 104 is divided by P + 1, which is an initial setting value of DMP.

분주된 신호는 NAND 게이트(110)를 경유하여 S 카운터(112)로 전달되며, 주어진 입력 카운트 값만큼 카운트가 발생하고, 카운트가 완료(비교)되면 하이신호가 발생하게 된다.The divided signal is transmitted to the S counter 112 via the NAND gate 110, and a count is generated by a given input count value, and a high signal is generated when the count is completed (compared).

발생된 하이신호는 앞단 인버터(114)에 의해 로(low) 신호로 반전되어 DMP(108)와 NAND 게이트(110)로 전달된다. 이때, DMP(108)의 선택모드는 로 입력에 의해 VCO 출력신호를 p만큼 분주하게 된다. 또한, NAND 게이트(110)의 로 입력으로 S 카운터(112)에 P만큼 분주된 신호는 더 이상 전달되지 않아 S 카운터(112)의 완료(비교)값인 하이 신호를 유지하게 된다.The generated high signal is inverted into a low signal by the front inverter 114 and transferred to the DMP 108 and the NAND gate 110. At this time, the selection mode of the DMP 108 divides the VCO output signal by p by the low input. In addition, the signal divided by P to the S counter 112 by the low input of the NAND gate 110 is no longer transmitted to maintain a high signal that is a completion (comparative) value of the S counter 112.

반면, N 카운터(116)에는 P만큼 분주된 신호가 전달되어 주어진 입력 카운트의 값만큼 카운트를 수행하고, 카운트가 완료(비교)되면 하이 신호를 발생한다.On the other hand, a signal divided by P is transmitted to the N counter 116 to perform a count as much as a given input count value, and generate a high signal when the count is completed (compare).

이와 같이 N 카운터(116) 및 S 카운터(112)가 완료(비교)되면서 발생한 하이 신호는 각각의 카운트 리셋단에 입력되어 DMP 초기 선택모드를 선택하게 하여 상기 수행을 반복한다. 일반적으로 DMP를 이용한 분주계의 총 분주비(Total Divider-Ratio : TDR)는 아래 [수학식 1]과 같다.Thus, the high signal generated when the N counter 116 and the S counter 112 are completed (compared) is input to each count reset stage to select the DMP initial selection mode and repeats the above-described execution. In general, the total divider ratio (TDR) of the dispensing system using DMP is expressed by Equation 1 below.

Figure 112006094882483-PAT00001
Figure 112006094882483-PAT00001

예를 들어, DMP=64, N=4, S=3이라면, 상기 [수학식 1]에 의해서 총 분주비(TDR)는 "259"가 설정됨을 알 수 있다.For example, if DMP = 64, N = 4, S = 3, it can be seen that the total division ratio TDR is set to “259” by Equation 1 above.

그런대, 도 1에서 사용하는 DMP 방식의 경우에는 총 분주비가 카운트 될 때 까지 S 카운트(112)가 N 카운트(116)보다 많은 수행 횟수를 거친다는 단점이 있으며, 이는 전체 전력소모를 증가시키는 원인이 된다.However, the DMP method used in FIG. 1 has a disadvantage in that the S count 112 passes more times than the N count 116 until the total division ratio is counted, which causes an increase in the total power consumption. do.

본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 하나의 카운터와 통합 비교기를 사용하여 분주비를 계산함으로써 전체 게이트 카운트의 수를 줄이고 전력 소모를 감소시킬 수 있는 이동통신용 위상고정루프의 분주회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention is to solve the above-mentioned problems of the prior art, and the division of the phase locked loop for mobile communication which can reduce the total number of gate counts and reduce power consumption by calculating the division ratio using one counter and an integrated comparator. The purpose is to provide a circuit.

본 발명의 목적을 달성하기 위한 바람직한 실시예에 따르면, 전압제어 발진기에서 출력되는 주파수 성분을 임의의 분주비로 분주하는 이동통신용 위상고정루프의 분주회로로서, 초기 선택신호인 하이 신호 또는 로 선택 신호를 인가하는 선택 모드와, 상기 선택 모드의 하이 신호에 따라 상기 전압제어 발진기에서 출력되는 주파수 성분을 DMP 초기 설정값인 P+1만큼 분주하며, 상기 선택 모드의 로 신호에 따라 상기 전압제어 발진기에서 출력되는 주파수 성분을 P만큼 분주하는 DMP 분주기와, 상기 DMP 분주기로부터 제공되는 분주 입력신호를 카운트하는 단일의 카운터와, 상기 단일의 카운터에서 카운트되는 분주 신호를 통과시키는 제 1 NAND 게이트와, 상기 단일의 카운터에서 카운트되는 분주 신호를 통과시키는 제 2 NAND 게이트와, 상기 제 1 NAND 게이트에서 통과된 신호를 S 입력단을 통해 수신하여 비교 동작을 수행하여 논리 신호를 발생하며, 상기 제 2 NAND 게이트에서 통과된 신호를 N 입력단을 통해 수신하여 비교 동작을 수행하여 논리 신호를 발생하는 비교기와, 상기 비교기의 논리 신호를 반전시켜 상기 선택 모드로 전달하는 인버터를 포함하는 이동통신용 위상고정루프의 분주회로를 제공한다.According to a preferred embodiment for achieving the object of the present invention, as a division circuit of a phase fixed loop for mobile communication which divides a frequency component output from a voltage controlled oscillator at an arbitrary division ratio, a high signal or a low selection signal as an initial selection signal is selected. The frequency component output from the voltage controlled oscillator is divided by P + 1, which is a DMP initial setting value, according to the selection mode to be applied and the high signal of the selection mode, and output from the voltage controlled oscillator according to the low signal of the selection mode. A DMP divider for dividing the frequency component by P, a single counter for counting the divided input signal provided from the DMP divider, a first NAND gate for passing the divided signal counted at the single counter, and A second NAND gate through which a divided signal counted by a single counter is passed; and the first NAND gate A comparator for receiving a signal passed through the S input terminal to perform a comparison operation and generating a logic signal, and a comparator for receiving a signal passed through the second NAND gate through an N input terminal to perform a comparison operation to generate a logic signal. And an inverter for inverting the logic signal of the comparator and transferring the signal to the selection mode.

먼저, 본 발명의 핵심 기술 요지는, DMP 방식의 분주회로에서 하나의 카운터와 비교기를 이용하여 전체 분주비를 계산함으로써 카운트의 개수와 전력 소모를 줄인다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.First, the core technical gist of the present invention is to reduce the number of counts and power consumption by calculating the total division ratio by using a counter and a comparator in a DMP frequency division circuit. It will be easy to achieve.

이동통신용 단말기 등의 응용분야에 사용되는 위상고정루프(PLL)를 설계할 때 전력 소모를 고려해야 한다. 전력 소모를 절감하기 위해서는 고속에서 동작하는 분주계 내부의 플립플롭(Flip-Flop) 개수를 줄여야 한다. 분주를 위한 카운터는 리플 카운터(Ripple Counter)를 주로 사용하는데, 리플 카운터의 경우 카운트 동작을 할 때마다 각 플립플롭 단에 잡음의 영향으로 인해 통신 분야에 적합지 않은 불안정한 상태를 초래한다.Power consumption must be taken into account when designing a phase locked loop (PLL) used in applications such as mobile communication terminals. To reduce power consumption, the number of flip-flops inside the divider operating at high speed must be reduced. The counter for dispensing mainly uses a ripple counter. In the case of a ripple counter, each flip-flop stage causes an unstable state which is not suitable for the communication field due to noise effects on each flip-flop stage.

이를 보완하고 전력 소모를 절감하기 위하여 DMP 방식을 적용한 위상고정루프를 주로 사용한다. 그러나 DMP 방식의 분주계는 원하는 주파수를 분주하기 위하여 내부에서 복잡한 카운트 동작을 수행할 뿐만 아니라, 카운터 내부에 삽입되어 있는 많은 플립플롭이 높은 전력소모를 발생시키게 한다.In order to compensate for this and reduce power consumption, the phase-locked loop using the DMP method is mainly used. However, the DMP divider not only performs a complicated counting operation in order to divide a desired frequency, but also causes many flip-flops inserted in the counter to generate high power consumption.

이러한 복잡한 카운트 동작을 줄이고 낮은 전력 소모를 구현하기 위해 본 발명에서는 하나의 카운터와 통합 비교기를 사용한 DMP 방식의 분주 구조를 제안하고자 한다.In order to reduce such a complicated count operation and implement low power consumption, the present invention proposes a DMP frequency division structure using one counter and an integrated comparator.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 실시예에 따른 이동통신용 위상고정루프의 분주회로로서, 위상주파수 검출기(300), 저역통과 필터(302), 전압제어 발진기(304), 분주회로(30) 내의 선택모드(306), DMP 분주기(308), M 카운터(310), 제 1 NAND 게이트(312), 비교기(314), 제 1 인버터(316), 제 2 인버터(318), 제 2 NAND 게이트(320)를 포함한다.3 is a frequency division circuit of a phase locked loop for mobile communication according to a preferred embodiment of the present invention, which includes a phase frequency detector 300, a low pass filter 302, a voltage controlled oscillator 304, and a selection mode in the frequency division circuit 30. 306, DMP divider 308, M counter 310, first NAND gate 312, comparator 314, first inverter 316, second inverter 318, second NAND gate 320 ).

먼저, 위상주파수 검출기(300), 저역통과 필터(302), 전압제어 발진기(304) 등은 일반적인 이동통신용 위상고정루프에서 통상적으로 적용되는 구성이기 때문에, 본 발명의 핵심 요지를 부각시키고 설명의 편의를 도모하기 위해 상기 구성들의 구성 및 기능에 대해서는 구체적인 설명을 생략하기로 한다.First, since the phase frequency detector 300, the low pass filter 302, the voltage controlled oscillator 304, and the like are commonly applied in a general phase fixed loop for mobile communication, the key points of the present invention are emphasized and the convenience of explanation is given. Detailed description of the configuration and function of the components to omit the description will be omitted.

도 3에 도시한 바와 같이, 분주회로(30) 내의 선택 모드(306)는 초기 선택신호인 하이(high) 신호 또는 로(low) 선택 신호를 인가하는 역할을 한다.As shown in FIG. 3, the selection mode 306 in the division circuit 30 serves to apply a high signal or a low selection signal, which is an initial selection signal.

DMP 분주기(308)는 선택 모드(306)의 하이 신호에 따라 전압제어 발진기(304)에서 출력된 신호를 DMP 초기 설정값인 P+1만큼 분주한다. 또한, DMP 분주기(308)는 선택 모드(306)의 로 신호에 따라 전압제어 발진기(304)에서 출력된 신호를 P만큼 분주하는 역할을 한다.The DMP divider 308 divides the signal output from the voltage controlled oscillator 304 by P + 1, which is the DMP initial setting value, according to the high signal of the selection mode 306. In addition, the DMP divider 308 divides the signal output from the voltage controlled oscillator 304 by P according to the low signal of the selection mode 306.

M 카운터(310)는 단일의 카운터로서, 본 실시예에 따라 DMP 분주기(308)로부터 제공되는 분주 입력신호를 카운트하는 역할을 수행한다.The M counter 310 is a single counter, and serves to count the divided input signal provided from the DMP divider 308 according to the present embodiment.

제 1 NAND 게이트(312) 및 제 2 NAND 게이트(320)는 M 카운터(310)에서 카운트되는 분주 신호를 통과시킨다.The first NAND gate 312 and the second NAND gate 320 pass the divided signal counted by the M counter 310.

본 실시예에 따른 비교기(314)는 통합 비교기로서, 상기 제 1 NAND 게이트(312)에서 통과된 신호를 S 입력단을 통해 수신하여 비교 동작을 수행하여, 예를 들면 하이 신호를 발생한다. 또한, 비교기(314)는 상기 제 2 NAND 게이트(312)에서 통과된 신호를 N 입력단을 통해 수신하여 비교 동작을 수행하여, 예를 들면 하이 신호를 발생한다.The comparator 314 according to the present exemplary embodiment is an integrated comparator, and receives a signal passed through the first NAND gate 312 through an S input terminal to perform a comparison operation, for example, to generate a high signal. In addition, the comparator 314 receives the signal passed by the second NAND gate 312 through the N input terminal and performs a comparison operation, for example, to generate a high signal.

제 1 인버터(316)는 비교기(314)의 하이 신호를 로 신호로 반전시켜 선택 모드(306)로 전달하는 역할을 수행한다.The first inverter 316 inverts the high signal of the comparator 314 into a low signal and transmits the high signal to the selection mode 306.

이하, 상술한 구성과 함께, 본 발명에 따른 분주구조를 갖는 DMP 방식의 분주회로에서의 보다 상세한 동작 과정을 설명하기로 한다.Hereinafter, a detailed operation process of the DMP frequency divider having the frequency divider according to the present invention together with the above-described configuration will be described.

먼저, 분주회로(30)의 초기 선택모드는 선택모드(306)의 하이 신호에 의해 P+1로 설정된다.First, the initial selection mode of the frequency divider 30 is set to P + 1 by the high signal of the selection mode 306.

전압제어 발진기(304)에서 출력되는 신호는 DMP 분주기(308)에 의해 DMP 초기 설정값인 P+1만큼 분주된다.The signal output from the voltage controlled oscillator 304 is divided by the DMP divider 308 by P + 1, which is a DMP initial setting value.

분주된 신호는 바로 M 카운터(310)에 입력되어 임의의 카운트 동작을 수행한다.The divided signal is directly input to the M counter 310 to perform an arbitrary count operation.

M 카운터(310)에서 카운트된 신호는 제 1 NAND 게이트(312)를 통과하여 비교기(314)의 S 입력단으로 전달된다.The signal counted by the M counter 310 passes through the first NAND gate 312 to the S input terminal of the comparator 314.

비교기(314)의 S 입력단으로 입력된 신호는 임의의 비교 동작을 거친 후에 하이 신호를 발생하게 된다.The signal input to the S input terminal of the comparator 314 generates a high signal after an arbitrary comparison operation.

발생된 하이 신호는 전단 인버터에 의해 로 신호로 반전되어 DMP 분주 기(308)와 제 2 NAND 게이트(320)로 전달된다.The generated high signal is inverted into a low signal by the front inverter and transferred to the DMP divider 308 and the second NAND gate 320.

한편, DMP 선택모드(306)로 로 신호가 전달되면 DMP 분주기(308)는 전압제어 발진기(304)로부터의 출력 신호를 P만큼 분주하게 된다.On the other hand, when the low signal is transmitted to the DMP selection mode 306, the DMP divider 308 divides the output signal from the voltage controlled oscillator 304 by P.

P만큼 분주된 신호는 제 2 NAND 게이트(320)를 지나 통합 비교기(314)의 N 입력단으로 전달된다.The signal divided by P is passed through the second NAND gate 320 to the N input terminal of the integrated comparator 314.

비교기(314)의 N 입력단으로 전달된 신호는 비교기(314)의 비교 동작을 거친 후에 하이 신호로 출력된다.The signal transmitted to the N input terminal of the comparator 314 is output as a high signal after the comparison operation of the comparator 314.

비교기(314)의 하이 신호에 의해 M 카운터(310)는 리셋되고, 다시 DMP 초기 선택모드(306)로 돌아가서 전체 분주의 수만큼 상기 수행을 반복한다.The M counter 310 is reset by the high signal of the comparator 314, and again returns to the DMP initial selection mode 306 to repeat the above performance by the total number of divisions.

이와 같은 반복 동작에 의해 구해지는 총 분주비는 N 주기일 때 P+1, S 주기일 때 P 분주만큼 수행하여 상기 [수학식 1]과 같이 동일하게 표현되어 진다. 예컨대, DMP=64, N=4, S=3이라면, 상기 [수학식 1]에 의해 총 분주비(TDR)는 259가 카운트된다.The total division ratio obtained by such a repetitive operation is expressed in the same manner as in Equation 1 by performing P division in the N period and P division in the S period. For example, if DMP = 64, N = 4, S = 3, the total division ratio TDR is counted by Equation 1 above.

도 4는 종래의 DMP PLL 분주 방식과 본 발명에서 제안하는 DMP PLL 분주 방식의 전력 소모량을 비교한 그래프이다.4 is a graph comparing the power consumption of the conventional DMP PLL dispensing method and the DMP PLL dispensing method proposed by the present invention.

도 4에서 '●'는 종래의 DMP PLL 분주 방식이며, '■'은 본 발명에 따른 DMP PLL 분주 방식의 분포도이다. 도 4에서 알 수 있듯이, 본 발명은 동일한 동작 주파수에서 전력 소모량을 상대적으로 크게 절감시켰다.4 is a conventional DMP PLL dispensing method, and '■' is a distribution diagram of the DMP PLL dispensing method according to the present invention. As can be seen in Figure 4, the present invention has relatively reduced power consumption at the same operating frequency.

이상 설명한 바와 같이, 본 발명은 하나의 M 카운터와 통합 비교기를 사용하는 DMP 방식을 적용함으로써 분주기 내의 플립플롭의 개수와 게이트 카운트의 수를 줄일 수 있도록 구현한 것이다.As described above, the present invention is implemented to reduce the number of flip-flops and the number of gate counts in the divider by applying the DMP method using one M counter and an integrated comparator.

이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.The embodiments of the present invention have been described in detail above, but the present invention is not limited to these embodiments, and various modifications may be made by those skilled in the art within the spirit and scope of the present invention described in the claims below.

본 발명에 의하면, 전체 분주비를 계산하는데 하나의 카운터와 비교기를 사용하여 높은 출력신호를 하나의 카운트 동작만으로 반복 수행하게 함으로서, 전체 플립플롭의 개수를 줄일 수 있기 때문에, 전체 전력 소모를 줄이게 된다.According to the present invention, by using a single counter and a comparator to calculate the total division ratio, the high output signal is repeatedly performed by only one counting operation, thereby reducing the total number of flip-flops, thereby reducing the total power consumption. .

Claims (4)

전압제어 발진기에서 출력되는 주파수 성분을 임의의 분주비로 분주하는 이동통신용 위상고정루프의 분주회로로서,As a division circuit of a phase locked loop for mobile communication that divides frequency components output from a voltage controlled oscillator at an arbitrary division ratio, 초기 선택신호인 하이 신호 또는 로 선택 신호를 인가하는 선택 모드와,A selection mode for applying a high signal or a low selection signal as an initial selection signal; 상기 선택 모드의 하이 신호에 따라 상기 전압제어 발진기에서 출력되는 주파수 성분을 DMP 초기 설정값인 P+1만큼 분주하며, 상기 선택 모드의 로 신호에 따라 상기 전압제어 발진기에서 출력되는 주파수 성분을 P만큼 분주하는 DMP 분주기와,The frequency component output from the voltage controlled oscillator is divided by P + 1, which is an initial setting value of DMP, according to the high signal of the selection mode, and the frequency component output from the voltage controlled oscillator is output by P according to the low signal of the selection mode. A busy DMP divider, 상기 DMP 분주기로부터 제공되는 분주 입력신호를 카운트하는 단일의 카운터와,A single counter for counting the divided input signal provided from the DMP divider; 상기 단일의 카운터에서 카운트되는 분주 신호를 통과시키는 제 1 NAND 게이트와,A first NAND gate for passing a divided signal counted in the single counter; 상기 단일의 카운터에서 카운트되는 분주 신호를 통과시키는 제 2 NAND 게이트와,A second NAND gate for passing the divided signal counted in the single counter; 상기 제 1 NAND 게이트에서 통과된 신호를 S 입력단을 통해 수신하여 비교 동작을 수행하여 논리 신호를 발생하며, 상기 제 2 NAND 게이트에서 통과된 신호를 N 입력단을 통해 수신하여 비교 동작을 수행하여 논리 신호를 발생하는 비교기와,A logic signal is generated by receiving a signal passed through the first NAND gate through an S input terminal and performing a comparison operation, and a logic signal is received by performing a comparison operation by receiving a signal passed through the second NAND gate through an N input terminal. With a comparator to generate 상기 비교기의 논리 신호를 반전시켜 상기 선택 모드로 전달하는 인버터An inverter that inverts the logic signal of the comparator and transfers it to the selection mode 를 포함하는 이동통신용 위상고정루프의 분주회로.A frequency division circuit of a mobile stationary phase locked loop comprising a. 제 1 항에 있어서,The method of claim 1, 상기 분주회로는,The frequency division circuit, 초기 선택신호인 하이 신호에 따라 상기 전압제어 발진기에서 출력되는 신호를 P+1로 분주하여 상기 비교기의 S 입력단으로 입력하여 논리 하이 신호를 발생하는 것을 특징으로 하는 이동통신용 위상고정루프의 분주회로.And a logic high signal is generated by dividing a signal output from the voltage controlled oscillator to P + 1 according to a high signal as an initial selection signal and inputting the signal to an S input terminal of the comparator. 제 2 항에 있어서,The method of claim 2, 상기 비교기에서 발생된 논리 하이 신호가 상기 인버터에 의해 반전되어 상기 선택모드로 전달되면 상기 전압제어 발진기로부터의 출력 신호를 P만큼 분주하는 것을 특징으로 하는 이동통신용 위상고정루프의 분주회로.And dividing the output signal from the voltage controlled oscillator by P when the logic high signal generated by the comparator is inverted by the inverter and transferred to the selection mode. 제 1 항에 있어서,The method of claim 1, 상기 비교기의 N 입력단으로 전달된 신호는 비교기의 비교 동작을 거친 후에 논리 하이 신호로 출력되며, 상기 비교기의 논리 하이 신호에 의해 상기 카운터가 리셋되어 DMP 초기 선택모드로 피드백하는 것을 특징으로 하는 이동통신용 위상고정루프의 분주회로.The signal transmitted to the N input terminal of the comparator is output as a logic high signal after the comparison operation of the comparator, and the counter is reset by the logic high signal of the comparator and fed back to the DMP initial selection mode. Division circuit of phase locked loop.
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