KR20080049161A - Method of manufacturing a stacked semiconductor device - Google Patents

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KR20080049161A
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이은옥
김현수
김대용
정은지
최길현
김병희
윤종호
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Abstract

A method for manufacturing a stacked semiconductor device is provided to eliminate a strip process by forming a cobalt layer pattern having high selectivity to silicon. One or more interlayer dielectric including a gate structure and at least one single crystalline silicon layer are formed alternately on a single crystalline substrate(100). A contact hole for exposing a surface of the substrate is formed by etching the interlayer dielectric and the single crystalline silicon layer. Cobalt silicide patterns(150a) are formed on a surface part of the exposed substrate and a sidewall part of the exposed single crystalline silicon layer. A metal pattern(154) is formed to fill up the contact hole.

Description

스택형 반도체 장치의 제조 방법{Method of manufacturing a stacked semiconductor device}Method of manufacturing a stacked semiconductor device

도 1 내지 도 9는 본 발명의 일 실시예에 따른 트리플 스택형 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a triple stack type SRAM device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100: 반도체 기판 102: 제1 게이트 절연막 패턴100 semiconductor substrate 102 first gate insulating film pattern

104: 제1 도전막 패턴 106: 게이트 스페이서104: first conductive film pattern 106: gate spacer

108: 질화막 라이너 110: 제1 소오스/드레인108: nitride film liner 110: first source / drain

112: 제1 층간 절연막 114: 제1 개구부112: first interlayer insulating film 114: first opening

116: 제1 에피택시얼막 118: 제1 단결정 실리콘막 패턴116: first epitaxial film 118: first single crystal silicon film pattern

148: 콘택홀 150: 코발트 패턴148: contact hole 150: cobalt pattern

150a: 코발트 실리사이드 패턴 152: 베리어막150a: cobalt silicide pattern 152: barrier film

152a: 베리어막 패턴 154: 금속 패턴152a: barrier film pattern 154: metal pattern

본 발명은 스택형 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게 는, 트랜지스터와 같은 단위 소자들이 수직으로 배치되는 스택형 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a stacked semiconductor device, and more particularly, to a method of manufacturing a stacked semiconductor device in which unit elements such as transistors are vertically disposed.

반도체 장치를 계속적으로 집적화시키기 위해, 단위 칩 상에 형성되는 패턴의 선폭을 감소시키는 방향으로 공정이 개발되어 왔다. 그러나, 패턴의 선폭을 감소시키는 경우, 패턴의 저항이 증가되고, 패턴의 선폭의 편차에 따른 단위 소자의 특성 변화가 매우 크게 나타나는 등의 예기치 않은 문제가 발생된다. 때문에, 상기 패턴의 크기를 감소시킴으로써 집적도를 증가시키는 것은 한계가 있다. In order to continuously integrate a semiconductor device, a process has been developed in the direction of reducing the line width of a pattern formed on a unit chip. However, when the line width of the pattern is reduced, an unexpected problem occurs such that the resistance of the pattern is increased and the characteristic change of the unit element due to the variation in the line width of the pattern is very large. Therefore, there is a limit to increasing the degree of integration by reducing the size of the pattern.

최근에는 반도체 기판 상에 단결정 실리콘막 패턴을 형성하고 상기 단결정 실리콘막 패턴 상에 MOS(metal oxide semiconductor) 트랜지스터와 같은 반도체 단위 소자들을 적층시킴으로써 반도체 장치를 집적화시키는 공정이 개발되고 있다. Recently, a process of integrating a semiconductor device has been developed by forming a single crystal silicon film pattern on a semiconductor substrate and stacking semiconductor unit elements such as a metal oxide semiconductor (MOS) transistor on the single crystal silicon film pattern.

상기 단결정 실리콘막 패턴 상에 반도체 단위 소자들을 적층시키는 공정은 SRAM(static random access memory) 장치에 주로 적용하고 있다. 이는, Full CMOS SRAM 장치의 경우, 단위 셀이 6개의 트랜지스터로 구성되어 있으므로, 상기 트랜지스터들을 기판 상에 모두 구현하는 경우 다른 메모리 장치에 비해서 단위 셀의 면적이 매우 커지기 때문이다. The process of stacking semiconductor unit devices on the single crystal silicon film pattern is mainly applied to static random access memory (SRAM) devices. This is because in the case of a full CMOS SRAM device, since the unit cell is composed of six transistors, when the transistors are implemented on the substrate, the area of the unit cell is much larger than that of other memory devices.

상기 스택형의 SRAM 장치를 구현하기 위해서는, 채널 박막으로 제공되는 단결정 실리콘막 패턴을 수직 방향으로 적층시킨 후, 상기 단결정 실리콘막 패턴에 각 단위 트랜지스터를 형성한다. 이 후, 상기 각 단위 트랜지스터들을 서로 전기적으로 연결하여야 한다. 때문에, 상기 기판 또는 단결정 실리콘막 패턴 상에 형성되어 있는 각 단위 트랜지스터들의 게이트 전극 또는 소오스/드레인 영역들을 전기적 으로 연결시키기 위한 콘택 플러그가 반드시 필요하다. In order to implement the stacked SRAM device, a single crystal silicon film pattern provided as a channel thin film is stacked in a vertical direction, and then each unit transistor is formed in the single crystal silicon film pattern. After that, the unit transistors must be electrically connected to each other. Therefore, a contact plug for electrically connecting the gate electrode or source / drain regions of each unit transistor formed on the substrate or the single crystal silicon film pattern is necessary.

통상적으로, 상기 콘택 플러그의 각 접촉 부위가 오믹 콘택의 특성을 갖도록 하기 위해 오믹막(ohmic layer)으로서 금속 실리사이드막을 형성하고 있다. 상기 금속 실리사이드막은 콘택홀 내부 표면에 연속적으로 금속막을 증착하고, 상기 금속막을 열처리함으로써 형성할 수 있다. Typically, a metal silicide film is formed as an ohmic layer so that each contact portion of the contact plug has an ohmic contact characteristic. The metal silicide film may be formed by continuously depositing a metal film on an inner surface of a contact hole and heat treating the metal film.

화학 기상 증착(chemical vapor deposition: CVD) 또는 물리적 기상 증착(physical vapor deposition: PVD) 방법을 이용하여 텅스텐막을 형성할 경우, 상기 콘택홀에 의해 노출된 단결정 실리콘막 패턴의 측면 부위에 텅스텐막을 증착하는 것이 매우 어렵다. 때문에, 상기 텅스텐막이 증착되지 못한 부위에서는 텅스텐 실리사이드막이 형성되지 않으므로, 오믹 콘택의 특성을 갖지 못하게 된다. 따라서, 상기 텅스텐 실리사이드막이 증착되지 않은 콘택홀 측면은 저항이 증가하는 문제점이 발생한다.When the tungsten film is formed by using chemical vapor deposition (CVD) or physical vapor deposition (PVD), the tungsten film is deposited on the side portions of the single crystal silicon film pattern exposed by the contact hole. It is very difficult. Therefore, since the tungsten silicide layer is not formed at the portion where the tungsten layer is not deposited, the tungsten silicide layer does not have an ohmic contact characteristic. Therefore, the contact hole side in which the tungsten silicide layer is not deposited has a problem of increasing resistance.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 콘택홀 측면의 저항을 감소시킬 수 있는 콘택 플러그를 포함하는 스택형 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method for manufacturing a stacked semiconductor device including a contact plug that can reduce the resistance of the contact hole side.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택형 반도체 장치의 제조 방법은, 우선 단결정 실리콘 기판 상에 게이트 구조물을 포함하는 적어도 하나의 층간 절연막 및 적어도 하나의 단결정 실리콘막을 번갈아 형성하고, 상 기 층간 절연막 및 단결정 실리콘막을 식각하여 상기 기판의 표면 부위를 노출시키는 콘택홀을 형성한 후에, 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위 상에 선택적으로 코발트 실리사이드 패턴들을 형성한다. 이어서, 상기 콘택홀 내부를 채우는 금속 패턴을 형성한다.In order to achieve the above object, a method of manufacturing a stacked semiconductor device according to an embodiment of the present invention may first alternately form at least one interlayer insulating film and at least one single crystal silicon film including a gate structure on a single crystal silicon substrate. And etching the interlayer insulating film and the single crystal silicon film to form a contact hole exposing a surface portion of the substrate, and then selectively on the surface portion of the exposed substrate and the sidewall portion of the single crystal silicon layer exposed by the contact hole. Cobalt silicide patterns are formed. Subsequently, a metal pattern filling the inside of the contact hole is formed.

본 발명의 일 실시예에 따르면, 상기 코발트 실리사이드 패턴을 형성하는 단계는, 무전해 도금 공정을 수행하여 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위에 선택적으로 코발트 패턴들을 형성하는 단계와 상기 코발트 패턴들을 열처리하여, 상기 코발트 패턴과 상기 코발트 패턴과 접해있는 실리콘을 서로 반응시키는 단계를 포함할 수 있다.According to an embodiment of the present invention, the forming of the cobalt silicide pattern may be performed by performing an electroless plating process to selectively cobalt the surface portion of the exposed substrate and the sidewall portion of the single crystal silicon layer exposed by the contact hole. The method may include forming patterns and heat treating the cobalt patterns to react the cobalt pattern and silicon in contact with the cobalt pattern.

본 발명의 일 실시예에 따르면, 상기 열처리는 불활성 기체 분위기하의 10-9 내지 103torr의 압력 및 100 내지 1000℃의 온도에서 수행할 수 있다.According to one embodiment of the invention, the heat treatment may be carried out at a pressure of 10 -9 to 10 3 torr and a temperature of 100 to 1000 ℃ in an inert gas atmosphere.

본 발명의 일 실시예에 따르면, 상기 열처리를 수행하기 전에 상기 코발트 패턴들이 형성된 콘택홀을 한정하는 표면들 상에 티타늄 질화물을 포함하는 베리어막을 형성하는 단계를 더 수행할 수 있다.According to an embodiment of the present disclosure, before the heat treatment is performed, a step of forming a barrier film including titanium nitride may be further formed on surfaces defining contact holes in which the cobalt patterns are formed.

상기와 같은 본 발명의 실시예들에 의하면, 무전해 도금 공정을 수행하여 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위에 선택적으로 코발트 패턴이 형성된다. 이로 인해, 코발트 패턴과 상기 코발트 패턴과 접해있는 실리콘의 실리사이드 반응을 통해 획득한 코발트 실리사이드 패턴이 형성된다.According to the embodiments of the present invention as described above, a cobalt pattern is selectively formed on the surface portion of the exposed substrate and the sidewall portion of the single crystal silicon layer exposed by the contact hole by performing an electroless plating process. As a result, a cobalt silicide pattern obtained through a silicide reaction of a cobalt pattern and silicon in contact with the cobalt pattern is formed.

따라서, 무전해 도금 공정을 이용할 경우, 실리콘이 노출된 부분에 선택적으로 코발트 패턴이 형성되므로 별도의 스트립(strip) 공정이 필요하지 않다. 또한, 상기 코발트 패턴은 실리콘에 대해 높은 선택성을 지니므로, 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD) 공정시 실리콘에 대한 스텝 커버리지(step coverage)가 나빠서 발생하는 콘택홀 측면의 저항을 감소시킬 수 있다.Therefore, when the electroless plating process is used, a cobalt pattern is selectively formed on the exposed portions of silicon, so that a separate strip process is not required. In addition, since the cobalt pattern has high selectivity to silicon, the contact hole side resistance caused by poor step coverage for silicon during a chemical vapor deposition (CVD) or physical vapor deposition (PVD) process is reduced. You can.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 스택형 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 각 층(막), 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴들 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에" 또는 "상부에" 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴들 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 층(막), 다른 패턴들 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막), 패턴 또는 홀들이 "예비", "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 패턴 또는 홀들을 구분하기 위한 것이다. 따라서 "예비", "제1" 및/또는 "제2"는 각 층(막), 패턴 또는 홀들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a stacked semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and is commonly known in the art. Persons having the present invention may implement the present invention in various other forms without departing from the spirit of the present invention. In the accompanying drawings, the dimensions of the substrate, each layer (film), patterns or structures are shown to be larger than the actual for clarity of the invention. In the present invention, each layer (film), patterns or structures are referred to as being formed "on" or "top" of the substrate, each layer (film) or patterns. Or it means that the structures are formed directly on the substrate, each layer (film) or patterns, or another layer (film), other patterns or other structures may be additionally formed on the substrate. In addition, where layers (films), patterns or holes are referred to as "preliminary", "first" and / or "second", it is not intended to limit these members but only to each layer (film), pattern or holes. To distinguish. Thus, "preliminary", "first" and / or "second" may be used selectively or interchangeably for each layer (film), pattern or holes, respectively.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 스택형 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a stacked SRAM device according to an embodiment of the present invention.

도 1을 참조하면, 트랜지스터들을 포함하는 반도체 기판 상에 상기 트랜지스터들을 매립하는 제1 층간 절연막을 형성한다.Referring to FIG. 1, a first interlayer insulating layer may be formed on a semiconductor substrate including transistors.

우선, 단결정 실리콘 기판(100)을 준비한다. 상기 기판(100)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 게르마늄-온-인슐레이터 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 상기 기판(100) 상에 통상의 소자 분리 공정을 수행하여 소자 분리막(미도시)을 형성하여, 하부 액티브 영역을 정의한다. First, the single crystal silicon substrate 100 is prepared. Examples of the substrate 100 include a silicon substrate, a silicon-on-insulator substrate, a germanium substrate, a germanium-on-insulator substrate, a silicon-germanium substrate, and the like. A device isolation layer (not shown) is formed on the substrate 100 to form a lower active region.

상기 하부 액티브 영역에 해당하는 기판(100) 상에 제1 게이트 절연막(도시안됨)을 형성한다. 상기 제1 게이트 절연막 상에 제1 도전막(도시안됨)을 형성하고 이를 패터닝하여, 제1 게이트 절연막 패턴(102) 및 제1 도전막 패턴(104)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 도전막 패턴은 폴리실리콘 물질로 이루어질 수 있다. 상기 제1 게이트 구조물의 양측에 게이트 스페이서(106)를 형성한다. 상기 게이트 스페이서(106), 제1 도전막 패턴(104) 상부면 및 상기 기판(100) 상에는 후속 공정에서 식각 저지막으로 사용하기 위한 질화막 라이너(108)를 형성한다. 상기 제1 게이트 구조물 양측에 노출된 기판 아래로 N형 불순물을 주입함으로서 제1 소오스/드레인 영역(110)을 형성한다. 상기 공정을 수행함으로써, 상기 기판(100) 상에 풀-다운 소자를 이루는 하부 NMOS 트랜지스터들을 완성한다.A first gate insulating layer (not shown) is formed on the substrate 100 corresponding to the lower active region. A first conductive layer (not shown) is formed on the first gate insulating layer and patterned to form a first gate structure in which the first gate insulating layer pattern 102 and the first conductive layer pattern 104 are stacked. The first conductive layer pattern may be made of a polysilicon material. Gate spacers 106 are formed on both sides of the first gate structure. A nitride film liner 108 is formed on the gate spacer 106, the top surface of the first conductive layer pattern 104, and the substrate 100 to be used as an etch stop layer in a subsequent process. The first source / drain region 110 is formed by implanting N-type impurities under the exposed substrate on both sides of the first gate structure. By performing the above process, the lower NMOS transistors forming the pull-down device on the substrate 100 are completed.

이어서, 상기 기판(100) 상에 상기 NMOS 트랜지스터들을 매몰하는 제1 층간 절연막(112)을 형성한다. 상기 제1 층간 절연막(112)은 실리콘 산화물과 같은 산화물로 이루어질 수 있다. 예를 들면, BPSG(boro phospho silicate glass), PSG(phospho silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS) 또는 HDP(high density plasma) 산화물로 구성될 수 있다. 이들 산화물은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 이후, 상기 층간 절연막(112)은 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행함으로써, 평탄화할 수 있다.Subsequently, a first interlayer insulating layer 112 may be formed on the substrate 100 to bury the NMOS transistors. The first interlayer insulating layer 112 may be formed of an oxide such as silicon oxide. For example, boro phospho silicate glass (BPSG), phospho silicate glass (PSG), undoped silicate glass (USG), tetra ethyl ortho silicate (TEOS), plasma enhanced-TEOS (PE-TEOS) or high density plasma (HDP) It may be composed of an oxide. These oxides can be used individually or in mixture of 2 or more. Thereafter, the interlayer insulating layer 112 may be planarized by performing a chemical mechanical polishing (CMP) process or an etch back process.

도 2를 참조하면, 상기 제1 층간 절연막(112)을 부분적으로 식각하여 상기 기판 표면을 노출시키는 제1 개구부(114)를 형성한다. Referring to FIG. 2, the first interlayer insulating layer 112 is partially etched to form a first opening 114 exposing the surface of the substrate.

이어서, 상기 제1 개구부(114) 저면에 노출되는 기판으로부터 상기 개구부(114) 내부를 완전히 채우도록 예비 에피택시얼막(도시안됨)을 성장시킨다. Subsequently, a preliminary epitaxial layer (not shown) is grown to completely fill the inside of the opening 114 from the substrate exposed on the bottom surface of the first opening 114.

일 예로서, 상기 예비 에피택시얼막을 성장시킬 때 공정 온도가 약 700℃ 미만이면 에피택시얼막의 성장이 용이하게 이루어지지 않고, 상기 공정 온도가 약 1,300℃를 초과하면 에피택시얼막의 성장에 따른 공정 제어가 용이하지 않다. 따라서, 상기 예비 에피택시얼막의 성장은 약 700 내지 1,300℃의 온도에서 수행하며, 바람직하게는 약 800 내지 900℃의 온도에서 수행할 수 있다.For example, when the preliminary epitaxial film is grown, if the process temperature is less than about 700 ° C., the epitaxial film is not easily grown. If the process temperature exceeds about 1,300 ° C., the epitaxial film is grown accordingly. Process control is not easy Therefore, the growth of the preliminary epitaxial film may be performed at a temperature of about 700 to 1,300 ° C., preferably at a temperature of about 800 to 900 ° C.

또한, 상기 예비 에피택시얼막을 형성하기 위한 상기 반응 가스는 실리콘 소스 가스를 포함할 수 있다. 상기 실리콘 소스 가스의 예로서는 실리콘테트라클로라이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.In addition, the reaction gas for forming the preliminary epitaxial layer may include a silicon source gas. Examples of the silicon source gas include silicon tetrachloride (SiCl 4 ), silane (SiH 4 ), dichlorosilane (SiH 2 Cl 2 ), trichlorochloride silane (SiHCl 3 ), and the like. These can be used individually or in mixture of 2 or more.

이후, 상기 제1 층간 절연막(112)이 노출되도록 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행하여, 상기 예비 에피택시얼막을 연마한다. 그 결과, 상기 제1 층간 절연막(112) 상부면과 동일 평면 상에 위치한 상부면을 갖는 제1 에피택시얼막(106)이 형성된다. Thereafter, the preliminary epitaxial layer is polished by performing a chemical mechanical polishing (CMP) process or an etch back process to expose the first interlayer insulating layer 112. As a result, a first epitaxial film 106 having an upper surface disposed on the same plane as the upper surface of the first interlayer insulating layer 112 is formed.

도 3을 참조하면, 상기 제1 층간 절연막(102) 및 제1 에피택시얼막(106) 상에 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학 기상 증착(CVD) 공정에 의해 형성할 수 있다. 상기 비정질 실리콘막은 열처리 공정에 의해 상 변화되어 단결정 실리콘막(미도시)으로 전환된다. 이 때, 상기 제1 에피택시얼막의 실리콘 물질이 시드로 작용함으로써, 상기 비정질 실리콘막의 결정 구조가 단결정으로 변화된다. 이후, 상기 단결정 실리콘막을 선택적으로 사진 식각함으로써, 상부 액티브 영역으로 제공되기 위한 제1 단결정 실리콘막 패턴(118)을 형성한다. Referring to FIG. 3, an amorphous silicon film (not shown) is formed on the first interlayer insulating film 102 and the first epitaxial film 106. The amorphous silicon film may be formed by a chemical vapor deposition (CVD) process. The amorphous silicon film is converted into a single crystal silicon film (not shown) by phase change by a heat treatment process. At this time, the silicon material of the first epitaxial film acts as a seed, thereby changing the crystal structure of the amorphous silicon film into a single crystal. Thereafter, the single crystal silicon film is selectively photo-etched to form a first single crystal silicon film pattern 118 to be provided to the upper active region.

도 4를 참조하면, 상기 제1 단결정 실리콘막 패턴(118) 상에 제2 게이트 절연막(도시안됨)을 형성한다. 상기 제2 게이트 절연막 상에 제2 도전막(도시안됨)을 형성하고 이를 패터닝하여, 제2 게이트 절연막 패턴(120) 및 제2 도전막 패턴(122)이 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측에 노출된 제1 단결정 실리콘막 패턴(118)으로 P형 불순물을 주입함으로써, 제2 소오스/드레인 영역(124)을 형성한다. 상기 공정을 수행함으로써, 상기 제1 단결정 실리콘막 패턴(218) 상에 풀 업 소자를 이루는 PMOS트랜지스터들을 완성한다.Referring to FIG. 4, a second gate insulating layer (not shown) is formed on the first single crystal silicon layer pattern 118. A second conductive layer (not shown) is formed on the second gate insulating layer and patterned to form a second gate structure in which the second gate insulating layer pattern 120 and the second conductive layer pattern 122 are stacked. The second source / drain regions 124 are formed by implanting P-type impurities into the first single crystal silicon film pattern 118 exposed on both sides of the second gate structure. By performing the above process, PMOS transistors forming a pull-up device on the first single crystal silicon film pattern 218 are completed.

이어서, 상기 제1 단결정 실리콘막 패턴(118) 및 제1 층간 절연막(112) 상에 상기 상부 PMOS트랜지스터들을 매립하는 제2 층간 절연막(226)을 형성한다. Subsequently, a second interlayer insulating layer 226 filling the upper PMOS transistors is formed on the first single crystal silicon layer pattern 118 and the first interlayer insulating layer 112.

도 5를 참조하면, 상기 제2 층간 절연막(126)에 상기 제1 단결정 실리콘막 패턴(118)을 노출시키는 제2 개구부(128)를 형성한다.Referring to FIG. 5, a second opening 128 exposing the first single crystal silicon film pattern 118 is formed in the second interlayer insulating layer 126.

이어서, 상기 도 2 및 도 3을 참조로 설명한 공정들을 동일하게 수행함으로써, 상기 제2 개구부(128) 내부를 채우는 제2 에피택시얼막(130)을 형성하고, 상기 제2 에피택시얼막(130) 및 제2 층간 절연막(126) 상에는 제2 단결정 실리콘막 패턴(132)을 형성한다. Subsequently, by performing the same processes described with reference to FIGS. 2 and 3, the second epitaxial layer 130 filling the inside of the second opening 128 is formed, and the second epitaxial layer 130 is formed. And a second single crystal silicon film pattern 132 on the second interlayer insulating film 126.

이어서, 상기 제2 단결정 실리콘막 패턴(132) 상에 제3 게이트 절연막(도시안됨)을 형성한다. 상기 제3 게이트 절연막 상에 제3 도전막(도시안됨)을 형성하고 이를 패터닝하여, 제3 게이트 절연막 패턴(134) 및 제3 도전막 패턴(136)이 적층된 제3 게이트 구조물을 형성한다. 상기 제3 게이트 구조물 양측에 노출된 제2 단결정 실리콘막 패턴(132)으로 N형 불순물을 주입함으로써, 제3 소오스/드레인 영역(138)을 형성한다. 상기 공정을 수행함으로써, 상기 제2 단결정 실리콘막 패턴(132) 상에 억세스 소자를 이루는 상부 NMOS트랜지스터를 완성한다.Subsequently, a third gate insulating layer (not shown) is formed on the second single crystal silicon layer pattern 132. A third conductive layer (not shown) is formed on the third gate insulating layer and patterned to form a third gate structure in which the third gate insulating layer pattern 134 and the third conductive layer pattern 136 are stacked. The third source / drain region 138 is formed by implanting N-type impurities into the second single crystal silicon layer pattern 132 exposed on both sides of the third gate structure. By performing the above process, an upper NMOS transistor forming an access element on the second single crystal silicon film pattern 132 is completed.

이후, 상기 제2 단결정 실리콘막 패턴(132) 및 제2 층간 절연막(126) 상에 상기 상부 NMOS트랜지스터를 매립하는 제3 층간 절연막(140)을 형성한다. Subsequently, a third interlayer insulating layer 140 may be formed on the second single crystal silicon layer pattern 132 and the second interlayer insulating layer 126 to fill the upper NMOS transistor.

도 6을 참조하면, 상기 제3 층간 절연막(240) 상에 콘택홀 형성을 위한 식각 마스크로 제공되는 하드 마스크 패턴(미도시)을 형성한다.Referring to FIG. 6, a hard mask pattern (not shown) provided as an etching mask for forming a contact hole is formed on the third interlayer insulating layer 240.

상기 하드 마스크 패턴을 식각 마스크로 하여 상기 제3 층간 절연막(140)을 식각함으로써, 그 측면에 상기 제2 단결정 실리콘막 패턴(132)의 일부분이 노출되 는 제3 콘택홀(142)을 형성한다. 이 때, 상기 제3 콘택홀(142)은 그 측면에 상기 제3 게이트 구조물이 전혀 노출되지 않도록 형성될 수 있다. 상기 공정을 수행함으로써, 상기 제3 층간 절연막(140)은 제3 콘택홀(142)을 갖는 제3 층간 절연막 패턴(140a)으로 전환된다. The third interlayer insulating layer 140 is etched using the hard mask pattern as an etch mask to form a third contact hole 142 in which a portion of the second single crystal silicon layer pattern 132 is exposed. . In this case, the third contact hole 142 may be formed so that the third gate structure is not exposed at all on its side surface. By performing the above process, the third interlayer insulating layer 140 is converted into a third interlayer insulating layer pattern 140a having a third contact hole 142.

상기 제3 콘택홀(142)의 저면에 노출되는 상기 제2 에피택시얼막(130) 및 제2 층간 절연막(126)을 식각하여 제2 콘택홀(144)을 형성한다. 상기 제2 콘택홀(144)은 그 측면에 상기 제1 단결정 실리콘막 패턴(118)의 일부분이 노출되도록 형성된다. 또한, 상기 제2 콘택홀(144)은 그 측면에 상기 제2 게이트 구조물이 노출되지 않도록 형성될 수 있다. 상기 공정을 수행함으로서, 상기 제2 층간 절연막(126)은 제2 콘택홀(144)을 갖는 제2 층간 절연막 패턴(126a)으로 전환된다. A second contact hole 144 is formed by etching the second epitaxial layer 130 and the second interlayer insulating layer 126 exposed on the bottom surface of the third contact hole 142. The second contact hole 144 is formed to expose a portion of the first single crystal silicon layer pattern 118 on a side thereof. In addition, the second contact hole 144 may be formed so that the second gate structure is not exposed at a side thereof. By performing the above process, the second interlayer insulating layer 126 is converted into a second interlayer insulating layer pattern 126a having a second contact hole 144.

상기 제2 콘택홀(144)에 의해 노출되는 상기 제1 에피택시얼막(116) 및 제1 층간 절연막(112)을 식각하여 상기 제1 도전막 패턴(116)의 일부분 및 기판(100) 표면을 노출시키는 제1 콘택홀(146)을 형성한다. 상기 공정을 수행함으로써, 상기 제1 층간 절연막(112)은 제1 콘택홀(146)을 갖는 제1 층간 절연막 패턴(112a)으로 전환된다. The first epitaxial layer 116 and the first interlayer insulating layer 112 exposed by the second contact hole 144 are etched to form portions of the first conductive layer pattern 116 and the surface of the substrate 100. A first contact hole 146 exposing is formed. By performing the above process, the first interlayer insulating layer 112 is converted into the first interlayer insulating layer pattern 112a having the first contact hole 146.

상기 제1, 제2 및 제3 콘택홀(142, 144, 146)은 서로 연통되어 있다. 이하에서는, 상기 제1, 제2 및 제3 콘택홀(142, 144, 146)을 통칭하여 콘택홀(148)이라 한다. The first, second, and third contact holes 142, 144, and 146 communicate with each other. Hereinafter, the first, second and third contact holes 142, 144, and 146 are collectively referred to as a contact hole 148.

도 7을 참조하면, 무전해 도금 공정을 수행하여 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 상기 제1 , 제2 및 제3 단결정 실리콘막 패턴의 측벽 부위에 선택적으로 코발트 패턴(150)을 형성한다.Referring to FIG. 7, a cobalt pattern may be selectively formed on a surface portion of the exposed substrate and sidewall portions of the first, second and third single crystal silicon layer patterns exposed by the contact hole by performing an electroless plating process. 150).

상기 무전해 도금 공정이란 외부로부터 전기 에너지를 공급받지 않고 금속염 수용액 중의 금속 이온을 환원제에 의해 자동 촉매로 환원시켜 피 처리물의 표면 위에 금속을 석출시키는 방법이다.The electroless plating process is a method of depositing metal on the surface of a workpiece by reducing metal ions in an aqueous metal salt solution to an automatic catalyst by a reducing agent without receiving electrical energy from the outside.

따라서, 상기 무전해 도금 공정을 이용하여 코발트 패턴(150)을 형성하기 위해서는 먼저 코발트 이온이 생성되는 코발트염 수용액에 상기 기판을 딥핑한다. 상기 코발트염 수용액은 포름알데히드(formaldehyde) 또는 히드라진(hydrazine)과 같은 환원제를 포함할 수 있다. 또한, 상기 코발트염 수용액에는 팔라듐(Pd) 촉매를 첨가함으로써, 상기 무전해 도금 공정을 더욱 활성화시킬 수 있다.Therefore, in order to form the cobalt pattern 150 using the electroless plating process, the substrate is first dipped into an aqueous cobalt salt solution in which cobalt ions are generated. The cobalt salt aqueous solution may include a reducing agent such as formaldehyde or hydrazine. In addition, by adding a palladium (Pd) catalyst to the cobalt salt solution, the electroless plating process can be further activated.

이때, 무전해 도금 공정의 특성으로 인해 상기 코발트 이온은 실리콘 산화막에는 증착되지 않고, 실리콘을 포함하는 상기 노출된 기판의 표면 부위 및 상기 콘택홀(148)에 의해 노출된 상기 제1 , 제2 및 제3 단결정 실리콘막 패턴(218, 232, 242)의 측벽 부위에 선택적으로 코발트 분자로 증착될 수 있다. 그 결과, 비정질(amorphous) 상태의 치밀한 조직 및 균일한 표면을 갖는 코발트 패턴(150)이 형성된다.In this case, due to the characteristics of the electroless plating process, the cobalt ions are not deposited on the silicon oxide layer, and the first, second, and surface portions of the exposed substrate including silicon and the contact holes 148 are exposed. Cobalt molecules may be selectively deposited on sidewalls of the third single crystal silicon layer patterns 218, 232, and 242. As a result, the cobalt pattern 150 having a dense structure and an uniform surface in an amorphous state is formed.

반면에, 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD) 방법을 이용하여 코발트 패턴을 형성할 경우, 상기 콘택홀 측벽에는 스텝 커버리지(step coverage)가 나쁘므로, 상기 제1 , 제2 및 제3 단결정 실리콘막 패턴(218, 232, 242)의 측벽 부위에는 증착이 되지 않는다. 이로 인해, 콘택홀 측면의 저항이 증가하는 문제점이 발생한다.  On the other hand, when the cobalt pattern is formed by using chemical vapor deposition (CVD) or physical vapor deposition (PVD), the step coverage is poor on the sidewalls of the contact hole. No deposition is performed on the sidewall portions of the three single crystal silicon film patterns 218, 232, and 242. This causes a problem that the resistance of the contact hole side increases.

따라서, 무전해 도금 공정을 이용하여 형성된 상기 코발트 패턴(150)은 실리콘 표면에 대해 높은 선택성을 가지므로, 콘택홀 측면의 저항이 증가하는 것을 방지할 수 있다. Therefore, the cobalt pattern 150 formed by using an electroless plating process has high selectivity with respect to the silicon surface, thereby preventing an increase in resistance of the contact hole side.

또한, 상기 코발트 패턴(150)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD) 방법과는 다르게 상기 콘택홀(116)에 의해 노출되는 상기 제1 내지 제3 층간 절연막 패턴의 측면 및 상면에 불필요한 코발트 패턴이 형성되지 않는다. 따라서, 이후 공정에서 상기 불필요한 코발트 패턴을 제거하기 위한 별도의 스트립(strip) 공정이 요구되지 않으므로, 공정을 단순화시킬 수 있다. In addition, the cobalt pattern 150 may be formed on side surfaces and top surfaces of the first to third interlayer insulating layers exposed by the contact holes 116, unlike chemical vapor deposition (CVD) or physical vapor deposition (PVD). Unnecessary cobalt pattern is not formed. Therefore, since a separate strip process for removing the unnecessary cobalt pattern is not required in a subsequent process, the process can be simplified.

본 발명의 일 실시예에 따르면, 후속의 열처리를 수행하기 전에 상기 코발트 패턴들이 형성된 콘택홀을 한정하는 표면들 상에 티타늄을 포함하는 베리어막(152)을 더 형성할 수 있다. 상기 베리어막(152)은 후속에 형성되는 금속 패턴 내의 금속 물질이 확산되는 것을 방지할 뿐 아니라, 콘택홀 측벽의 저항을 감소시키는 역할을 한다. According to an embodiment of the present invention, the barrier layer 152 including titanium may be further formed on the surfaces defining the contact holes in which the cobalt patterns are formed before the subsequent heat treatment. The barrier layer 152 not only prevents a metal material from being diffused in a subsequent metal pattern, but also reduces the resistance of the contact hole sidewalls.

도 8을 참조하면, 상기 코발트 패턴(150) 및 베리어막(152)을 열처리하여, 상기 코발트 패턴(150) 및 베리어막(152)과 접해있는 실리콘간의 실리사이드 반응이 일어난다. 이로 인해, 코발트 실리사이드 패턴(150a) 및 베리어막 패턴(152a)이 형성된다. Referring to FIG. 8, the cobalt pattern 150 and the barrier layer 152 are heat-treated to generate a silicide reaction between the cobalt pattern 150 and the silicon in contact with the barrier layer 152. As a result, the cobalt silicide pattern 150a and the barrier film pattern 152a are formed.

구체적으로, 상기 열처리를 통해 상기 코발트 패턴(150) 내의 코발트(Co) 금속을 코발트 실리사이드(CoSix)로 전환시키고, 상기 베리어막(152) 내의 티타늄(Ti) 금속을 티타늄 실리사이드(TiSix)로 전환시킨다. 상기 열처리 공정은 아르 곤, 질소, 헬륨 또는 수소 등과 같은 불활성 기체 분위기 하에서 수행되며, 약 10-9 내지 103torr의 압력 및 약 100 내지 1000℃의 온도에서 수행할 수 있다.Specifically, the cobalt (Co) metal in the cobalt pattern 150 is converted into cobalt silicide (CoSix) through the heat treatment, and the titanium (Ti) metal in the barrier layer 152 is converted into titanium silicide (TiSix). . The heat treatment process is performed under an inert gas atmosphere such as argon, nitrogen, helium or hydrogen, and may be performed at a pressure of about 10 −9 to 10 3 torr and a temperature of about 100 to 1000 ° C.

도 9를 참조하면, 상기 베리어막 패턴(152a) 상에 상기 콘택홀(148) 내부를 채우도록 금속막(도시안됨)을 증착한다. 상기 금속막은 텅스텐, 알루미늄 또는 구리를 사용하여 형성할 수 있다. 상기 제3층간 절연막(140a)이 노출되도록, 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행한다. 그 결과, 상기 콘택홀(148)을 매립하는 금속 패턴(154)이 형성된다. Referring to FIG. 9, a metal film (not shown) is deposited on the barrier film pattern 152a to fill the inside of the contact hole 148. The metal film may be formed using tungsten, aluminum or copper. A chemical mechanical polishing (CMP) process or an etch back process is performed to expose the third interlayer insulating layer 140a. As a result, a metal pattern 154 filling the contact hole 148 is formed.

상기와 같은 본 발명의 실시예들에 의하면, 무전해 도금 공정을 수행하여 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위에 선택적으로 코발트 패턴이 형성된다.According to the embodiments of the present invention as described above, a cobalt pattern is selectively formed on the surface portion of the exposed substrate and the sidewall portion of the single crystal silicon layer exposed by the contact hole by performing an electroless plating process.

즉, 무전해 도금 공정을 통해 형성되는 상기 코발트막 패턴은 실리콘에 대한 높은 선택성을 가진다. 따라서, 별도의 스트립 공정이 필요하지 않으므로 공정을 단순화시킬 수 있다. 또한, 콘택홀 측벽의 저항이 증가하는 것을 방지할 수 있으므로, 반도체 장치의 신뢰성 향상 및 수율 향상을 기대할 수 있다That is, the cobalt film pattern formed through the electroless plating process has high selectivity to silicon. Therefore, a separate strip process is not required, so the process can be simplified. In addition, since the resistance of the contact hole sidewalls can be prevented from increasing, it is possible to improve the reliability and yield of the semiconductor device.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to the preferred embodiments of the present invention, but a person of ordinary skill in the art does not depart from the spirit and scope of the present invention as set forth in the claims below. It will be understood that various modifications and changes can be made.

Claims (4)

단결정 실리콘 기판 상에 게이트 구조물을 포함하는 적어도 하나의 층간 절연막 및 적어도 하나의 단결정 실리콘막을 번갈아 형성하는 단계;Alternately forming at least one interlayer insulating film and at least one single crystal silicon film including a gate structure on the single crystal silicon substrate; 상기 층간 절연막 및 단결정 실리콘막을 식각하여 상기 기판의 표면 부위를 노출시키는 콘택홀을 형성하는 단계;Etching the interlayer insulating film and the single crystal silicon film to form a contact hole exposing a surface portion of the substrate; 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위 상에 선택적으로 코발트 실리사이드 패턴들을 형성하는 단계; 및Selectively forming cobalt silicide patterns on a surface portion of the exposed substrate and a sidewall portion of a single crystal silicon film exposed by the contact hole; And 상기 콘택홀 내부를 채우는 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.And forming a metal pattern filling the inside of the contact hole. 제1항에 있어서, 상기 코발트 실리사이드 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the cobalt silicide pattern, 무전해 도금 공정을 수행하여 상기 노출된 기판의 표면 부위 및 상기 콘택홀에 의해 노출된 단결정 실리콘막의 측벽 부위에 선택적으로 코발트 패턴들을 형성하는 단계; 및Performing an electroless plating process to selectively form cobalt patterns on a surface portion of the exposed substrate and a sidewall portion of the single crystal silicon film exposed by the contact hole; And 상기 코발트 패턴들을 열처리하여, 상기 코발트 패턴과 상기 코발트 패턴과 접해있는 실리콘을 서로 반응시키는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법. And heat-treating the cobalt patterns to react the cobalt pattern and silicon in contact with the cobalt pattern. 제2항에 있어서, 상기 열처리는 불활성 기체 분위기하의 10-9 내지 103torr의 압력 및 100 내지 1000℃의 온도에서 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.The method of claim 2, wherein the heat treatment is performed at a pressure of 10 −9 to 10 3 torr and a temperature of 100 to 1000 ° C. under an inert gas atmosphere. 제2항에 있어서, 상기 열처리를 수행하기 전에 상기 코발트 패턴들이 형성된 콘택홀을 한정하는 표면들 상에 티타늄 질화물을 포함하는 베리어막을 형성하는 단계를 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.3. The method of claim 2, further comprising forming a barrier film including titanium nitride on surfaces defining contact holes formed with the cobalt patterns before performing the heat treatment. .
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